TWI400710B - 冗餘線分配裝置、記憶體修補裝置、冗餘線分配方法、記憶體製造方法以及電腦可讀取媒體 - Google Patents

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Description

冗餘線分配裝置、記憶體修補裝置、冗餘線分配方法、記憶體製造方法以及電腦可讀取媒體
本發明是關於一種冗餘線(spare line)分配裝置、記憶體修補裝置、冗餘線分配方法、記憶體製造方法以及電腦可讀取媒體。本發明尤其是關於一種針對設有多條冗餘線的半導體記憶體等的記憶體，來決定對哪一條失效線(fail line)分配冗餘線的冗餘線分配裝置。
先前，已知有一種呈二維矩陣狀配置有存儲單元(memory cell)的半導體記憶體。在該半導體記憶體的製造中，較理想的是形成為使所有的存儲單元正常地動作。然而，由於近年來的半導體記憶體具有非常多的存儲單元，因此難以使所有的存儲單元正常地形成。
相對於此，已知有一種對於存儲單元的矩陣中的列方向或行方向的位址線(address line)而預先形成有規定數量的冗餘線的半導體記憶體。在該半導體記憶體中，利用冗餘線來替換具有不良存儲單元(失效位元(fail bit))的位址線，從而可對具有不良存儲單元的半導體記憶體進行修補(例如，參照專利文獻1)。
[專利文獻1]日本專利特開平2－24899號公報
然而，可形成於半導體記憶體中的冗餘線的條數是有限的。因此，若不能對具有失效位元的位址線適當地分配冗餘線，則有時無法修補所有的失效位元。但近年來的半導體記憶體具有非常多的位址線，故在對可修補所有失效 位元的冗餘線的分配解進行檢測時需要耗費非常長的時間。因此，期望一種對可修補所有失效位元的冗餘線的分配解進行高效檢測的方法。
因此，本發明的目的在於提供一種可解決上述課題的冗餘線分配裝置、記憶體修補裝置、冗餘線分配方法、記憶體製造方法以及電腦可讀取媒體。該目的藉由申請專利範圍的獨立項中所記載的特徵的組合而達成。而且，附屬項規定了本發明的更有利的具體例。
為了解決上述課題，在本發明的第1形態中，提供一種冗餘線分配裝置，針對設有多條冗餘線的記憶體，來決定對具有失效位元的列方向的失效線，以及行方向的失效線中的哪一條失效線分配冗餘線，此冗餘線分配裝置具備：位元計數部，對於各條失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數，作為正交失效位元數而進行計數，並對應每個失效位元而存儲正交失效位元數；加權計算部，根據各條失效線中所含的失效位元的正交失效位元數，來計算各條失效線的加權係數，並對應每條失效線而存儲加權係數；以及分配部，根據加權計算部已計算出的加權係數的大小關係，來決定對哪一條失效線分配冗餘線。
在本發明的第2形態中，提供一種記憶體修補裝置，對設有多條冗餘線的記憶體的失效位元進行修補，此記憶體修補裝置具備：冗餘線分配裝置，決定對記憶體中具有 失效位元的列方向的失效線，以及行方向的失效線中的哪一條失效線分配冗餘線；以及設定部，對記憶體設定由冗餘線分配裝置所決定的分配。冗餘線分配裝置具有：位元計數部，對於各條失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數，作為正交失效位元數而進行計數，並對應每個失效位元而存儲正交失效位元數；加權計算部，根據各條失效線中所含的失效位元的正交失效位元數，來計算各條失效線的加權係數，並對應每條失效線而存儲加權係數；以及分配部，根據加權計算部已計算出的加權係數的大小關係，來決定對哪一條失效線分配冗餘線。
在本發明的第3形態中，提供一種冗餘線分配方法，針對設有多條冗餘線的記憶體，來決定對具有失效位元的列方向的失效線以及行方向的失效線中的哪一條失效線分配冗餘線，此冗餘線分配方法對於各條失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數作為正交失效位元數而進行計數，並對應每個失效位元而存儲正交失效位元數。根據各條失效線中所含的失效位元的正交失效位元數，來計算各條失效線的加權係數。再對應每條失效線而存儲加權係數，並根據加權係數的大小關係，來決定對哪一條失效線分配冗餘線。
在本發明的第4形態中，提供一種記憶體製造方法，此記憶體製造方法包括下述階段：形成設有多條冗餘線的 記憶體；以及對於已形成的記憶體，來決定對具有失效位元的列方向的失效線以及行方向的失效線中的哪一條失效線分配冗餘線，藉此來修補記憶體，在對記憶體進行修補的階段中，對於各條失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數作為正交失效位元數而進行計數，並對應每個失效位元而存儲正交失效位元數，根據各條失效線中所含的失效位元的正交失效位元數，來計算各條失效線的加權係數，再對應每條失效線而存儲加權係數，並根據加權係數的大小關係，來決定對哪一條失效線分配冗餘線。
本發明提供一種電腦可讀取媒體，其存儲有使電腦作為冗餘線分配裝置而發揮功能的程式，該冗餘線分配裝置針對設有多條冗餘線的記憶體，來決定對具有失效位元的列方向的失效線以及行方向的失效線中的哪一條失效線分配冗餘線。此電腦可讀取媒體使電腦作為下述部分而發揮功能，亦即：位元計數部，對於各條失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數作為正交失效位元數而進行計數，並對應每個失效位元而存儲正交失效位元數；加權計算部，根據各條失效線中所含的失效位元的正交失效位元數，來計算各條失效線的加權係數，並對應每條失效線而存儲加權係數；以及分配部，根據加權計算部已計算出的加權係數的大小關係，來決定對哪一條失效線分配冗餘線。
另外，上述的發明概要並未列舉本發明的所有必要特徵，該些特徵群的次組合(subcombination)亦可成為發明。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式詳細說明如下。
以下，透過發明的實施形態來說明本發明，但以下的實施形態並不限定申請專利範圍的發明，而且實施形態中所說明的特徵組合的全部並非限於發明的解決手段所必須。
圖1是表示對半導體記憶體等的記憶體40進行測試的記憶體測試裝置10、以及對記憶體40的失效位元進行修補的記憶體修補裝置20的一例示圖。記憶體測試裝置10是對作為測試對象的記憶體40的各存儲單元是否正常地動作進行測試。記憶體測試裝置10可將表示記憶體40的各存儲單元是否為失效位元的失效資料(fail data)輸入至記憶體修補裝置20。記憶體40例如可為以二維矩陣狀配置有存儲單元的半導體記憶體。而且，在記憶體40中，對於存儲單元的矩陣中的列方向或行方向的位址線，分別預先設有規定數量的冗餘線。
記憶體修補裝置20具備冗餘線分配裝置100以及設定部30。冗餘線分配裝置100自記憶體測試裝置10接收記憶體40的失效資料。而且，冗餘線分配裝置100根據該失效資料，來決定對記憶體40中具有失效位元的列方向的位 址線(列方向的失效線)以及行方向的位址線(行方向的失效線)中的哪一條失效線分配冗餘線。此處，所謂失效線，可指列方向及行方向的位址線中的具有失效位元的位址線。設定部30對記憶體40設定由冗餘線分配裝置100所決定的冗餘線的分配。例如，設定部30可根據該冗餘線的分配，利用雷射等來熔斷記憶體40內的配線，以此對記憶體40設定該分配。藉由上述處理，可製造出已對失效位元進行了修補的記憶體40。
圖2是表示冗餘線分配裝置100的構成的一例示圖。冗餘線分配裝置100具有位元計數部110、加權計算部120以及分配部130。位元計數部110自記憶體測試裝置10接收記憶體40的失效資料。
圖3是表示記憶體40的失效資料的一例示圖。位元計數部110可接收如圖3所示的失效資料的位元圖(bitmap)。位元計數部110可具有用於存儲該位元圖的位元圖記憶體(bitmap memory)。再者，在圖3中，將在列方向以及行方向上各具有10排(line)位址線的記憶體40作為一例而進行說明。又，在圖3中，列方向以及行方向的位址線相交叉的點分別對應於1位元的存儲單元。另外，本例的記憶體40中的失效位元是用標記X來表示。在本例中，(列位址，行位址)＝(1，1)、(1，3)、(1，5)、(1，9)、(2，1)、(3，2)、(3，4)、(3，7)、(5，3)、(6，4)、(8，4)的各位元為失效位元。
位元計數部110對於各條失效線(列方向的位址線1、 2、3、5、6、8以及行方向的位址線1、2、3、4、5、7、9)中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數作為正交失效位元數而進行計數。例如，失效位元(n，m)的列位址線n上的正交失效位元數是包含失效位元(n，m)、且與列位址線n正交的行位址線m所具有的失效位元數(其中，n、m為整數)。而且，失效位元(n，m)的行位址線m上的正交失效位元數是包含失效位元(n，m)、且與行位址線m正交的列位址線n所具有的失效位元數。
更具體而言，例如，失效位元(1、1)的列位址線1上的正交失效位元數由於是行位址線1所具有的失效位元數，因此本例中為“2”。而且，失效位元(1、1)的行位址線1上的正交失效位元數由於是列位址線1所具有的失效位元數，因此本例中為“4”。
位元計數部110針對各個失效位元(n，m)，對列位址線n上的正交失效位元數與行位址線m上的正交失效位元數進行計數，並分別對應於每個失效位元而進行存儲。位元計數部110中，對於記憶體40的各位元，可分別具有：列位元數暫存器，其存儲列位址線上的正交失效位元數；以及行位元數暫存器，其存儲行位址線上的正交失效位元數。
加權計算部120根據各條失效線中所含的失效位元的在該失效線上的正交失效位元數，而計算出各條失效線的加權係數。例如，加權計算部120可對該失效線上的正交 失效位元數更大的失效位元，計算出更小的係數。並且，加權計算部120可將各條失效線所具有的失效位元的係數的總和作為該失效線的加權係數而計算出。
基本上，藉由對所含的失效位元數更多的失效線來依次分配冗餘線，從而可對更多的失效位元進行修補。然而，因為記憶體40的各存儲單元是形成於記憶體40的規定的面內，所以較好的是，各存儲單元形成為二維矩陣狀，以便屬於列位址線以及行位址線此兩者。因此，各失效位元可在列位址線以及行位址線此兩者上得以修補。此時，若將冗餘線分配成使得一個失效位元可利用列位址線的冗餘線以及行位址線的冗餘線此兩者而修補，則可修補的失效位元的總數將會減少。
對此，冗餘線分配裝置100對於各失效位元，求出列位址線以及行位址線上的正交失效位元數，藉此可取得表示應在列位址線或行位址線的哪一者上對各個失效位元進行修補的係數。並且，求出各失效線所具有的失效位元的係數的總和，藉此可針對各失效線而取得表示是否應分配冗餘線的加權係數。
更具體而言，加權計算部120可根據各條失效線所具有的失效位元的在該失效線上的正交失效位元數的倒數的總和，而計算出該失效線的加權係數。例如，列位址線1所具有的失效位元(1，1)、(1，3)、(1，5)、(1，9)的在列位址線1上的正交失效位元數為2、2、1、1。加權計算部120可計算出該些正交失效位元數的倒數的總和，亦 即1/2＋1/2＋1/1＋1/1＝3，將其作為列位址線1的加權係數。加權係數計算部120可對應於每條失效線而計算並存儲加權係數。加權係數計算部120可具有加權暫存器，該加權暫存器對應於每條位址線而設置，存儲對應的位址線的加權係數。
分配部130根據加權計算部120已計算出的加權係數的大小關係，來決定對哪一條失效線分配冗餘線。例如分配部130可對加權係數更大的失效線分配冗餘線。例如在圖3所示的例中，由於列位址線1的加權係數最大，因此分配部130可對列位址線1分配列方向的冗餘線。
而且，可對分配部130預先通知設在記憶體40中的列方向以及行方向的冗餘線各自的條數。例如由使用者等對分配部130預先通知冗餘線的條數。分配部130可具有初始冗餘線數暫有器，該初始冗餘線數暫存器分別存儲有已通知的列方向以及行方向的冗餘線的條數。而且，分配部130可更具有對各方向的剩餘冗餘線數，進行存儲的剩餘冗餘線數暫存器，該剩餘冗餘線數是在已對任一條失效線分配了冗餘線時，藉由減去該方向的冗餘線的條數而計算出。分配部130可將剩餘冗餘線數不為零作為條件，來對失效線分配將該方向的冗餘線。
圖4是對冗餘線分配裝置100的處理的一例進行說明的示圖。如圖3中所說明，分配部130對加權係數最大的失效線(圖3中為列位址線1)分配對應方向的冗餘線。此時，分配部130可將已對該失效線分配了冗餘線的信息 通知給位元計數部110。
位元計數部110對在已分配有冗餘線的失效線中所含的失效位元除外的情況下，計算各個失效位元的列方向以及行方向的正交失效位元數。位元計數部110可更具有更新的位元圖記憶體，該更新位元圖記憶體中存儲有將已分配有冗餘線的失效線中所含的失效位元除外的情況下的失效資料的位元圖。
如圖4所示，設列位址線1所具有的失效位元已得到修補，本例中的位元計數部110對各個失效位元的正交失效位元數進行再次計算。位元計數部110可更具有列方向以及行方向的再次計算位元數暫存器，該列方向以及行方向的再次計算位元數暫存器，是重新存儲對於各個失效位元再次計算出的列方向以及行方向的正交失效位元數。
加權計算部120根據位元計數部110已再次計算並重新存儲的正交失效位元數，來對將已分配有冗餘線的失效線中所含的失效位元除外的情況下的各條失效線的加權係數進行計算。例如，由於列位址線1的失效位元已得到修補，因而本例的列位址線2的加權係數由1/2被再次計算為1。加權計算部120對應每條失效線而再次計算並存儲加權係數。加權計算部120可更具有更新加權暫存器，該更新加權暫存器對應於每條位址線而設置，存儲有對所對應的位址線進行再次計算所得的加權係數。
分配部130根據加權計算部120已重新存儲的加權係數，來選擇下次應分配冗餘線的失效線。例如分配部130 可對更新後的加權係數最大的失效線分配下一條冗餘線。而且，例如圖4的列位址線3與行位址線4所示，亦考慮加權係數為相同值的情況。此時，分配部130可使由使用者等預先指定的方向的失效線優先，並對其分配冗餘線。又，分配部130可使剩餘冗餘線數更大的方向的失效線優先，並對其分配冗餘線。另外，分配部130亦可對加權係數相同的多條失效線同時分配冗餘線。
藉由重複上述處理，能夠將冗餘線分配成使得可修補的失效位元數最大化。因此，能高效地檢測出可對所有失效位元進行修補的冗餘線的分配解。
圖5是表示冗餘線分配裝置100的其他構成例的示圖。本例中的冗餘線分配裝置100相對於圖1至圖4中已說明的冗餘線分配裝置100的構成，更具備修補可否判定部140。本例的冗餘線分配裝置100中的其他構成元件可與圖1至圖4中已說明的冗餘線分配裝置100相同。
在如圖1至圖4中所說明的依次分配有冗餘線的情況下，修補可否判定部140判定是否可對所有的失效位元進行修補。例如，每當分配部130欲對任一條失效線分配冗餘線時，修補可否判定部140便會判定是否尚存有可對所有的失效位元進行修補的可能性。
作為一例，修補可否判定部140可在剩餘冗餘線數已為零時，尚存有並未修補的失效位元的情況下，判定為可對所有的失效位元進行修補的可能性已不存在。而且，即使在剩餘冗餘線數不為零的情況下，修補可否判定部140 亦可利用例如圖10至圖12中以下將描述的方法，來判定是否尚存有可對所有的失效位元進行修補的可能性。
分配部130可將已對哪一條失效線分配了冗餘線的信息通知給修補可否判定部140。修補可否判定部140可根據該通知的內容與位元計數部110、加權計算部120及分配部130中的各暫存器、各記憶體的資訊，來判定是否尚存有可對所有的失效位元進行修補的可能性。
例如修補可否判定部140可在對該失效線分配了冗餘線的結果為，分配部130的剩餘冗餘線數暫存器中所存儲的線數變為零，且位元計數部110的更新位元圖記憶體中所存儲的位元圖中剩餘有失效資料時，判定為不存在可對所有的失效位元進行修補的可能性。而且，修補可否判定部140亦可在對該失效線分配了冗餘線的結果為，一個方向的剩餘冗餘線數變為零，且另一個方向的剩餘冗餘線數少於該另一個方向的失效線數時，判定為不存在可對所有的失效位元進行修補的可能性。
圖6是對圖5所示的冗餘線分配裝置100的處理的一例進行說明的示圖。本例中，對剩餘的失效位元為(列位址，行位址)＝(1，1)、(1，2)、(2，3)、(2，4)、(2，5)、(2，6)、(3，4)、(3，5)、(3，6)的各位元，且列方向的剩餘冗餘線數為1，而行方向的剩餘冗餘線數為4的第1狀態的情況進行說明。圖6所示的第1狀態可為記憶體40的初始狀態，亦可為圖1至圖5所說明的處理中已分配有若干條冗餘線之後的狀態。
如圖1至圖4中所說明，加權計算部120對各條位址線計算出加權係數。繼而，分配部130對加權係數最大的失效線分配冗餘線。本例中，由於列位址線2的加權係數最大，因此對列位址線2分配列方向的冗餘線。其結果為，列方向的剩餘冗餘線數變為零。而且，行方向的失效線數變為“5”，大於行方向的剩餘冗餘線數“4”。在如此情況下，修補可否判定部140判定為無法對任一個失效位元進行修補，並將該信息通知給分配部130。
分配部130在接收到該通知時，將已分配有冗餘線的失效線的任一條作為第1失效線，並解除對第1失效線的冗餘線分配。本例的分配部130將此前剛剛分配有冗餘線的列位址線2作為第1失效線，並解除冗餘線的分配。此時，位元計數部110、加權計算部120以及分配部130中的各暫存器以及各記憶體的內容恢復為對第1失效線分配冗餘線之前的狀態。
例如，加權計算部120可在修補可否判定部140判定為無法對任一個失效位元進行修補時，對將冗餘線分配給第1失效線之前的加權係數進行再次計算。而且，位元計數部110、加權計算部120以及分配部130中，對於各暫存器以及各記憶體，可具有快取記憶體，該快取記憶體中存儲有每當對失效線分配冗餘線時的各個狀態。
而且，分配部130在自修補可否判定部140接收到無法對任一個失效位元進行修補的通知時，選擇包含第1失效線所具有的失效位元、且與第1失效線不同方向的各條 第2失效線，並分配冗餘線。本例的分配部130對包含列位址線2所具有的失效位元(2，3)、(2，4)、(2，5)、(2，6)、且與列位址線2正交的4條行位址線3、4、5、6分配行方向的冗餘線。
本例中，選作第2失效線的位址線的條數小於等於該方向上剩餘的冗餘線數，因此修補可否判定部140將存在可對所有的失效位元進行修補的可能性的信息通知給分配部130。位元計數部110以及加權計算部120對已將冗餘線分配給各條第2失效線的狀態下的失效資料的位元圖、正交失效位元數、加權係數等進行再次計算。
接著，分配部130根據已再次計算出的加權係數，來選擇下次應分配冗餘線的失效線。對於本例的分配部130而言，由於列位址線1的加權係數最大，故會對列位址線1分配列方向的冗餘線。此時，由於列方向的剩餘冗餘線數不為零、且在分配了該冗餘線時剩餘的失效位元變為零，因此修補可否判定部140將可藉由該分配而將所有的失效位元已得到修補的信息通知給分配部130。分配部130可在接收到該通知時確定冗餘線的分配形態，並通知給設定部30。
如上所述，在對第1失效線設定冗餘線時判定為不可能對所有的失效位元進行修補的情況下，冗餘線分配裝置100解除對第1失效線的分配，藉此可省略對已分配了第1失效線的狀態以後的冗餘線的分配解之探索處理。因此，可縮短處理時間。又，在未對第1失效線設定冗餘線的情 況下，若不對正交的第2失效線分配冗餘線，則無法修補第1失效線中所含的失效位元。如本例所示，在解除了對第1失效線的分配時，對正交的第2失效線強制性地分配冗餘線，藉此可提高對冗餘線的分配解進行探索的處理的效率。
而且，當選作第2失效線的位址線的條數多於該方向上剩餘的冗餘線數時，修補可否判定部140將不可能對所有的失效位元進行修補的信息通知給分配部130。此時，在第1狀態下的剩餘失效位元與剩餘冗餘線的組合中，不存在可對所有的失效位元進行修補的冗餘線的分配解。
因此，分配部130進一步解除在成為第1狀態前對失效線所分配的冗餘線。亦即，分配部130對該失效線分配了冗餘線的結果，在剩餘失效位元以及剩餘冗餘線變為第1狀態下，再解除對失效線的冗餘線分配。接著，分配部130對包含已解除了冗餘線分配的失效線的失效位元且與該失效線正交的失效線，強制性地分配冗餘線。
如此，冗餘線分配裝置100在不可能對所有的失效位元進行修補時，依次解除冗餘線的分配，並對正交的失效線強制性地分配冗餘線。並且，可藉由探索冗餘線的分配解而高效地檢測出分配解。
圖7是表示圖1至圖6中所說明的冗餘線分配裝置100的動作的一例的流程圖。如上所述，首先，位元計數部110針對各失效位元，對列方向以及行方向的正交失效位元數進行計數(S400)。
接著，加權計算部120根據各失效線中所含的失效位元的正交失效位元數，來計算各條失效線的加權係數(S402)。然後，如圖1至圖6中所說明，冗餘線分配裝置100根據失效線的加權係數，來進行冗餘線的分配處理(S404)。
其次，冗餘線分配裝置100判定所有的失效位元是否可藉由S404的處理而修補(S406)。當所有的失效位元可修補時，設定部30對記憶體40進行修補處理(S408)。又，當任一個失效位元無法修補時，冗餘線分配裝置100例如將該信息通知給使用者等，藉此進行不可修補的處理(S410)。
圖8是表示圖7中所說明的冗餘線的分配處理S404的處理之一例的流程圖。如上所述，分配部130對加權係數最大的失效線分配冗餘線(S500)。其次，修補可否判定部140在分配部130已將一條冗餘線分配給失效線時，根據預先規定的判定基準，來判定是否尚存有可對所有的失效位元進行修補的可能性(S502)。例如，如上所述，修補可否判定部140可根據剩餘失效位元與剩餘冗餘線數，來判定是否可對所有的失效位元進行修補。
當在S502中判定為尚存有可對所有的失效位元進行修補的可能性時，將對位元計數部110以及加權計算部120的各暫存器以及各記憶體的資料進行更新。例如加權計算部120對加權係數進行更新(S504)。而且，修補可否判定部140判定是否存在有尚未修補的失效位元(S506)。 當在S506中已判定為存在有尚未修補的失效位元時，重複自S500開始的處理，並依次分配冗餘線。又，當在S506中已判定為不存在尚未修補的失效位元的情況下，判定為在冗餘線的該分配形態下對所有的失效位元可進行修補(S508)。此時，如圖7中所說明，藉由設定部30來進行修補處理S508。
而且，當在S502中判定為不可能對所有的失效位元進行修補時，分配部130會解除此前剛設定的冗餘線的分配(S510)。接著，使位元計數部110以及加權計算部120的各暫存器以及各記憶體的資料恢復為分配該冗餘線之前的狀態。例如加權計算部120可對分配該冗餘線之前的狀態的加權係數進行再次計算(S512)。
接著，分配部130選擇包含已解除了冗餘線分配的第1失效線的失效位元且與第1失效線正交的第2失效線，並分配冗餘線(S514)。其次，修補可否判定部140判定是否存在可對所有的失效位元進行修補的可能性(S516)。
當在S516中已判定為存在可對所有的失效位元進行修補的可能性時，根據該冗餘線的分配來進行S504以後的處理。而且，當在S516中已判定為無法對任一個失效位元進行修補時，分配部130可判定是否可進一步解除冗餘線的分配(S518)。例如，當已追溯到記憶體40的初始狀態來解除冗餘線的分配時，可判定為無法解除更多的冗餘線的分配。
當在S518中判定為可進一步解除冗餘線的分配時， 分配部130返回至S510的處理，解除此前剛分配的冗餘線。而且，當在S518中判定為無法進一步解除冗餘線的分配時，設定為不存在可對記憶體40的所有的失效位元進行修補的冗餘線的分配解，結束處理。此時，執行圖7中所說明的不可修補處理S410。藉由如上所述的處理，可高效地檢測出冗餘線的分配解。
而且，在以上的示例中，說明了每次分配冗餘線時對各失效線的加權係數進行更新的示例。而在其他示例中，冗餘線分配裝置100亦可不更新各失效線的加權係數。此時，冗餘線分配裝置100可省略圖8中所說明的加權係數更新處理S504以及加權係數再次計算處理S512。藉由如此處理，亦可高效地檢測出冗餘線的分配解。
而且，在圖8的處理例中，當在S502中已判定為無法對所有的失效位元進行修補時，解除此前剛剛分配的冗餘線(S510)。在其他示例的S510的處理中，亦可解除在S500中最初分配的冗餘線。此時，在S512的處理中，位元計數部110以及加權計算部120的各暫存器以及各記憶體恢復為初始狀態。而且，在S500的處理之前，分配部130可對具有預先規定的數量的失效位元的失效線預先分配冗餘線。
圖9是表示記憶體40中的其他失效資料的例示圖。而且，本例的記憶體40的存儲區域，在行方向以及列方向中的至少一個方向上被分割成多個存儲塊(memory block)。圖9的示例中，記憶體40的存儲區域在列方向上被分割成 3個塊，而在行方向上被分割成2個塊。記憶體40可對應於各個存儲塊的每一個而具有列方向以及行方向的冗餘線。
針對上述記憶體40，當在圖8所說明的S502的處理中，修補可否判定部140判定為無法對任一個失效位元進行修補時，解除此前剛剛分配給第1失效線的冗餘線(S510)。接著，在S514的處理中，分配部130可選擇與第1失效線相同方向的失效且每個存儲塊的失效位元數與第1失效線相同的第3失效線，並強制性地分配冗餘線。此時，分配部130可對上述的第2失效線以及第3失效線此兩者分配冗餘線。
例如，對在圖8所說明的S500的處理中，對圖9所示的列位址線1分配了冗餘線的情況進行說明。此時，當已判定為無法對任一個失效位元進行修補時(S502)，在S514的處理中，首先選擇行位址線1、2、7、8、9來作為第2失效線。而且，由於列位址線2所具有的失效位元在每個存儲塊中的個數，與列位址線1所具有的失效位元在每個存儲塊中的個數相同，因此分配部130選擇包含列位址線2的失效位元且與列位址線2正交的行位址線2、3、6、7、9來作為第3失效線。
接著，分配部130對所選擇的第2失效線以及第3失效線強制性地分配冗餘線(S514)。如此，在對於每個存儲塊而設有冗餘線的情況下，在對某條失效線分配冗餘線時無法對所有的失效位元進行修補的情況下，若針對該失 效線即使對每個存儲塊的失效位元數相同的失效線分配冗餘線，無法對所有的失效位元進行修補的可能性仍高。對於上述失效線，亦可藉由對正交的第3失效線強制性地分配冗餘線，而更高效地探索冗餘線的分配解。
圖10是表示冗餘線分配裝置100的其他構成例的示圖。本例的冗餘線分配裝置100除了具備圖5中所說明的冗餘線分配裝置100的構成以外，更具備孤立失效檢測部150。其他構成要素可與圖5中所說明的冗餘線分配裝置100相同。
孤立失效檢測部150，在包含該失效位元的行方向以及列方向的失效線上不存在其他失效位元時，檢測出將該失效位元作為孤立失效位元。亦即，孤立失效檢測部150檢測出在行方向的某條失效線中僅含一個失效位元、且包含該失效位元並與該失效線正交的列方向的失效線上不含其他失效位元時，將該失效位元作為孤立失效位元。孤立失效檢測部150可根據位元計數部110依次更新並存儲的失效資料的位元圖，來依次檢測出各個狀態下的孤立失效位元。
圖11是表示提供給孤立失效檢測部150的失效資料的位元圖的一例示圖。如上所述，孤立失效檢測部150可根據該位元圖來檢測孤立失效位元。本例中，孤立失效檢測部150檢測出失效位元(1，1)、(2，2)、(3，3)、(4，4)、(5，5)此5個失效位元作為孤立失效位元。
而且，修補可否判定部140可在圖8所示的S502以 及S516的處理中，根據孤立失效位元數以及剩餘冗餘線數，來判定是否尚存有可對所有的失效位元進行修補的可能性。例如，修補可否判定部140可在列方向以及行方向的剩餘冗餘線數之和少於孤立失效數的情況下，判定為不存在可對所有的失效位元進行修補的可能性。
而且，分配部130可在圖8中所說明的S500的處理中，根據孤立失效位元數以及剩餘冗餘線數，來選擇應強制性地分配冗餘線的失效線。例如，分配部130可將自孤立失效位元數減去行方向的剩餘冗餘線的條數所得的減算結果，所對應的條數的列方向的冗餘線，分配給包含孤立失效位元的任意列方向的失效線。
例如，當孤立失效位元數為“5”、行方向的剩餘冗餘線的條數為“2”時，分配部130將3條列方向的冗餘線分配給包含孤立失效位元的任意3條列方向的失效線。同樣地，當孤立失效位元數為“5”、列方向的剩餘冗餘線的條數為“4”時，分配部130將1條行方向的冗餘線分配給包含孤立失效位元的任意1條行方向的失效線。
可利用各方向的冗餘線來進行修補的孤立失效位元數的最大值為該方向的剩餘冗餘線數。因此，當列方向或行方向的至少任一方向上的剩餘冗餘線數a少於孤立失效位元數b時，必須利用其他方向的冗餘線來修補至少(b－a)個孤立失效位元數。
因此，如上所述，根據孤立失效位元數以及剩餘冗餘線數來強制性地分配冗餘線，藉此可更高效地探索冗餘線 的分配解。而且，孤立失效檢測部150在每次分配部130根據加權係數來將冗餘線分配給失效線時，可檢測出除去該失效線中所含的失效位元的狀態下的孤立失效位元。孤立失效檢測部150可具有存儲各狀態下的孤立失效位元數的暫存器。
而且，在尚有未分配之冗餘線、且未修補的失效位元全部為孤立失效位元的情況下，若孤立失效位元數少於剩餘冗餘線數，則確定可進行修補。此時，分配部130可對剩餘的所有失效線分配冗餘線，並結束分配處理。例如，分配部130可以由使用者等預先指定的方向的冗餘線為優先，並將其分配給剩餘的失效線。
而且，圖10以及圖11中所說明的孤立失效位元的處理，可對圖9中所說明的每個存儲塊進行。例如，修補可否判定部140當對於任一個存儲塊，在列方向以及行方向的剩餘冗餘線數之和少於孤立失效位元數的情況下，判定為不存在可對所有的失效位元進行修補的可能性。
圖12是表示修補可否判定部140的一部分的構成例的示圖。本例的修補可否判定部140除了具有執行圖1至圖11中所說明的功能的構成以外，還具有第1乘算部142、第2乘算部144以及比較部146。
第1乘算部142計算出第1乘算值，該第1乘算值是將行方向的失效線中所含的失效位元的個數的最大值與行方向的剩餘冗餘線的條數相乘所得。亦即，第1乘算值表示藉由行方向的剩餘冗餘線而可修補的失效位元的最大 值。又，第2乘算部144計算出第2乘算值，該第2乘算值是將列方向的失效線中所含的失效位元的個數的最大值與列方向的剩餘冗餘線的條數相乘所得。亦即，第2乘算值表示藉由列方向的剩餘冗餘線而可修補的失效位元的最大值。
比較部146判定第1乘算值以及第2乘算值之和是否小於剩餘失效位元的總數。當第1乘算值以及第2乘算值之和小於剩餘失效位元的總數時，無法利用剩餘冗餘線來修補所有的失效位元。此時，比較部146將該信息通知給分配部130。
圖13是表示失效位元的位元圖的一例示圖。本例的失效位元的總數為13，列方向以及行方向的剩餘冗餘線的條數分別為“3”。
第1乘算部142檢測出列方向的失效線中所含的失效位元的個數的最大值。如圖13所示，本例中的該最大值為“2”。第1乘算部142將剩餘冗餘線的條數“3”與最大值“2”相乘，計算出第1乘算值“6”。
同樣地，第2乘算部144檢則出行方向的失效線中所含的失效位元的個數的最大值。如圖13所示，本例中的該最大值為“2”。第2乘算部144將剩餘冗餘線的條數“3”與最大值“2”相乘，計算出第2乘算值“6”。
本例中，第1乘算值以及第2乘算值之和“12”小於剩餘失效位元數“13”。因此，比較部146將無法對所有的失效位元進行修補的信息通知給分配部130。藉由如此 的處理，可更早期地檢測出不存在可對所有的失效位元進行修補的可能性，因此可高效地探索冗餘線的分配解。
而且，修補可否判定部140可對圖9中所說明的每個存儲塊，來進行圖12以及圖13中所說明的使用第1乘算值以及第2乘算值的處理。例如，修補可否判定部140可在任一個存儲塊中的第1乘算值以及第2乘算值之和小於剩餘失效位元數的情況下，判定為不存在可對所有的失效位元進行修補的可能性。
圖14是表示本發明之一實施形態的記憶體製造方法的一例的流程圖。該記憶體製造方法是使用圖1至圖13中所說明的冗餘線分配方法以及記憶體修補方法，來製造半導體記憶體等的記憶體40。
首先，在記憶體形成階段，形成設有多條冗餘線的記憶體40(S600)。接著，對記憶體40進行測試，生成記憶體40的失效資料(S602)。
其次，在冗餘線分配階段，決定對記憶體40中具有失效位元的列方向的失效線以及行方向的失效線中的哪一條失效線分配冗餘線(S604)。S604可使用圖1至圖13中所說明的冗餘線分配裝置100來進行處理。
接著，對記憶體40設定已決定的冗餘線的分配來修補記憶體40，藉此製造品質優良的記憶體40(S606)。S606可使用圖1至圖13中所說明的設定部30來進行處理。藉由如此處理，可高效地製造品質優良的記憶體40。
圖15表示本發明的一實施形態的電腦1900的硬體構 成的一例。電腦1900可根據所提供的程式而作為圖1至圖14中所說明的冗餘線分配裝置100來發揮功能。
當電腦1900作為冗餘線分配裝置100而發揮功能時，程式可使電腦1900作為圖1至圖14中所說明的位元計數部110、加權計算部120、分配部130、修補可否判定部140以及孤立失效檢測部150中的至少任一個而發揮功能。例如，程式可使中央處理單元(Central processing unit，CPU)2000作為位元計數部110、加權計算部120、分配部130、修補可否判定部140以及孤立失效檢測部150而發揮功能，而且，可使硬碟機(hard disk drive)2040或隨機存取記憶體(Random－access memory，RAM)2020作為位元計數部110、加權計算部120以及分配部130中所設的各暫存器以及各記憶體而發揮功能。
電腦1900具備CPU周邊部、輸入輸出部以及既有(legacy)輸入輸出部。CPU周邊部具有藉由主控制器2082而彼此連接的CPU2000、RAM2020、繪圖控制器(graphic controller)2075以及顯示裝置2080。輸入輸出部具有藉由輸入輸出控制器2084而連接於主控制器(host controller)2082的通訊介面2030、硬碟機(hard disk drive)2040以及光碟機(Compact disk read only memory driver)2060。既有輸入輸出部具有連接於輸入輸出控制器2084的唯讀記憶體(Read only memory，ROM)2010、軟碟機(flexible disk drive)2050以及輸入輸出晶片2070。
主控制器2082將RAM2020與以較高的傳輸率(rate) 來對RAM2020進行存取(access)的CPU2000以及繪圖控制器2075連接起來。CPU2000根據存儲於ROM2010以及RAM2020中的程式而動作，進行各部分的控制。繪圖控制器2075取得CPU2000等在設於RAM2020內的碼框緩衝器(frame buffer)上生成的圖像資料，並使該圖像資料顯示於顯示裝置2080上。亦可取代此，繪圖控制器2075在內部包含對CPU2000等所生成的圖像資料進行存儲的碼框緩衝器。
輸入輸出控制器2084將主控制器2082與相對較高速的輸入輸出裝置亦即通訊介面2030、硬碟機2040、光碟機2060連接起來。通訊介面2030經由網路而與其他裝置進行通訊。例如，通訊介面2030可與記憶體測試裝置10以及設定部30進行通訊。硬碟機2040中存儲電腦1900內的CPU2000所使用的程式以及資料。光碟機2060自CD－ROM2095讀取程式或資料，並經由RAM2020而提供給硬碟機2040。
而且，在輸入輸出控制器2084上，連接有ROM2010、軟碟機2050以及輸入輸出晶片2070的相對較低速的輸入輸出裝置。ROM2010中存儲電腦1900啟動時執行的啟動程式、依賴於電腦1900的硬體的程式等。軟碟機2050自軟碟2090讀取程式或資料，並經由RAM2020而提供給硬碟機2040。輸入輸出晶片2070經由軟碟機2050、平行埠(parallel port)、串聯埠(serial port)、鍵盤埠(keyboard port)、滑鼠埠(mouse port)等而連接各種輸入輸出裝置。
經由RAM2020而提供給硬碟機2040的程式是存儲在軟碟2090、CD－ROM2095或者積體電路(Integrated circuit，IC)卡等的記錄媒體中並由利用者所提供。程式是自記錄媒體讀出，並經由RAM2020而安裝(install)於電腦1900內的硬碟機2040上，並在CPU2000中執行。
該程式安裝於電腦1900中。該程式在CPU2000等中運行，使電腦1900作為上述的冗餘線分配裝置100的各構成元件而發揮功能。
以上所示的程式亦可存儲於外部的記錄媒體中。作為記錄媒體，除了可使用軟碟2090、CD－ROM2095以外，還可使用數位多功能碟片(Digital versatile disc，DVD)以及光碟(Compact disk，CD)等的光學記錄媒體、磁光碟(Magneto－Optical，MO)等的磁光記錄媒體、磁帶媒體、IC卡等的半導體記憶體等。而且，亦可將連接於專用通訊網路或網際網路(internet)的伺服器系統(server system)中設置的硬碟或RAM等的記憶裝置用作記錄媒體，並經由網路來將程式提供給電腦1900。
以上，使用實施形態說明了本發明，當本發明的技術範圍並不限定於上述實施形態中記載的範圍。在上述實施形態中，可進行多種變更或改良。由申請專利範圍的記載可明確瞭解，經上述變更或改良後的形態亦可包含於本發明的技術範圍內。因此本發明之保護範圍，當視後附之申請專利範圍所界定者為準。
如以上所說明，根據本例中的冗餘線分配裝置100， 可高效地探索冗餘線的分配解。而且，根據記憶體修補裝置20，可高效地修補記憶體。
10‧‧‧記憶體測試裝置
20‧‧‧記憶體修補裝置
30‧‧‧設定部
40‧‧‧記憶體
100‧‧‧冗餘線分配裝置
110‧‧‧位元計數部
120‧‧‧加權計算部
130‧‧‧分配部
140‧‧‧修補可否判定部
142‧‧‧第1乘算部
144‧‧‧第2乘算部
146‧‧‧比較部
150‧‧‧孤立失效檢測部
1900‧‧‧電腦
2000‧‧‧CPU
2010‧‧‧ROM
2020‧‧‧RAM
2030‧‧‧通訊介面
2040‧‧‧硬碟機
2050‧‧‧軟碟機
2060‧‧‧光碟機
2070‧‧‧輸入輸出晶片
2075‧‧‧繪圖控制器
2080‧‧‧顯示裝置
2082‧‧‧主控制器
2084‧‧‧輸入輸出控制器
2090‧‧‧軟碟
2095‧‧‧CD－ROM
圖1是表示對半導體記憶體等的記憶體40進行測試的記憶體測試裝置10、以及對記憶體40的失效位元進行修補的記憶體修補裝置20的一例示圖。
圖2是表示冗餘線分配裝置100的構成的一例示圖。
圖3是表示記憶體40的失效資料的一例示圖。
圖4是對冗餘線分配裝置100的處理的一例進行說明的示圖。
圖5是表示冗餘線分配裝置100的其他構成例的示圖。
圖6是對圖5所示的冗餘線分配裝置100的處理的一例進行說明的示圖。
圖7是表示圖1至圖6中所說明的冗餘線分配裝置100的動作的一例的流程圖。
圖8是表示圖7中所說明的冗餘線的分配處理S404的處理的一例的流程圖。
圖9是表示記憶體40的其他失效資料的例示圖。
圖10是表示冗餘線分配裝置100的其他構成例的示圖。
圖11是表示提供給孤立失效檢測部150的失效資料的位元圖的一例示圖。
圖12是表示修補可否判定部140的一部分的構成例的示圖。
圖13是表示失效位元的位元圖的一例示圖。
圖14是表示本發明的一實施形態的記憶體製造方法的一例的流程圖。
圖15表示本發明的一實施形態的電腦1900的硬體構成的一例。
10‧‧‧記憶體測試裝置
20‧‧‧記憶體修補裝置
30‧‧‧設定部
40‧‧‧記憶體
100‧‧‧冗餘線分配裝置

Claims (18)

  1. 一種冗餘線分配裝置，針對設有多條冗餘線的記憶體，來決定對具有失效位元的列方向的失效線，以及行方向的失效線中的哪一條上述失效線分配上述冗餘線，此冗餘線分配裝置具備：位元計數部，對於各條上述失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數，作為正交失效位元數而進行計數，並對應每個上述失效位元而存儲上述正交失效位元數；加權計算部，根據各條上述失效線中所含的上述失效位元的上述正交失效位元數，來計算各條上述失效線的加權係數，並對應每條上述失效線而存儲上述加權係數；以及分配部，根據上述加權計算部已計算出的上述加權係數的大小關係，來決定對哪一條上述失效線分配上述冗餘線。
  2. 如申請專利範圍第1項所述之冗餘線分配裝置，其中上述位元計數部，對於各個上述失效位元，針對列方向的失效線以及行方向的失效線此兩者，來對上述正交失效位元數進行計數。
  3. 如申請專利範圍第2項所述之冗餘線分配裝置，其中上述加權計算部，根據各條上述失效線所具有的上述 失效位元的、在該失效線上的上述正交失效位元數的倒數的總和，來計算該失效線的上述加權係數。
  4. 如申請專利範圍第2項所述之冗餘線分配裝置，其中上述分配部根據上述加權係數，來對任一條上述失效線分配上述冗餘線；上述加權計算部，對已分配有上述冗餘線的上述失效線中所含的上述失效位元除外的情況下的各條上述失效線的上述加權係數進行計算，並對應每條上述失效線而重新存儲上述加權係數；上述分配部根據上述加權計算部已重新存儲的上述加權係數，來選擇下次應分配上述冗餘線的上述失效線。
  5. 如申請專利範圍第4項所述之冗餘線分配裝置，其中上述分配部對上述加權係數最大的上述失效線依次分配上述冗餘線，上述冗餘線分配裝置更具備修補可否判定部，在對上述加權係數最大的上述失效線依次分配上述冗餘線時，判定是否可對所有的上述失效位元進行修補，上述分配部在上述修補可否判定部已判定無法對任一個上述失效位元進行修補時，將已分配有上述冗餘線的上述失效線的任一條作為第1失效線，然後解除對上述第1失效線的上述冗餘線分配，並選擇包含上述第1失效線所具有的上述失效位元且與上述第1失效線不同方向的各條 第2失效線來分配上述冗餘線。
  6. 如申請專利範圍第5項所述之冗餘線分配裝置，其中上述加權計算部，在上述修補可否判定部已判定無法對任一個上述失效位元進行修補時，對將上述冗餘線分配給上述第1失效線之前的上述加權係數進行再次計算。
  7. 如申請專利範圍第6項所述之冗餘線分配裝置，其中上述修補可否判定部，每當上述分配部將一條上述冗餘線分配給上述失效線時，便會根據預先規定的判定基準，來判定是否存有可對所有的上述失效位元進行修補的可能性，上述分配部在上述修補可否判定部已判定，不存在可對所有的上述失效位元進行修補的可能性時，將此前剛分配有上述冗餘線的上述失效線作為上述第1失效線，並解除對上述第1失效線所分配之上述冗餘線的分配。
  8. 如申請專利範圍第6項所述之冗餘線分配裝置，其中上述修補可否判定部，每當上述分配部將一條上述冗餘線分配給上述失效線時，便會根據預先規定的判定基準，來判定是否存有可對所有的上述失效位元進行修補的可能性，上述分配部在上述修補可否判定部已判定不存在可對所有的上述失效位元進行修補的可能性時，將最初分配有 上述冗餘線的上述失效線作為上述第1失效線，並解除對上述第1失效線所分配之上述冗餘線的分配。
  9. 如申請專利範圍第5項所述之冗餘線分配裝置，其中上述記憶體的存儲區域，在行方向以及列方向的至少一個方向上被分割成多個存儲塊，上述記憶體具有每個存儲塊各自的冗餘線，上述分配部在上述修補可否判定部，已判定無法對任一個上述失效位元進行修補時，進一步對與上述第1失效線相同方向、且每個存儲塊的上述失效位元數與上述第1失效線相同的上述失效線分配上述冗餘線。
  10. 如申請專利範圍第1項所述之冗餘線分配裝置，其中上述分配部，對具有預先規定的數量的上述失效位元的上述失效線，預先分配上述冗餘線。
  11. 如申請專利範圍第1項所述之冗餘線分配裝置，其更具備孤立失效檢測部，當在包含該失效位元的行方向以及列方向的上述失效線上不存在其他上述失效位元時，檢測出該失效位元作為孤立失效位元，其中上述分配部，從上述孤立失效位元的個數，減去未分配給上述失效線的行方向的上述冗餘線的條數，並將與該減算結果相對應的條數的列方向的上述冗餘線，分配給包含上述孤立失效位元的上述失效線， 從上述孤立失效位元的個數，減去未分配給上述失效線的列方向的上述冗餘線的條數，並將與該減算結果相對應的條數的行方向的上述冗餘線，分配給包含上述孤立失效位元的上述失效線。
  12. 如申請專利範圍第11項所述之冗餘線分配裝置，其中上述孤立失效檢測部，每當上述分配部將上述冗餘線分配給上述失效線時，便會檢測出將該失效線中所含的上述失效位元除外的狀態下的上述孤立失效位元。
  13. 如申請專利範圍第11項所述之冗餘線分配裝置，其中上述分配部在未分配有上述冗餘線的所有的上述失效位元為上述孤立失效位元時，使預先規定的方向的上述冗餘線優先，分配給該失效線。
  14. 如申請專利範圍第9項所述之冗餘線分配裝置，其中上述修補可否判定部具有：第1乘算部，計算出第1乘算值，該第1乗算值是將各個上述存儲塊中的行方向的上述失效線中所含的上述失效位元的個數的最大值、與屬於該存儲塊的行方向的上述冗餘線中的未分配給上述失效線的上述冗餘線的條數相乘所得；第2乘算部，計算出第2乘算值，該第2乘算值是將各個上述存儲塊中的列方向的上述失效線中所含的上述失 效位元的個數的最大值、與屬於該存儲塊的列方向的上述冗餘線中的未分配給上述失效線的上述冗餘線的條數相乘所得；以及比較部，對於各個上述存儲塊，判定上述第1乘算值與上述第2乘算值之和，是否小於該存儲塊中所含的上述失效位元的總數，當對任一個上述存儲塊均判定為上述乘算值之和小於上述失效位元的總數時，判定為無法對所有的上述失效位元進行修補。
  15. 一種記憶體修補裝置，對設有多條冗餘線的記憶體的失效位元進行修補，此記憶體修補裝置具備：冗餘線分配裝置，決定對上述記憶體中具有上述失效位元的列方向的失效線以及行方向的失效線中的哪一條上述失效線分配上述冗餘線；以及設定部，對上述記憶體設定已由上述冗餘線分配裝置所決定的分配，上述冗餘線分配裝置具有：位元計數部，對於各條上述失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數，作為正交失效位元數而進行計數，並對應每個上述失效位元而存儲上述正交失效位元數；加權計算部，根據各條上述失效線中所含的上述失效位元的上述正交失效位元數，來計算各條上述失效線的加權係數，並對應每條上述失效線而存儲上述加權係數；以及 分配部，根據上述加權計算部已計算出的上述加權係數的大小關係，來決定對哪一條上述失效線分配上述冗餘線。
  16. 一種冗餘線分配方法，針對設有多條冗餘線的記憶體，來決定對具有失效位元的列方向的失效線以及行方向的失效線中的哪一條上述失效線分配上述冗餘線，此冗餘線分配方法對於各條上述失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數，作為正交失效位元數而進行計數，並對應每個上述失效位元而存儲上述正交失效位元數，根據各條上述失效線中所含的上述失效位元的上述正交失效位元數，來計算各條上述失效線的加權係數，再對應每條上述失效線而存儲上述加權係數，並根據上述加權係數的大小關係，來決定對哪一條上述失效線分配上述冗餘線。
  17. 一種記憶體製造方法，用於製造記憶體，此記憶體製造方法包括下述階段：形成設有多條冗餘線的記憶體；以及對於已形成的上述記憶體，來決定對具有失效位元的列方向的失效線以及行方向的失效線中的哪一條上述失效線分配上述冗餘線，藉此來修補上述記憶體，在對上述記憶體進行修補的階段中，對於各條上述失效線中所含的各個失效位元，將包含 該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數，作為正交失效位元數而進行計數，並對應每個上述失效位元而存儲上述正交失效位元數，根據各條上述失效線中所含的上述失效位元的上述正交失效位元數，來計算各條上述失效線的加權係數，再對應每條上述失效線而存儲上述加權係數，並根據上述加權係數的大小關係，來決定對哪一條上述失效線分配上述冗餘線。
  18. 一種電腦可讀取媒體，其存儲有使電腦作為冗餘線分配裝置而發揮功能的程式，該冗餘線分配裝置針對設有多條冗餘線的記憶體，來決定對具有失效位元的列方向的失效線以及行方向的失效線中的哪一條上述失效線分配上述冗餘線，此電腦可讀取媒體藉由執行上述程式而使上述電腦作為以下部分來發揮功能，亦即：位元計數部，對於各條上述失效線中所含的各個失效位元，將包含該失效位元且與該失效線不同方向的失效線所具有的失效位元的個數，作為正交失效位元數而進行計數，並對應每個上述失效位元而存儲上述正交失效位元數；加權計算部，根據各條上述失效線中所含的上述失效位元的上述正交失效位元數，來計算各條上述失效線的加權係數，並對應每條上述失效線而存儲上述加權係數；以及分配部，根據上述加權計算部已計算出的上述加權係數的大小關係，來決定對哪一條上述失效線分配上述冗餘線。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180070779A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 리페어 온 시스템에서의 포스트 패키지 리페어를 위한 데이터 백업 방법
US10658067B2 (en) 2018-05-14 2020-05-19 Micron Technology, Inc. Managing data disturbance in a memory with asymmetric disturbance effects
CN110879931B (zh) * 2018-09-05 2022-04-05 长鑫存储技术有限公司 可视化的存储器芯片修补分析程式检验方法和装置
KR102674032B1 (ko) * 2019-12-26 2024-06-12 삼성전자주식회사 리페어 동작을 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US11450401B2 (en) * 2020-05-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method, system and computer program product for memory repair
TW202145242A (zh) * 2020-05-29 2021-12-01 台灣積體電路製造股份有限公司 用於記憶體修復的方法
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
CN114078561B (zh) * 2020-08-18 2023-09-12 长鑫存储技术有限公司 失效位元修补方案的确定方法及装置
CN114078562B (zh) * 2020-08-18 2023-08-25 长鑫存储技术有限公司 失效位元的修补方法及装置
US11797371B2 (en) 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
EP3985675B1 (en) 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Method and device for repairing fail bits
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
CN114078564B (zh) * 2020-08-18 2023-09-12 长鑫存储技术有限公司 失效位元的修补方法及装置
CN114078563B (zh) * 2020-08-18 2023-09-12 长鑫存储技术有限公司 失效位元的修补方法及装置
CN114444433A (zh) * 2020-11-05 2022-05-06 长鑫存储技术有限公司 失效位元修补方法、装置、设备及存储介质
US12027223B2 (en) 2020-11-05 2024-07-02 Changxin Memory Technologies, Inc. Method, device, apparatus and storage medium for repairing failed bits
CN114550791B (zh) * 2020-11-26 2024-09-13 长鑫存储技术有限公司 备用电路修补位置确定方法及装置、集成电路修补方法
US11984179B2 (en) 2021-03-26 2024-05-14 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, and medium
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841783A (en) * 1995-11-29 1998-11-24 Advantest Corporation Fail address analysis and repair system for semiconductor test
US5867435A (en) * 1996-08-20 1999-02-02 Advantest Corporation Fault repair method for a memory device
US5983374A (en) * 1996-09-26 1999-11-09 Kabushiki Kaisha Toshiba Semiconductor test system and method, and medium for recording test program therefor
US6032264A (en) * 1997-04-22 2000-02-29 Micron Technology, Inc. Apparatus and method implementing repairs on a memory device
TW457487B (en) * 1998-12-22 2001-10-01 Infineon Technologies Corp Method and apparatus for parallel redundancy in semiconductor memories
TW466498B (en) * 1999-04-19 2001-12-01 Infineon Technologies Ag Semiconductor memory arrangement with BIST
TW470954B (en) * 1999-07-22 2002-01-01 Etron Technology Inc Area efficient global row redundancy scheme for DRAM
TW470964B (en) * 1999-06-08 2002-01-01 Mitsubishi Electric Corp Semiconductor testing apparatus
US6442733B1 (en) * 1998-04-27 2002-08-27 Advantest Corporation Failure analyzing method and apparatus using two-dimensional wavelet transforms
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
US6668344B1 (en) * 1998-08-04 2003-12-23 Hitachi, Ltd. Semiconductor integrated circuit with memory redundancy circuit
TW200709215A (en) * 2005-03-31 2007-03-01 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2721867B2 (ja) 1988-07-13 1998-03-04 株式会社アドバンテスト 救済アドレス割当て法
JP4678994B2 (ja) * 2001-06-20 2011-04-27 株式会社アドバンテスト メモリの不良救済解析方法・メモリ試験装置
JP2003011497A (ja) * 2001-07-05 2003-01-15 Seiko Epson Corp インクジェット記録媒体、画像形成方法及びこれらにより形成したインクジェット記録物
JP4291286B2 (ja) * 2005-03-09 2009-07-08 エルピーダメモリ株式会社 メモリ救済方法、メモリテスト装置、プログラム、及び、記録媒体

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841783A (en) * 1995-11-29 1998-11-24 Advantest Corporation Fail address analysis and repair system for semiconductor test
US5867435A (en) * 1996-08-20 1999-02-02 Advantest Corporation Fault repair method for a memory device
US5983374A (en) * 1996-09-26 1999-11-09 Kabushiki Kaisha Toshiba Semiconductor test system and method, and medium for recording test program therefor
US6032264A (en) * 1997-04-22 2000-02-29 Micron Technology, Inc. Apparatus and method implementing repairs on a memory device
US6442733B1 (en) * 1998-04-27 2002-08-27 Advantest Corporation Failure analyzing method and apparatus using two-dimensional wavelet transforms
US6668344B1 (en) * 1998-08-04 2003-12-23 Hitachi, Ltd. Semiconductor integrated circuit with memory redundancy circuit
TW457487B (en) * 1998-12-22 2001-10-01 Infineon Technologies Corp Method and apparatus for parallel redundancy in semiconductor memories
TW466498B (en) * 1999-04-19 2001-12-01 Infineon Technologies Ag Semiconductor memory arrangement with BIST
TW470964B (en) * 1999-06-08 2002-01-01 Mitsubishi Electric Corp Semiconductor testing apparatus
TW470954B (en) * 1999-07-22 2002-01-01 Etron Technology Inc Area efficient global row redundancy scheme for DRAM
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
TW200709215A (en) * 2005-03-31 2007-03-01 Sandisk 3D Llc Method and apparatus for incorporating block redundancy in a memory array

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Publication number Publication date
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US20100169705A1 (en) 2010-07-01

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