CN116431099A - 数据的处理方法、多输入输出队列电路及存储介质 - Google Patents

数据的处理方法、多输入输出队列电路及存储介质 Download PDF

Info

Publication number
CN116431099A
CN116431099A CN202310700280.6A CN202310700280A CN116431099A CN 116431099 A CN116431099 A CN 116431099A CN 202310700280 A CN202310700280 A CN 202310700280A CN 116431099 A CN116431099 A CN 116431099A
Authority
CN
China
Prior art keywords
data
accessed
space
storage
written
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310700280.6A
Other languages
English (en)
Other versions
CN116431099B (zh
Inventor
请求不公布姓名
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Moore Threads Technology Co Ltd
Original Assignee
Moore Threads Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Moore Threads Technology Co Ltd filed Critical Moore Threads Technology Co Ltd
Priority to CN202310700280.6A priority Critical patent/CN116431099B/zh
Publication of CN116431099A publication Critical patent/CN116431099A/zh
Application granted granted Critical
Publication of CN116431099B publication Critical patent/CN116431099B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

本公开涉及信息处理技术领域，尤其涉及一种数据的处理方法、多输入输出队列电路及存储介质，所述处理方法包括：响应于处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识，而后根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址，再基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。本公开实施例可通过多输入输出队列电路中的随机存取存储器中的待访问空间代替FIFO队列，使多个FIFO队列可通过一个随机存取存储器即可实现，有利于节约多个FIFO自身占用的芯片的逻辑空间。

Description

数据的处理方法、多输入输出队列电路及存储介质
技术领域
本公开涉及信息处理技术领域，尤其涉及一种数据的处理方法、多输入输出队列电路及存储介质。
背景技术
FIFO（First Input First Output，先进先出）队列被广泛应用于数据处理中，而更深的FIFO队列通常会占用芯片更大的逻辑面积，不利于数据处理行业的发展，故如何更好地对数据进行处理，是开发人员亟需解决的技术问题。
发明内容
本公开提出了一种数据的处理技术方案。
根据本公开的一方面，提供了一种数据的处理方法，应用于多输入输出队列电路，所述多输入输出队列电路包括地址生成模块和一个随机存取存储器，所述多输入输出队列电路与处理器相连，所述随机存取存储器包括至少两个待访问空间，所述处理方法包括：利用所述地址生成模块响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识；利用所述地址生成模块根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址；利用所述随机存取存储器基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。
在一种可能的实施方式中，不同的待访问空间的存储空间深度相同，所述根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址，包括：获取所述存储空间深度，并根据所述存储空间深度、所述第一队列标识和所述第一待访问空间对应的写入指针，确定所述待写入数据在第一待访问空间的第一待访问地址；所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间，包括：将所述第一待访问地址确定为所述待写入数据中首位数据对应的写入地址，依次写入所述待写入数据中的各位数据。
在一种可能的实施方式中，不同的待写入数据的数据量相同；在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，所述处理方法还包括：根据预设值，更新所述写入指针；其中，所述预设值与所述数据量存在对应关系；所述存储空间深度为所述数据量的整数倍。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量；在所述当前数据存储量等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，将所述待写入数据存储至所述第一待访问地址；获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量；在所述当前数据存储量等于所述存储空间深度的情况下，利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
在一种可能的实施方式中，不同的待写入数据的数据量相同或不同；在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，所述处理方法还包括：根据所述待写入数据对应的数据量，更新所述写入指针。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量；在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
在一种可能的实施方式中，所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量；在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和小于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址。
在一种可能的实施方式中，所述将所述待写入数据存储至所述第一待访问空间，还包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满、且所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和大于所述存储空间深度的情况下，执行预设操作；其中，所述预设操作包括以下任意一项：更新所述第一队列标识，并根据更新后的第一队列标识，确定新的第一待访问空间、生成存储错误提示。
在一种可能的实施方式中，所述处理方法还包括：利用所述地址生成模块，响应于所述处理器发送的读取请求，获取所述读取请求对应的第二队列标识；利用所述地址生成模块，根据所述第二队列标识，得到所述读取请求在第二待访问空间中对应的第二待访问地址；基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器。
在一种可能的实施方式中，不同的待访问空间的存储空间深度相同，所述根据所述第二队列标识，得到所述读取请求对应的第二待访问空间的第二待访问地址，包括：获取所述存储空间深度，并根据所述存储空间深度、所述第二队列标识和所述第二待访问空间对应的读取指针，确定所述读取请求对应的第二待访问空间的第二待访问地址；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：将所述第二待访问地址确定为待读取数据中首位数据对应的读取地址，依次读取所述待读取数据中的各位数据。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器；将所述第二待访问空间中存储的待读取数据释放，更新所述读取指针；获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量；在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量；在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空；读取并发送所述第二待访问空间中存储的待读取数据至所述处理器；将所述第二待访问空间中存储的待读取数据释放，更新所述读取指针。
根据本公开的一方面，提供了一种多输入输出队列电路，所述多输入输出队列电路包括地址生成模块和一个随机存取存储器，所述多输入输出队列电路与处理器相连，所述随机存取存储器包括至少两个待访问空间；所述地址生成模块，用以响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识；根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址；所述随机存取存储器，用以基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。
根据本公开的一方面，提供了一种计算机可读存储介质，其上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现所述的数据的处理方法。
根据本公开的一方面，提供了一种电子设备，包括：处理器；用于存储处理器可执行指令的存储器；其中，所述处理器被配置为调用所述存储器存储的指令，以执行上述方法。
在本公开实施例中，可利用所述地址生成模块响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识，而后利用所述地址生成模块根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址，再利用所述随机存取存储器基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。本公开实施例可通过多输入输出队列电路中的随机存取存储器中的待访问空间代替FIFO队列，并通过地址生成模块确定待写入数据在第一待访问空间中对应的第一待访问地址，使多个FIFO队列可通过一个随机存取存储器即可实现，有利于节约多个FIFO自身占用的芯片的逻辑空间，也有利于节约多个FIFO对应的ECC（Error Correcting Code，实现错误检查纠正的代码）、MBIST（Memory Build-In-SelfTest，存储器内建自测试）占用的逻辑空间。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1示出了根据本公开实施例提供的相关技术中数据的处理方法的参考示意图。
图2示出了根据本公开实施例提供的一种数据的处理方法的流程图。
图3示出了根据本公开实施例提供的一种数据的处理方法的参考示意图。
图4示出了根据本公开实施例提供的一种多输入输出队列电路的框图。
图5示出了根据本公开实施例提供的一种电子设备的框图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
另外，为了更好地说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
参阅图1，图1示出了根据本公开实施例提供的相关技术中数据的处理方法的参考示意图。结合图1所示，相关技术在同一个访问源，但是需要根据编号进行分类访问的电路，并且电路前后处理速度不匹配（例如：因存在其他信息需要同步）的情况下，电路通常根据编号的多少实现编号个FIFO队列，若伴随信息有效，则根据编号（可参考图中编号为0至编号为31）去访问对应的FIFO队列，将相关技术中的伴随信息（或称sideband信息）保存到对应的FIFO队列（可参考图中FIFO0至FIFO31）中，例如编号为0，且伴随信息被标记为有效，则存储至FIFO0队列中。通常情况下，伴随信息会很宽，如果FIFO队列的深度很大，那么实现多个FIFO队列占用的逻辑面积就会很高。此外，FIFO队列若使用存储体的方式实现，需要的存储体数量也会较多，存储体的外围逻辑也会较多，会有较大的逻辑面积浪费。
有鉴于此，本公开实施例提供了一种数据的处理方法，应用于多输入输出队列电路，所述多输入输出队列电路包括地址生成模块和一个随机存取存储器（Random AccessMemory，简称为RAM），所述多输入输出队列电路与处理器相连，所述随机存取存储器包括至少两个待访问空间，所述处理方法包括：利用所述地址生成模块响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识，而后利用所述地址生成模块根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址，再利用所述随机存取存储器基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。本公开实施例可通过多输入输出队列电路中的随机存取存储器中的待访问空间代替FIFO队列，并通过地址生成模块确定待写入数据在第一待访问空间中对应的第一待访问地址，使多个FIFO队列可通过一个随机存取存储器即可实现，有利于节约多个FIFO自身占用的芯片的逻辑空间，也有利于节约多个FIFO对应的ECC（Error Correcting Code，实现错误检查纠正的代码）、MBIST（Memory Build-In-Self Test，存储器内建自测试）占用的逻辑空间。
参阅图2所示，图2示出了根据本公开实施例提供的一种数据的处理方法的流程图，结合图2所示，所述处理方法应用于多输入输出队列电路，所述多输入输出队列电路包括地址生成模块和一个随机存取存储器，所述多输入输出队列电路与处理器相连，所述随机存取存储器包括至少两个待访问空间，所述处理方法包括：步骤S100，利用所述地址生成模块响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识。在一种可能的实施方式中，上述随机存取存储器在不考虑其他逻辑的情况下，宽度可与伴随信息同宽，若不同的待访问空间的存储空间深度相同，则随机存取存储器的大小为队列标识总数×存储空间深度。上述RAM可表现为单口的SRAM（Static Random-Access Memory，静态随机存取存储器）。示例性地，上述待访问空间可用以代替FIFO队列，即在一块RAM上可实现多个FIFO队列的功能。在一个示例中，上述待访问空间可并行处理数据，本公开实施例在此不限制不同的待访问空间之间的数据处理顺序。示例性地，上述待写入数据可以为任意一种可写入RAM的数据，本公开实施例在此不限制待写入数据的数据类型。在一个示例中，所述待写入数据的数据类型与先入先出队列写入的数据类型相同。例如，上述待写入数据可为上文中提及的伴随信息。上述第一队列标识可为任意一种可区分待访问空间的标识，例如：上述标识可以表现为唯一编号，不同的待访问空间对应的唯一编号不同，以区分不同的待访问空间。在一种可能的实施方式中，上述待写入数据或后文将述的读取请求可对应有效标识，在有效标识有效的情况下，RAM允许其进行对应的写入或读取操作。上述有效标识可由处理器赋予。
步骤S200，利用所述地址生成模块根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址。示例性地，结合实际需求，第一队列标识与第一待访问空间的标识也可不同，具备对应关系即可，本公开实施例在此不做限制，可通过第一队列标识对应唯一一个第一待访问空间即可。上述第一待访问地址可为第一待访问空间中的、未被占用的空间地址，以使待写入数据可写入至该第一待访问地址中即可。示例性地，若一个待访问空间仅存储一个待写入数据，上述存储空间深度若为DEPTH，上述队列标识为ID（自0开始），则第一待访问空间的第一待访问地址write_start_adress可表现为：write_start_adress=DEPTH×ID。后文将述一个待访问空间存储多个待写入数据的情况。
步骤S300，利用所述随机存取存储器基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。示例性地，随机存取存储器可直接将待写入数据写入第一待访问空间。
在一种可能的实施方式中，不同的待访问空间的存储空间深度相同，步骤S200中根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址，可包括：获取所述存储空间深度，并根据所述存储空间深度、所述第一队列标识和所述第一待访问空间对应的写入指针，确定所述待写入数据对应的第一待访问空间的第一待访问地址。示例性地，上述存储空间深度可为一个固定的预设值，由开发人员配置，出厂后可不做更改，具体的数值本公开实施例不做限制，可参考相关技术中FIFO队列的常用队列深度。上述第一待访问空间的第一待访问地址用以表示待写入数据中首个数据的存储地址。示例性地，上述存储空间深度若为DEPTH，上述队列标识为ID（自0开始），则第一待访问空间的起始地址write_start_adress可表现为：write_start_adress=DEPTH×ID。根据实际需求，也可在DEPTH×ID上加上偏移地址作为第一待访问空间的起始地址，本公开实施例在此不做限制。而在每个待访问空间可存储多个待写入数据的情况下，可通过上文中的写入指针，确定出第一待访问地址。例如：写入指针表现为write_pointer，则第一待访问地址write_adress可表现为write_adress=write_start_adress+write_pointer。其中，write_pointer的值与第一存储空间中已存储的数据总量相等。例如：第一存储空间中已存储的数据总量为2位，则write_pointer为2（自0开始）。在一个示例中，步骤S300中基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间，可包括：将所述第一待访问地址确定为所述待写入数据中首位数据对应的写入地址，依次写入所述待写入数据中的各位数据。例如：若当前的写入指针为5，起始地址为30，待写入数据的数据量为6，则当前待写入数据中首个数据写入的存储地址为35（30+5），最后一位数据写入的存储地址为40，而后可更新写入指针为11（5+6），以指向下一位存储地址，即新的待写入数据中首个数据写入的存储地址为41（30+11），进而实现待写入数据的持续存储。应当理解的是，出于一些特殊的考虑，开发人员也可定义不同的写入指针的更新规则，本公开实施例在此不做限制。
在一种可能的实施方式中，不同的待写入数据的数据量相同，在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，所述处理方法还包括：根据预设值，更新所述写入指针。其中，所述预设值与所述数据量存在对应关系。所述存储空间深度为所述数据量的整数倍。在一个示例中，上述对应关系可表现为预设值与数据量相等或存在比例关系即可，本公开实施例在此不做限定。在本公开实施例中，不同的待写入数据的数据量可相同，即可在每次将待写入数据写入第一待访问空间时，通过对写入指针递增预设数值的方式，更新写入指针。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块。步骤S300中将所述待写入数据存储至所述第一待访问空间，可包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量。而后在所述当前数据存储量等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。示例性地，第一存储状态用以表现出待访问空间的存储情况。例如：若第一存储状态用以指示待访问空间的存储空间充足、或存储空间不足，则可通过一个0或1的标识信号进行表示。示例性地，上述历史数据存储量为第一待访问空间已存储的数据总量。应当理解的是，在待写入数据存储至所述第一待访问地址之后，历史数据存储量也会被更新，以满足下一个待写入数据的访问需求。例如：待写入数据的数据量为10位，历史数据存储量为12位，则随着该待写入数据存储至所述第一待访问地址，下一个待写入数据访问到的历史数据存储量为22位（10+12）。本公开实施例可通过设定第一存储状态的方式，实时体现第一待访问空间的存储状态，进而正确实现通过RAM替代多个FIFO队列，有利于RAM根据待访问空间的存储状态进行是否写入的判断。应当理解的是，若所述当前数据存储量小于所述存储空间深度的情况下，则可不更新第一存储状态。若所述第一存储状态为存储空间不足的情况下，则可拒绝所述写入请求。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块。步骤S300中将所述待写入数据存储至所述第一待访问空间，可包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，将所述待写入数据存储至所述第一待访问地址。而后获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量。最终在所述当前数据存储量等于所述存储空间深度的情况下，利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。示例性地，第一存储状态用以表现出待访问空间的存储情况。例如：若第一存储状态用以指示待访问空间的存储空间充足、或存储空间不足，则可通过一个0或1的标识信号进行表示。示例性地，上述历史数据存储量为第一待访问空间已存储的数据总量。应当理解的是，在待写入数据存储至所述第一待访问地址之后，历史数据存储量也会被更新，以满足下一个待写入数据的访问需求。例如：待写入数据的数据量为10位，历史数据存储量为12位，则随着该待写入数据存储至所述第一待访问地址，下一个待写入数据访问到的历史数据存储量为22位（10+12）。本公开实施例可通过设定第一存储状态的方式，实时体现第一待访问空间的存储状态，进而正确实现通过RAM替代多个FIFO队列，有利于RAM根据待访问空间的存储状态进行是否写入的判断。应当理解的是，若所述当前数据存储量小于所述存储空间深度的情况下，则可不更新第一存储状态。
在一种可能的实施方式中，不同的待写入数据的数据量相同或不同；在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，所述处理方法还包括：根据所述待写入数据对应的数据量，更新所述写入指针。示例性地，可将写入指针直接加上上述数据量，即可得到更新后的写入指针。在本公开实施例中，不同的待写入数据的数据量可相同或不同，即可在每次将待写入数据写入第一待访问空间时，通过对写入指针加上待写入数据对应的数据量的方式，更新写入指针，有利于提高对于不同数据量的待写入数据的存储灵活性。
在一种可能的实施方式中，若不同的待写入数据的数据量相同或不同，则所述多输入输出队列电路还包括：状态更新模块。步骤S300中将所述待写入数据存储至所述第一待访问空间，可包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量。在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。在一个示例中，步骤S300中将所述待写入数据存储至所述第一待访问空间，还可包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量。而后在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和小于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址。在另一个示例中，步骤S300中将所述待写入数据存储至所述第一待访问空间，还可包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满、且所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和大于所述存储空间深度的情况下，执行预设操作。其中，所述预设操作包括以下任意一项：更新所述第一队列标识，并根据更新后的第一队列标识，确定新的第一待访问空间、生成存储错误提示。示例性地，在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和大于所述存储空间深度的情况下，即证明第一待访问空间剩余的存储空间不足以存储完整的待写入数据，则可通过更换第一队列标识的方式，重新为待写入数据分配一个新的第一待访问空间，以尝试重新对待写入数据执行写入操作。第一队列标识是如何更新的，本公开实施例在此不做限制，例如可通过遍历的方式依序访问RAM中的待访问空间，也可通过访问历史数据量的方式，选取历史数据量更小的待访问空间作为新的第一待访问空间等。上述存储错误提示可发送至处理器中，用以告知处理器待写入数据未存储至RAM中。
在一种可能的实施方式中，所述处理方法还包括：利用所述地址生成模块，响应于所述处理器发送的读取请求，获取所述读取请求对应的第二队列标识。而后利用所述地址生成模块，根据所述第二队列标识，得到所述读取请求在第二待访问空间中对应的第二待访问地址。最终基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器。示例性地，第一待访问空间、第二待访问空间为区分读写操作，此处按照不同的名字进行命名，但是应当理解的是第一待访问空间也可作为第二待访问空间支持数据的读取，第二待访问空间也可作为第一待访问空间支持数据的写入，二者可用以区别同一个待访问空间的不同操作状态。示例性地，上述第二队列标识可为任意一种可区分待访问空间的标识，例如：上述标识可以表现为唯一编号，不同的待访问空间对应的唯一编号不同，以区分不同的待访问空间。
在一种可能的实施方式中，不同的待访问空间的存储空间深度相同，所述根据所述第二队列标识，得到所述读取请求对应的第二待访问空间的第二待访问地址，包括：获取所述存储空间深度，并根据所述存储空间深度、所述第二队列标识和所述第二待访问空间对应的读取指针，确定所述读取请求对应的第二待访问空间的第二待访问地址。示例性地，上述存储空间深度若为DEPTH，上述队列标识为ID（自0开始），则第二待访问空间的起始地址read_start_adress可表现为：read_start_adress=DEPTH×ID。根据实际需求，也可在DEPTH×ID上加上偏移地址作为第二待访问空间的起始地址，本公开实施例在此不做限制。可通过上文中的读取指针，确定出第二待访问地址。例如：读取指针表现为read_pointer，则第二待访问地址read_adress可表现为read_adress=read_start_adress+read_pointer。其中，read_pointer的值与第二存储空间中已被读取的数据总量相等。例如：第二存储空间中已读取的数据总量为2位，则read_pointer为2（自0开始）。所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：将所述第二待访问地址确定为待读取数据中首位数据对应的读取地址，依次读取所述待读取数据中的各位数据。例如：若当前的读取指针为5，起始地址为30，待读取数据的数据量为6，则当前待读取数据中首个数据读取的存储地址为35（30+5），最后一位数据读取的存储地址为40，而后可更新读取指针为11（5+6），以指向下一位存储地址，即新的待读取数据中首个数据读取的存储地址为41（30+11），进而实现待读取数据的持续读取。应当理解的是，出于一些特殊的考虑，开发人员也可定义不同的读取指针的更新规则，本公开实施例在此不做限制。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块。所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，可包括：确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器。而后将所述第二待访问空间中存储的待读取数据释放，更新所述读取指针。示例性地，读取指针的更新方式可参考上文或根据实际情况由开发人员予以设定，本公开实施例在此不做限制。再获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量。最终在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空。示例性地，第二存储状态用以表现出待访问空间的存储情况。例如：若第二存储状态用以指示待访问空间的存储空间不为空或存储空间为空，则可通过一个0或1的标识信号进行表示。本公开实施例可通过设定第二存储状态的方式，实时体现第二待访问空间的存储状态，进而正确实现通过RAM替代多个FIFO队列，有利于RAM根据待访问空间的存储状态进行是否读取的判断。在一个示例中，若第二存储状态为存储空间为空，则可生成读取错误提示至处理器，以告知待读取数据出现读取错误。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块。所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量。而后在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空。再读取并发送所述第二待访问空间中存储的待读取数据至所述处理器。最终将所述第二待访问空间中存储的待读取数据释放，更新所述读取指针。读取指针的更新方式可参考上文或根据实际情况由开发人员予以设定，本公开实施例在此不做限制。示例性地，第二存储状态用以表现出待访问空间的存储情况。例如：若第二存储状态用以指示待访问空间的存储空间不为空或存储空间为空，则可通过一个0或1的标识信号进行表示。本公开实施例可通过设定第二存储状态的方式，实时体现第二待访问空间的存储状态，进而正确实现通过RAM替代多个FIFO队列，有利于RAM根据待访问空间的存储状态进行是否读取的判断。在一个示例中，若第二存储状态为存储空间为空，则可生成读取错误提示至处理器，以告知待读取数据出现读取错误。
参考图3所示，图3示出了根据本公开实施例提供的一种数据的处理方法的参考示意图，结合图3，本公开实施例在此提供了一种实际应用场景以供参考。在该示例中RAM中共有32个待访问空间（可参考图中存储体0至存储体31），在待写入数据有效的情况下，得到写入请求，得到第一队列标识（可参考图中的编号），经过地址生成模块（该模块用以得到待写入数据在第一待访问空间中对应的第一待访问地址、读取请求在第二待访问空间对应的第二待访问地址）得到写入地址（也即上文所述的待写入数据在第一待访问空间中对应的第一待访问地址），将待写入数据（可参考图中的伴随信息）写入存储体中（可参考图中写入数据）。而在读取请求出队有效的情况下，可得到读取请求，得到对应的第二队列标识（可参考图中的出队编号），经过地址生成模块，得到读取地址（也即上文所述的读取请求在第二待访问空间中对应的第二待访问地址），读取该读取地址中的伴随信息（可参考图中的伴随信息出队）。此外，还需要对存储状态更新及指针更新，进行更新后可降低写入数据或读出数据出现异常的几率。地址生成模块可根据编号生成对应在RAM中的存储地址。每个编号的待访问空间的存储深度为固定的DEPTH（可为一预设值），则每个编号对应的起始地址为ID×DEPTH，实际存储地址可在起始地址的基础上加上一个偏移，偏移可为存储状态更新部分使用的count（也即上文中所述的数据存储量），即可将伴随信息存储到对应的地址。示例性地，存储状态更新部分可通过计数器实现，有多少个编号即可维护多少个计数器，入队则count加1，出队则count减1，count的计数值为DEPTH则生成full信号为1（可用以指示第一存储状态为存储空间不足），count的计数值为0则生成empty信号为1（可用以指示第二存储状态为存储数据为空）。例如编号为3的数据欲入队，且队列3对应的full信号不为1，则允许入队，若DEPTH为10，则队列3（也即上文待访问队列）的起始地址为3×10=30，若当前的写入指针为5，则此次将写入指针更新为6，当前写入地址为30+5=35。写入的数据为伴随信息。再例如：队列3被读取，如果队列3对应的empty信号不为1，则允许出队，假设当前的读取指针为3，则将读取指针更新为4，此次读取的地址为30+3=33，读出的数据为伴随信息。
可以理解，本公开提及的上述各个方法实施例，在不违背原理逻辑的情况下，均可以彼此相互结合形成结合后的实施例，限于篇幅，本公开不再赘述。本领域技术人员可以理解，在具体实施方式的上述方法中，各步骤的具体执行顺序应当以其功能和可能的内在逻辑确定。
此外，本公开还提供了电子设备、计算机可读存储介质、程序，上述均可用来实现本公开提供的任一种数据的处理方法，相应技术方案和描述和参见方法部分的相应记载，不再赘述。
该方法与计算机系统的内部结构存在特定技术关联，且能够解决如何提升硬件运算效率或执行效果的技术问题（包括减少数据存储量、减少数据传输量、提高硬件处理速度等），从而获得符合自然规律的计算机系统内部性能改进的技术效果。
参阅图4，图4示出了根据本公开实施例提供的一种多输入输出队列电路的框图。结合图4，本公开实施例还提供了一种多输入输出队列电路100，所述多输入输出队列电路100包括地址生成模块110和一个随机存取存储器120，所述多输入输出队列电路与处理器相连，所述随机存取存储器包括至少两个待访问空间。所述地址生成模块110，用以响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识；根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址；所述随机存取存储器120，用以基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。
在一种可能的实施方式中，不同的待访问空间的存储空间深度相同，所述根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址，包括：获取所述存储空间深度，并根据所述存储空间深度、所述第一队列标识和所述第一待访问空间对应的写入指针，确定所述待写入数据在第一待访问空间的第一待访问地址；所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间，包括：将所述第一待访问地址确定为所述待写入数据中首位数据对应的写入地址，依次写入所述待写入数据中的各位数据。
在一种可能的实施方式中，不同的待写入数据的数据量相同；所述多输入输出队列电路还包括：状态更新模块，用以在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，根据预设值，更新所述写入指针；其中，所述预设值与所述数据量存在对应关系；所述存储空间深度为所述数据量的整数倍。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量；在所述当前数据存储量等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，将所述待写入数据存储至所述第一待访问地址；获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量；在所述当前数据存储量等于所述存储空间深度的情况下，利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
在一种可能的实施方式中，不同的待写入数据的数据量相同或不同；所述多输入输出队列电路还包括：状态更新模块，用以在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，根据所述待写入数据对应的数据量，更新所述写入指针。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量；在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
在一种可能的实施方式中，所述将所述待写入数据存储至所述第一待访问空间，包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量；在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和小于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址。
在一种可能的实施方式中，所述将所述待写入数据存储至所述第一待访问空间，还包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满、且所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和大于所述存储空间深度的情况下，执行预设操作；其中，所述预设操作包括以下任意一项：更新所述第一队列标识，并根据更新后的第一队列标识，确定新的第一待访问空间、生成存储错误提示。
在一种可能的实施方式中，所述地址生成模块还用以利用所述地址生成模块，响应于所述处理器发送的读取请求，获取所述读取请求对应的第二队列标识；利用所述地址生成模块，根据所述第二队列标识，得到所述读取请求在第二待访问空间中对应的第二待访问地址；基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器。
在一种可能的实施方式中，不同的待访问空间的存储空间深度相同，所述根据所述第二队列标识，得到所述读取请求对应的第二待访问空间的第二待访问地址，包括：获取所述存储空间深度，并根据所述存储空间深度、所述第二队列标识和所述第二待访问空间对应的读取指针，确定所述读取请求对应的第二待访问空间的第二待访问地址；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：将所述第二待访问地址确定为待读取数据中首位数据对应的读取地址，依次读取所述待读取数据中的各位数据。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器；将所述第二待访问空间中存储的待读取数据释放，更新所述读取指针；获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量；在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空。
在一种可能的实施方式中，所述多输入输出队列电路还包括：状态更新模块；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量；在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空；读取并发送所述第二待访问空间中存储的待读取数据至所述处理器；将所述第二待访问空间中存储的待读取数据释放，更新所述读取指针。
在一些实施例中，本公开实施例提供的装置具有的功能或包含的模块可以用于执行上文方法实施例描述的方法，其具体实现可以参照上文方法实施例的描述，为了简洁，这里不再赘述。
本公开实施例还提出一种计算机可读存储介质，其上存储有计算机程序指令，所述计算机程序指令被处理器执行时实现上述方法。计算机可读存储介质可以是易失性或非易失性计算机可读存储介质。
本公开实施例还提出一种电子设备，包括：处理器；用于存储处理器可执行指令的存储器；其中，所述处理器被配置为调用所述存储器存储的指令，以执行上述方法。
本公开实施例还提供了一种计算机程序产品，包括计算机可读代码，或者承载有计算机可读代码的非易失性计算机可读存储介质，当所述计算机可读代码在电子设备的处理器中运行时，所述电子设备中的处理器执行上述方法。
电子设备可以被提供为终端设备、服务器或其它形态的设备。
参阅图5所示，图5示出了根据本公开实施例提供的一种电子设备1900的框图。例如，电子设备1900可以被提供为一服务器或终端设备。参照图5，电子设备1900包括处理组件1922，其进一步包括一个或多个处理器，以及由存储器1932所代表的存储器资源，用于存储可由处理组件1922的执行的指令，例如应用程序。存储器1932中存储的应用程序可以包括一个或一个以上的每一个对应于一组指令的模块。此外，处理组件1922被配置为执行指令，以执行上述方法。
电子设备1900还可以包括一个电源组件1926被配置为执行电子设备1900的电源管理，一个有线或无线网络接口1950被配置为将电子设备1900连接到网络，和一个输入输出接口1958。电子设备1900可以操作基于存储在存储器1932的操作系统，例如微软服务器操作系统（Windows ServerTM），苹果公司推出的基于图形用户界面操作系统(Mac OS XTM)，多用户多进程的计算机操作系统（UnixTM）, 自由和开放原代码的类Unix操作系统（LinuxTM），开放原代码的类Unix操作系统（FreeBSDTM）或类似。
在示例性实施例中，还提供了一种非易失性计算机可读存储介质，例如包括计算机程序指令的存储器1932，上述计算机程序指令可由电子设备1900的处理组件1922执行以完成上述方法。
本公开可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本公开的各个方面的计算机可读程序指令。
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。计算机可读存储介质例如可以是（但不限于）电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质的更具体的例子（非穷举的列表）包括：便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（EPROM或闪存）、静态随机存取存储器（SRAM）、便携式压缩盘只读存储器（CD-ROM）、数字多功能盘（DVD）、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波（例如，通过光纤电缆的光脉冲）、或者通过电线传输的电信号。
这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理设备中的计算机可读存储介质中。
用于执行本公开操作的计算机程序指令可以是汇编指令、指令集架构（ISA）指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机（例如利用因特网服务提供商来通过因特网连接）。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列（FPGA）或可编程逻辑阵列（PLA），该电子电路可以执行计算机可读程序指令，从而实现本公开的各个方面。
这里参照根据本公开实施例的方法、装置（系统）和计算机程序产品的流程图和/或框图描述了本公开的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。
附图中的流程图和框图显示了根据本公开的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
该计算机程序产品可以具体通过硬件、软件或其结合的方式实现。在一个可选实施例中，所述计算机程序产品具体体现为计算机存储介质，在另一个可选实施例中，计算机程序产品具体体现为软件产品，例如软件开发包(Software Development Kit，SDK)等等。
上文对各个实施例的描述倾向于强调各个实施例之间的不同之处，其相同或相似之处可以互相参考，为了简洁，本文不再赘述。
本领域技术人员可以理解，在具体实施方式的上述方法中，各步骤的撰写顺序并不意味着严格的执行顺序而对实施过程构成任何限定，各步骤的具体执行顺序应当以其功能和可能的内在逻辑确定。
若本申请技术方案涉及个人信息，应用本申请技术方案的产品在处理个人信息前，已明确告知个人信息处理规则，并取得个人自主同意。若本申请技术方案涉及敏感个人信息，应用本申请技术方案的产品在处理敏感个人信息前，已取得个人单独同意，并且同时满足“明示同意”的要求。例如，在摄像头等个人信息采集装置处，设置明确显著的标识告知已进入个人信息采集范围，将会对个人信息进行采集，若个人自愿进入采集范围即视为同意对其个人信息进行采集；或者在个人信息处理的装置上，利用明显的标识/信息告知个人信息处理规则的情况下，通过弹窗信息或请个人自行上传其个人信息等方式获得个人授权；其中，个人信息处理规则可包括个人信息处理者、个人信息处理目的、处理方式以及处理的个人信息种类等信息。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (15)

1.一种数据的处理方法，其特征在于，应用于多输入输出队列电路，所述多输入输出队列电路包括地址生成模块和一个随机存取存储器，所述多输入输出队列电路与处理器相连，所述随机存取存储器包括至少两个待访问空间，所述处理方法包括：
利用所述地址生成模块响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识；
利用所述地址生成模块根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址；
利用所述随机存取存储器基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。
2.如权利要求1所述的处理方法，其特征在于，不同的待访问空间的存储空间深度相同，所述根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址，包括：
获取所述存储空间深度，并根据所述存储空间深度、所述第一队列标识和所述第一待访问空间对应的写入指针，确定所述待写入数据在第一待访问空间的第一待访问地址；
所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间，包括：
将所述第一待访问地址确定为所述待写入数据中首位数据对应的写入地址，依次写入所述待写入数据中的各位数据。
3.如权利要求2所述的处理方法，其特征在于，不同的待写入数据的数据量相同；在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，所述处理方法还包括：根据预设值，更新所述写入指针；其中，所述预设值与所述数据量存在对应关系；所述存储空间深度为所述数据量的整数倍。
4.如权利要求3所述的处理方法，其特征在于，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：
确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量；
在所述当前数据存储量等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
5.如权利要求3所述的处理方法，其特征在于，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：
确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，将所述待写入数据存储至所述第一待访问地址；
获取所述第一待访问空间对应的历史数据存储量，并将所述历史数据存储量增加所述数据量，得到当前数据存储量；
在所述当前数据存储量等于所述存储空间深度的情况下，利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
6.如权利要求2所述的处理方法，其特征在于，不同的待写入数据的数据量相同或不同；在所述基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间之后，所述处理方法还包括：根据所述待写入数据对应的数据量，更新所述写入指针。
7.如权利要求6所述的处理方法，其特征在于，所述多输入输出队列电路还包括：状态更新模块；所述将所述待写入数据存储至所述第一待访问空间，包括：
确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量；
在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和等于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址，并利用所述状态更新模块更新所述第一存储状态由存储空间未满至存储空间已满。
8.如权利要求6所述的处理方法，其特征在于，所述将所述待写入数据存储至所述第一待访问空间，包括：
确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满的情况下，获取所述第一待访问空间对应的历史数据存储量；
在所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和小于所述存储空间深度的情况下，将所述待写入数据存储至所述第一待访问地址。
9.如权利要求6所述的处理方法，其特征在于，所述将所述待写入数据存储至所述第一待访问空间，还包括：确定所述第一待访问空间的第一存储状态，在所述第一存储状态为存储空间未满、且所述第一待访问空间对应的历史数据量与所述待写入数据对应的数据量之和大于所述存储空间深度的情况下，执行预设操作；其中，所述预设操作包括以下任意一项：更新所述第一队列标识，并根据更新后的第一队列标识，确定新的第一待访问空间、生成存储错误提示。
10.如权利要求1所述的处理方法，其特征在于，所述处理方法还包括：
利用所述地址生成模块，响应于所述处理器发送的读取请求，获取所述读取请求对应的第二队列标识；
利用所述地址生成模块，根据所述第二队列标识，得到所述读取请求在第二待访问空间中对应的第二待访问地址；
基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器。
11.如权利要求10所述的处理方法，其特征在于，不同的待访问空间的存储空间深度相同，所述根据所述第二队列标识，得到所述读取请求对应的第二待访问空间的第二待访问地址，包括：获取所述存储空间深度，并根据所述存储空间深度、所述第二队列标识和所述第二待访问空间对应的读取指针，确定所述读取请求对应的第二待访问空间的第二待访问地址；
所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：将所述第二待访问地址确定为待读取数据中首位数据对应的读取地址，依次读取所述待读取数据中的各位数据。
12.如权利要求10所述的处理方法，其特征在于，所述多输入输出队列电路还包括：状态更新模块；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：
确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，基于所述第二待访问地址，读取并发送所述第二待访问空间中存储的待读取数据至所述处理器；
将所述第二待访问空间中存储的待读取数据释放，更新读取指针；
获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量；
在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空。
13.如权利要求10所述的处理方法，其特征在于，所述多输入输出队列电路还包括：状态更新模块；所述读取并发送所述第二待访问空间中存储的待读取数据至所述处理器，包括：
确定所述第二待访问空间的第二存储状态，在所述第二存储状态为存储空间不为空的情况下，获取所述第二待访问空间对应的历史数据存储量，并将所述历史数据存储量减少所述待读取数据对应的数据量，得到当前数据存储量；
在所述当前数据存储量等于零的情况下，利用所述状态更新模块更新所述第二存储状态由存储空间不为空至存储空间为空；
读取并发送所述第二待访问空间中存储的待读取数据至所述处理器；
将所述第二待访问空间中存储的待读取数据释放，更新读取指针。
14.一种多输入输出队列电路，其特征在于，所述多输入输出队列电路包括地址生成模块和一个随机存取存储器，所述多输入输出队列电路与处理器相连，所述随机存取存储器包括至少两个待访问空间；
所述地址生成模块，用以响应于所述处理器发送的写入请求，获取所述写入请求对应的待写入数据，并确定所述待写入数据对应的第一队列标识；根据所述第一队列标识，得到所述待写入数据在第一待访问空间中对应的第一待访问地址；
所述随机存取存储器，用以基于所述第一待访问地址，将所述待写入数据存储至所述第一待访问空间。
15.一种计算机可读存储介质，其上存储有计算机程序指令，其特征在于，所述计算机程序指令被处理器执行时实现权利要求1至13中任意一项所述的数据的处理方法。
CN202310700280.6A 2023-06-13 2023-06-13 数据的处理方法、多输入输出队列电路及存储介质 Active CN116431099B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310700280.6A CN116431099B (zh) 2023-06-13 2023-06-13 数据的处理方法、多输入输出队列电路及存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310700280.6A CN116431099B (zh) 2023-06-13 2023-06-13 数据的处理方法、多输入输出队列电路及存储介质

Publications (2)

Publication Number Publication Date
CN116431099A true CN116431099A (zh) 2023-07-14
CN116431099B CN116431099B (zh) 2023-09-19

Family

ID=87089433

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310700280.6A Active CN116431099B (zh) 2023-06-13 2023-06-13 数据的处理方法、多输入输出队列电路及存储介质

Country Status (1)

Country Link
CN (1) CN116431099B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116893786A (zh) * 2023-09-05 2023-10-17 苏州浪潮智能科技有限公司 一种数据处理方法、装置、电子设备及存储介质
CN117406936A (zh) * 2023-12-14 2024-01-16 成都泛联智存科技有限公司 Io请求调度方法、装置、电子设备和存储介质
CN117539636A (zh) * 2023-12-06 2024-02-09 摩尔线程智能科技(北京)有限责任公司 总线模块的内存管理方法、装置、电子设备和存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030236946A1 (en) * 2002-06-20 2003-12-25 Greubel James David Managed queues
CN101825997A (zh) * 2010-01-28 2010-09-08 北京天碁科技有限公司 一种异步先入先出存储器
CN102520902A (zh) * 2011-11-01 2012-06-27 福建富顺电子有限公司 基于单片块ram的并行写入多fifo实现方法
CN105183665A (zh) * 2015-09-08 2015-12-23 福州瑞芯微电子股份有限公司 一种数据缓存访问方法和数据缓存控制器
CN112965689A (zh) * 2021-02-26 2021-06-15 西安微电子技术研究所 一种基于源同步的分布式异步fifo数据交互方法及fifo结构
CN113299326A (zh) * 2021-05-17 2021-08-24 珠海市一微半导体有限公司 基于fifo的数据先进后出型存储电路及读写方法
US20220091988A1 (en) * 2020-09-18 2022-03-24 Kioxia Corporation System and method for scaling command orchestration through address mapping
CN116048377A (zh) * 2021-10-28 2023-05-02 深圳市江波龙电子股份有限公司 固态硬盘的数据处理方法及相关设备

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030236946A1 (en) * 2002-06-20 2003-12-25 Greubel James David Managed queues
CN101825997A (zh) * 2010-01-28 2010-09-08 北京天碁科技有限公司 一种异步先入先出存储器
CN102520902A (zh) * 2011-11-01 2012-06-27 福建富顺电子有限公司 基于单片块ram的并行写入多fifo实现方法
CN105183665A (zh) * 2015-09-08 2015-12-23 福州瑞芯微电子股份有限公司 一种数据缓存访问方法和数据缓存控制器
US20220091988A1 (en) * 2020-09-18 2022-03-24 Kioxia Corporation System and method for scaling command orchestration through address mapping
CN112965689A (zh) * 2021-02-26 2021-06-15 西安微电子技术研究所 一种基于源同步的分布式异步fifo数据交互方法及fifo结构
CN113299326A (zh) * 2021-05-17 2021-08-24 珠海市一微半导体有限公司 基于fifo的数据先进后出型存储电路及读写方法
CN116048377A (zh) * 2021-10-28 2023-05-02 深圳市江波龙电子股份有限公司 固态硬盘的数据处理方法及相关设备

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116893786A (zh) * 2023-09-05 2023-10-17 苏州浪潮智能科技有限公司 一种数据处理方法、装置、电子设备及存储介质
CN116893786B (zh) * 2023-09-05 2024-01-09 苏州浪潮智能科技有限公司 一种数据处理方法、装置、电子设备及存储介质
CN117539636A (zh) * 2023-12-06 2024-02-09 摩尔线程智能科技(北京)有限责任公司 总线模块的内存管理方法、装置、电子设备和存储介质
CN117406936A (zh) * 2023-12-14 2024-01-16 成都泛联智存科技有限公司 Io请求调度方法、装置、电子设备和存储介质
CN117406936B (zh) * 2023-12-14 2024-04-05 成都泛联智存科技有限公司 Io请求调度方法、装置、电子设备和存储介质

Also Published As

Publication number Publication date
CN116431099B (zh) 2023-09-19

Similar Documents

Publication Publication Date Title
CN116431099B (zh) 数据的处理方法、多输入输出队列电路及存储介质
CN111198868B (zh) 一种智能分库实时数据迁移方法和装置
CN110058936B (zh) 用于确定专用处理资源的资源量的方法、设备和计算机程序产品
CN110825436B (zh) 应用于人工智能芯片的计算方法和人工智能芯片
CN109298888B (zh) 队列的数据存取方法及装置
CN114217738A (zh) 一种动态队列式循环存储方法、装置、设备及介质
CN111124409B (zh) 基于Sketch的业务页面生成方法、装置、设备和存储介质
CN108399046B (zh) 文件操作请求处理方法和装置
CN111694992A (zh) 一种数据处理方法和装置
CN116303126B (zh) 缓存、数据的处理方法及电子设备
CN114826793B (zh) 一种rop链的检测方法、装置及介质
US11360702B2 (en) Controller event queues
CN114466012B (zh) 内容初始化方法、装置、电子设备和存储介质
CN114647407A (zh) 一种实现复杂分支逻辑调用的方法、装置及存储介质
WO2017151138A1 (en) Atomic memory operation
CN116360858B (zh) 数据的处理方法、图形处理器、电子设备及存储介质
US20200081818A1 (en) Programming language runtime deferred exception handling
KR20080022140A (ko) 데이터 파이프라인 관리 시스템, 데이터 파이프라인 관리시스템을 이용하기 위한 방법, 컴퓨터 프로그램, 컴퓨터장치 및 컴퓨터 판독가능 매체
CN116152043B (zh) 一种基于图像处理的内存管理方法及装置、电子设备
CN117743203B (zh) 存储空间管理方法、装置、电子设备和存储介质
US11620132B2 (en) Reusing an operand received from a first-in-first-out (FIFO) buffer according to an operand specifier value specified in a predefined field of an instruction
CN110134691B (zh) 数据校验方法、装置、设备和介质
CN116360708B (zh) 数据写入方法及装置、电子设备和存储介质
CN114063879B (zh) 用于处理操作命令的方法、电子设备和存储介质
WO2023103793A1 (en) Debugging communication among units on processor simulator

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant