JP2002319298A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良メモリセルの冗長メモリセルでの置換の
解析が可能なテスト回路を備えた半導体集積回路装置を
提供する。 【解決手段】 ビルトインセルフテスト回路３００およ
びビルトイン冗長解析回路４００とは、複数のＤＲＡＭ
コア１００．１〜１００．ｎに共通に設けられる。ビル
トイン冗長解析回路４００は、ビルトインセルフテスト
回路３００からのアドレス信号と不良メモリセルの検出
結果とに応じて、各複数の予備メモリセル行および予備
メモリセル列で置換するべき不良アドレスを決定する。
ビルトイン冗長解析回路４００は、テスト対象となるＤ
ＲＡＭコアの容量に応じて、不良アドレスを格納するア
ドレス記憶回路の有効な使用領域を制限する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置、特に半導体記憶装置の試験を行なうためのテスト
回路を搭載する半導体集積回路装置の構成に関する。

【０００２】

【従来の技術】大部分の半導体記憶装置は、予備のメモ
リセルを備えており、正規のメモリセルの一部に不良の
メモリセルがある場合、その不良部分を予備のメモリセ
ルと置換し、不良チップの救済を行なうことが可能とな
っている。

【０００３】一方で、たとえば、画像処理など特に高速
なデータ処理が要求される分野では、半導体記憶装置
と、この半導体記憶装置に記憶されたデータに対して演
算処理を行なうためのロジック回路と同一チップ上に集
積化するということが行なわれている。これは、半導体
記憶装置、たとえば、ダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭ）の回路部分（以下、ＤＲＡＭ
コアと呼ぶ）とロジック回路との間を幅の広いバスで繋
ぎ、かつ双方の回路を近接化することで、データ授受を
高速化して、より高速な演算処理が可能とするためであ
る。

【０００４】図４３は、このような、ＤＲＡＭコア８０
１０と、ロジック回路８０２０とを集積化した半導体集
積回路装置８０００に対するテスト動作を説明するため
の概略ブロック図である。

【０００５】図４３を参照して、半導体集積回路装置８
０００には、さらに、ＤＲＡＭコア部分の不良ビットを
検出するためのテストを、外部テスタ８１００を用いて
行なうために、ＤＲＡＭコア８０１０と外部テスタ８１
００とのデータ授受を行なうテスタインタフェース部８
０３０が設けられている。

【０００６】半導体集積回路装置８０００上に搭載され
ているＤＲＡＭコア８０１０と、テスタインタフェーイ
ス部８０３０とは、たとえば２５６ビットの幅を有する
内部データバスにより接続されているものとする。これ
に対し、テスタインタフェーイス部８０３０と、外部テ
スタとは、たとえば８ビット幅の外部データバスにより
接続されている。

【０００７】チップ内部においては、内部データバスの
バス幅、すなわちＩ／Ｏの数を増加させることは容易で
あるのに対し、外部バスの幅は、半導体集積回路装置８
０００と外部とを繋ぐためのパッド数ないしピン数にか
かわってくるため、あまり大きくすることはできない。

【０００８】したがって、ＤＲＡＭコア８０１０の不良
ビットの解析を外部テスタで行なう場合は、小さなバス
幅の外部データバスを介してテストを行なうことが必要
で、テスト時間の増大を招いてしまうという問題があ
る。

【０００９】外部テスタ８１００は、このようなテスト
インタフェーイス部８０３０を介して、ＤＲＡＭコア８
０１０中のメモリセルに順次テストデータを書込みを行
なう。さらに、外部テスタ８１００は、テスタインタフ
ェーイス部８０３０を介してＤＲＡＭコア８０００から
データを順次読出して、読出されたデータと、読出デー
タに対する期待値との比較結果に基づいて、不良ビット
の有無をテストする。

【００１０】したがって、ＤＲＡＭコア８０１０に対す
るテストを高速に行なうためには、外部テスタ８１００
も、高速に動作するＤＲＡＭコア８０１０の動作速度に
対応することが必要で、外部テスタ自体のコストも上昇
してしまうという問題がある。外部テスタ８１００で
は、上記のようにして発見した不良ビットを、ＤＲＡＭ
コア８０１０に設けられた冗長メモリセル列または冗長
メモリセル行との組合せによって、どのような置換処理
を行なうことで不良ビットの救済を行なうことができる
か否かの冗長解析を行なうことになる。

【００１１】図４４は、図４３における半導体集積回路
装置８０００のＤＲＡＭコア８０１０に対するテスト動
作の問題点を解決するために、ビルトインセルフテスト
／冗長救済解析部８２３０を搭載した半導体集積回路装
置８２００の構成を説明するための概略ブロック図であ
る。以下、ビルトインセルフテスト（Built-in selftes
t）については、「ＢＩＳＴ」とも略記する。

【００１２】半導体集積回路装置８２００は、ＤＲＡＭ
コア８２１０と、ＤＲＡＭコア８２１０中に格納された
データに対して論理演算を行なうためのロジック回路８
２２０と、ＤＲＡＭコア８２１０中の不良ビットの検出
を行ない、かつＤＲＡＭコア８２１０における冗長メモ
リセル行および冗長メモリセル列をどのような組合せで
置換するべきかを解析するための、ビルトインセルフテ
スト／冗長救済解析部８２３０とを備えている。

【００１３】このようなビルトインセルフテスト／冗長
救済解析部８２３０の構成としては、たとえば、特願平
１１−１７２９４０号、または、文献１：T. Kawagoe,
J. Ohtani, M. Niiro, T. Ooishi, M. Hamada, and H.
Hidaka,“A Built-In Self-Repair Analyzer (CRESTA)
for embedded DRAMs”, International Test Conferenc
e, pp. 567-574, 2001.中に開示されている。

【００１４】したがって、図４４に示すようなビルトイ
ンセルフテスト／冗長救済解析部８２３０を、半導体集
積回路装置８２００に集積化すれば、ＤＲＡＭコア８２
１０とビルトインセルフテスト／冗長救済解析部８２３
０とを比較的ビット幅の大きな内部データバス、たとえ
ば２５６ビットのＩ／Ｏにより接続することができる。
このため、図４３で説明したようなテスト時間の増大
や、外部テスタ装置に要するコストの問題を回避するこ
とが可能となる。

【００１５】

【発明が解決しようとする課題】しかしながら、たとえ
ば、メモリ容量の異なる複数のＤＲＡＭコアが、１チッ
プ上に集積化される場合は、以下に説明するように、さ
らに解決されなければならない問題がある。

【００１６】図４５は、１チップ上に複数のＤＲＡＭコ
アが集積化された半導体集積回路装置８４００の構成を
説明するための概略ブロック図である。

【００１７】半導体集積回路装置８４００には、第１の
ＤＲＡＭコア８４１０と第２のＤＲＡＭコア８４４０と
が搭載されている。第１のＤＲＡＭコア８４１０に対し
ては、このＤＲＡＭコア８４１０との間でデータの授受
を行ない、論理演算を行なうためのロジック回路８４２
０と、ＤＲＡＭコア８４１０に対する不良ビットの検出
および冗長救済の解析を行なうための、ビルトインセル
フテスト／冗長救済解析部８４３０とが設けられてい
る。

【００１８】一方、第２のＤＲＡＭコア８４４０に対し
ては、このＤＲＡＭコア８４４０との間でデータの授受
を行ない、論理演算処理を行なうためのロジック回路８
４５０と、ＤＲＡＭコア８４４０中の不良ビットの検出
および冗長救済解析を行なうためのビルトインセルフテ
スト／冗長救済解析部８４６０とが設けられている。

【００１９】ここで、ＤＲＡＭコア８４４０のメモリ容
量の方が、ＤＲＡＭコア８４１０のメモリ容量よりも大
きいものとする。

【００２０】したがって、たとえばＤＲＡＭコア８４１
０とビルトインセルフテスト／冗長救済解析部８４３０
との間は、２５６ビットの内部データバスによって接続
されているのに対し、ＤＲＡＭコア８４４０と、ビルト
インセルフテスト／冗長救済解析部８４６０とは２０４
８ビットのビット幅の内部データバスにより接続されて
いるものとする。

【００２１】さらに、一般には、ＤＲＡＭコア８４１０
とＤＲＡＭコア８４４０とでは、それぞれに対応して設
けられる冗長メモリセル行の数および冗長メモリセル列
の数は異なっている。

【００２２】このようなメモリ容量の相違および冗長メ
モリセルの構成の相違に基づいて、ＤＲＡＭコア８４１
０とＤＲＡＭコア８４４０とには、それぞれ異なるビル
トインセルフテスト／冗長救済解析部８４３０およびビ
ルトインセルフテスト／冗長救済解析部８４６０とが設
けられる必要がある。

【００２３】しかしながら、このように、各ＤＲＡＭコ
アごとにビルトインセルフテスト／冗長救済解析部を設
けることとすると、エリアペナルティが増大し、チップ
面積の増大を招いてしまうという問題点があった。

【００２４】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、ＤＲＡＭ
コアのメモリ容量が変化した場合や、ＤＲＡＭコアに対
して設けられる冗長メモリセル行の数および冗長メモリ
セル列の数が変化した場合でも、これに柔軟に対応する
ことが可能なテスト回路を搭載する半導体集積回路装置
を提供することである。

【００２５】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、複数のメモリ回路を備え、各メモリ回路
は、複数の正規メモリセルを含む正規メモリセルアレイ
と、複数の予備メモリセル行および予備メモリセル列を
含む予備メモリセルアレイとを含み、複数のメモリ回路
に共通に設けられ、置換救済するべき不良アドレスを決
定するための冗長置換テスト回路をさらに備え、冗長置
換テスト回路は、メモリセルを順次選択するためのアド
レス信号を生成し、メモリセルから読み出されたデータ
と期待値データとの比較結果に応じて、不良メモリセル
の検出を行うための自己テスト回路と、自己テスト回路
からのアドレス信号と不良メモリセルの検出結果とに応
じて、各複数の予備メモリセル行および予備メモリセル
列で置換するべき不良アドレスを決定するための冗長解
析回路とを含み、冗長解析回路は、不良メモリセルに対
応する不良アドレスを記憶するためのアドレス記憶回路
と、複数のメモリ回路のうちテスト対象となるメモリ回
路の容量に応じて、アドレス記憶回路の有効な使用領域
を制限し、アドレス記憶回路へのデータ格納を行うため
の駆動回路と、アドレス記憶回路に保持された不良アド
レスに応じて、いずれの予備メモリセル行および予備メ
モリセル列で置換するかを判定する判定回路とを有し、
アドレス記憶回路は、順次検出される不良アドレスのう
ち、すでに記憶されている不良行アドレスおよび不良列
アドレスのいずれとも異なる不良アドレスを選択的に記
憶する。

【００２６】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、アド
レス記憶回路は、行列状に配列された複数の連想記憶型
セルを含む。

【００２７】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、判定
部は、複数のメモリ回路のうち最大個数の予備メモリセ
ル行と予備メモリセル列を含むメモリ回路において、不
良メモリセルを含む正規メモリセル行または正規メモリ
セル列を順次予備メモリセル行と予備メモリセル列で置
換するステップの順序の組合せのぞれぞれに対応して設
けられる複数の置換判定部を含み、各置換判定部は、置
換ステップのうちの最終ステップまでで、不良メモリセ
ルの置換が完了するかを判定するための置換順序判定回
路と、複数のメモリ回路のうちテスト対象となるメモリ
回路に含まれる予備メモリセル行および予備メモリセル
列の個数に応じて、置換ステップのうちのいずれのステ
ップを最終ステップとするかを設定するための判定ステ
ップ制限回路とを有する。

【００２８】請求項４記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、複数
のメモリ回路に含まれる予備メモリセル行のうち、最大
個数の予備メモリセル行は、ｍ個（ｍ：自然数）であ
り、複数のメモリ回路に含まれる予備メモリセル列のう
ち、最大個数の予備メモリセル列は、ｎ個（ｎ：自然
数）であり、判定回路は、ｍ個の予備メモリセル行とｎ
個の予備メモリセル列とを、不良メモリセルを含む正規
メモリセル行または正規メモリセル列と順次置換するス
テップの順序の組合せのぞれぞれに対応して設けられる
複数の置換判定部を含み、アドレス記憶回路は、複数の
置換判定部にぞれぞれ対応して設けられ、不良アドレス
のうちｍ個の不良行アドレスを記憶することが可能な個
数の第１の記憶セル列と、複数の置換判定部にぞれぞれ
対応して設けられ、不良アドレスのうちｎ個の不良列ア
ドレスを記憶することが可能な個数の第２の記憶セル列
とを含み、各置換判定部は、対応する第１の記憶セル列
と第２の記憶セル列とを、すでに記憶されている不良行
アドレスまたは不良列アドレスとは行アドレスまたは列
アドレスのいずれもが異なる不良メモリセルが検出され
たときに、対応するステップの順序に従って活性化す
る。

【００２９】請求項５記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置の構成に加えて、第１
の記憶セル列と第２の記憶セル列の各々は、複数の連想
記憶型セルを含む。

【００３０】請求項６記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、駆動
回路は、複数の第１の記憶セル列に共通に設けられ、不
良アドレスを伝達するための複数の第１のビット線対
と、テスト対象となるメモリ回路の容量に対応する行ア
ドレスのビット数に応じて、複数の第１のビット線対の
うち行アドレスのビット数に相当する個数の第１のビッ
ト線対には不良行アドレスを伝達し、残りの第１のビッ
ト線対には固定電位レベルを伝達する第１のビット線駆
動回路と、複数の第２の記憶セル列に共通に設けられ、
不良アドレスを伝達するための複数の第２のビット線対
と、テスト対象となるメモリ回路の容量に対応する列ア
ドレスのビット数に応じて、複数の第２のビット線対の
うち列アドレスのビット数に相当する個数の第２のビッ
ト線対には不良列アドレスを伝達し、残りの第２のビッ
ト線対には固定電位レベルを伝達する第２のビット線駆
動回路とを含む。

【００３１】請求項７記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、各置
換判定部は、置換するステップの各ステップに対応して
設けられ、すでに記憶されている不良行アドレスまたは
不良列アドレスとは行アドレスまたは列アドレスのいず
れもが異なる不良メモリセルが検出されたときに、対応
するステップの順序で対応する第１の記憶セル列と第２
の記憶セル列への書込み動作を活性化するための複数の
活性化信号をそれぞれ出力する複数の論理ゲートと、複
数のメモリ回路のうちテスト対象となるメモリ回路に含
まれる予備メモリセル行および予備メモリセル列の個数
に応じて、複数の活性化信号のうちのいずれの活性化信
号が活性化されたときに、不良メモリセルの置換ステッ
プが最終ステップに達したと判定するかを設定するため
の判定ステップ制限回路とを有する。

【００３２】請求項８記載の半導体集積回路装置は、請
求項１〜７いずれか１項に記載の半導体集積回路装置の
構成に加えて、複数のメモリ回路にそれぞれ対応して設
けられ、互いに直列に接続された複数の選択回路をさら
に備え、複数のメモリ回路のうちテスト対象となるメモ
リ回路への書込みデータは、自己テスト回路から複数の
選択回路を順次経由するシフト動作により伝達される。

【００３３】請求項９記載の半導体集積回路装置は、請
求項１〜７いずれか１項に記載の半導体集積回路装置の
構成に加えて、複数のメモリ回路にそれぞれ対応して設
けられ、互いに直列に接続された複数の選択回路をさら
に備え、複数のメモリ回路のうちテスト対象となるメモ
リ回路からの読出しデータは、複数の選択回路を順次経
由するシフト動作により自己テスト回路へ伝達される。

【００３４】請求項１０記載の半導体集積回路装置は、
請求項１〜７いずれか１項に記載の半導体集積回路装置
の構成に加えて、複数のメモリ回路にそれぞれ対応して
設けられ、互いに直列に接続された複数の選択回路と、
複数のメモリ回路にそれぞれ対応して設けられる複数の
ロジック回路とをさらに備え、テスト動作においては、
自己テスト回路と複数のメモリ回路のうちテスト対象と
なるメモリ回路との間データの授受は、データを複数の
選択回路を順次経由するシフト動作により行われ、通常
動作においては、複数の選択回路をそれぞれ介して、複
数のロジック回路と複数のメモリ回路との間のデータの
授受が行われる。

【００３５】請求項１１記載の半導体集積回路装置は、
請求項１記載の半導体集積回路装置の構成に加えて、冗
長置換テストは、複数のメモリ回路のうちテスト対象と
なるメモリ回路のメモリセルアレイの大きさに応じて、
テスト動作のための内部アドレスを生成するための第１
の内部アドレス生成回路をさらに含み、各メモリ回路
は、冗長置換回路から与えられた初期値に基づいて、第
１の内部アドレス生成回路と同期して、メモリ回路のテ
スト動作のための内部アドレスを生成する第２の内部ア
ドレス生成回路をさらに含む。

【００３６】請求項１２記載の半導体集積回路装置は、
請求項１記載の半導体集積回路装置の構成に加えて、ア
ドレス記憶回路は、行列状に行列状に配列された複数の
連想記憶型セルを含む連想記憶型セルアレイを含み、連
想記憶型セルアレイは、連想記憶型セルアレイの行に対
応してそれぞれ設けられる複数のワード線と、連想記憶
型セルアレイの行に対応してそれぞれ設けられる複数の
一致検出線とを含み、連想記憶型セルアレイは、ワード
線方向に沿って分割された第１および第２の連想記憶型
セルアレイに分割され、第１の連想記憶型セルアレイ
は、第１の連想記憶型セルアレイの列に対応してそれぞ
れ設けられ、検出された不良行アドレスを伝達するため
の複数の第１のビット線対を含み、第２の連想記憶型セ
ルアレイは、第２の連想記憶型セルアレイの列に対応し
てそれぞれ設けられ、検出された不良行アドレスを伝達
するための複数の第２のビット線対を含む。

【００３７】請求項１３記載の半導体集積回路装置は、
請求項１記載の半導体集積回路装置の構成に加えて、ア
ドレス記憶回路は、行列状に行列状に配列された複数の
連想記憶型セルを含む連想記憶型セルアレイを含み、連
想記憶型セルアレイは、列方向に沿って分割された第１
および第２の連想記憶型セルアレイに分割され、第１の
連想記憶型セルアレイは、第１の連想記憶型セルアレイ
の行に対応してそれぞれ設けられる複数の第１のワード
線と、第１の連想記憶型セルアレイの行に対応してそれ
ぞれ設けられる複数の第１の一致検出線と、第１の連想
記憶型セルアレイの列に対応してそれぞれ設けられ、検
出された不良行アドレスを伝達するための複数の第１の
ビット線対とを含み、第２の連想記憶型セルアレイは、
第２の連想記憶型セルアレイの行に対応してそれぞれ設
けられる複数の第２のワード線と、第２の連想記憶型セ
ルアレイの行に対応してそれぞれ設けられる複数の第２
の一致検出線と、第２の連想記憶型セルアレイの列に対
応してそれぞれ設けられ、検出された不良行アドレスを
伝達するための複数の第２のビット線対とを含む。

【００３８】請求項１４記載の半導体集積回路装置は、
請求項１記載の半導体集積回路装置の構成に加えて、ア
ドレス記憶回路は、行列状に行列状に配列された複数の
連想記憶型セルを含む連想記憶型セルアレイを含み、連
想記憶型セルアレイは、連想記憶型セルアレイの行に対
応してそれぞれ設けられる複数のワード線と、連想記憶
型セルアレイの行に対応してそれぞれ設けられる複数の
第１の一致検出線と、連想記憶型セルアレイの行に対応
してそれぞれ設けられる複数の第２の一致検出線と、連
想記憶型セルアレイの列に対応してそれぞれ設けられ、
検出された不良行アドレスおよび不良列アドレスを伝達
するための複数のビット線対と、複数の連想記憶型セル
に既に格納された不良行アドレスと新たに検出された不
良行アドレスを比較する場合には、第１の一致検出線を
用い、複数の連想記憶型セルに既に格納された不良列ア
ドレスと新たに検出された不良列アドレスを比較する場
合には、第２の一致検出線を用いるように制御する一致
検出手段とを含む。

【００３９】請求項１５記載の半導体集積回路装置は、
請求項１記載の半導体集積回路装置の構成に加えて、ア
ドレス記憶回路は、行列状に行列状に配列された複数の
連想記憶型セルを含む連想記憶型セルアレイを含み、連
想記憶型セルアレイは、連想記憶型セルアレイの行に対
応してそれぞれ設けられる複数のワード線と、連想記憶
型セルアレイの行に対応してそれぞれ設けられる複数の
一致検出線と、連想記憶型セルアレイの列に対応してそ
れぞれ設けられ、検出された不良行アドレスおよび不良
列アドレスを伝達するための複数のビット線対と、テス
ト動作の第１のサイクルにおいては、前期複数の連想記
憶型セルに既に格納された不良行アドレスと新たに検出
された不良行アドレスとを比較する処理を行ない、テス
ト動作の第２のサイクルにおいては、複数の連想記憶型
セルに既に格納された不良列アドレスと新たに検出され
た不良列アドレスとを比較する処理を行なうように制御
する一致検出手段とを含む。

【００４０】請求項１６記載の半導体集積回路装置は、
請求項２記載の半導体集積回路装置の構成に加えて、複
数の連想記憶型セルは、最終的に検出されて置換救済を
行なうための不良行アドレスおよび不良列アドレスとを
格納して、通常動作において、メモリ回路にアクセスさ
れたアドレスと不良アドレスとの比較のために使用され
る。

【００４１】

【発明の実施の形態】［実施の形態１］ ［半導体集積回路装置１０００の構成］図１は、本発明
に係る半導体集積回路装置１０００の構成を説明するた
めの概略ブロック図である。

【００４２】図１を参照して、半導体集積回路装置１０
００は、ｎ個（ｎ：自然数）のＤＲＡＭコア１００．１
〜１００．ｎと、これらＤＲＡＭコア１００．１〜１０
０．ｎとの間でデータの授受を行ない、論理演算処理を
行なうためのロジック回路２００．１〜２００．ｎと、
ＤＲＡＭコア１００．１〜１００．ｎに対するビルトイ
ンセルフテストを行なうためのビルトインセルフテスト
回路３００と、ビルトインセルフテスト回路３００のテ
スト結果により検出された不良ビットに対して、各ＤＲ
ＡＭコア１００．１〜１００．ｎの各々において、どの
ような冗長救済を行なうべきかを解析して判定するため
のビルトイン冗長解析回路４００とを備える。ここで、
冗長救済の解析とは、各ＤＲＡＭコアにおいて、不良ビ
ットの存在する正規メモリセル行および正規メモリセル
列を、複数の冗長メモリセル行および冗長メモリセル列
によりどのように置換すれば、救済可能であるかを分析
することを意味する。

【００４３】ビルトインセルフテスト回路３００に対し
ては、外部端子１２からリセット信号ＲＳＴが与えら
れ、外部端子１４からマスタクロック信号ＭＣＬＫが与
えられ、外部端子１６からテスト開始指示信号ＴＳが与
えられる。さらに、ビルトインセルフテスト回路３００
には、外部端子２０から冗長解析後の冗長解析結果を示
すデータの読出動作を指示するためのデータ読出コマン
ドＲＤＣが与えられる。「冗長解析結果を示すデータ」
とは、具体的には、冗長救済が可能であるかを示すデー
タや、冗長解析が可能である場合にいずれのアドレスを
冗長置換するべきかを示すデータ等を意味する。

【００４４】一方、ビルトインセルフテスト回路から
は、外部端子１８に対して、テスト終了を示すテスト終
了信号ＴＥが与えられ、外部端子２２に対しては、冗長
解析結果を示すデータが与えられ、外部端子２４には冗
長解析結果を示すデータが出力されていることを示すデ
ータイネーブル信号ＤＥが出力される。

【００４５】一方で、ＤＲＡＭコア１００．１と、ロジ
ック回路２００．１との間には、データを保持して、シ
リアルにデータシフトを行ない、かつパラレルにデータ
を入出力可能なデータ保持回路、たとえば、フリップフ
ロップ回路５００．１が設けられ、このＤＲＡＭコア１
００．１とロジック回路２００．１との間のデータ授受
を制御する。

【００４６】他のＤＲＡＭコア１００．２とロジック回
路２００．２の間、ならびにＤＲＡＭコア１００．ｎと
ロジック回路２００．ｎ等との間にもそれぞれ、フリッ
プフロップ回路５００．２〜５００．ｎが設けられてい
る。

【００４７】ビルトインセルフテスト回路３００から
は、ＤＲＡＭコア１００．１〜１００．ｎに対するデー
タ入出力を制御するために、データイネーブル信号ＤＥ
１〜ＤＥｎが出力される。信号ＤＥ１〜ＤＥｎは、それ
ぞれ、フリップフロップ回路５００．１〜５００．ｎに
与えられる。

【００４８】フリップフロップ回路５００．１〜５０
０．ｎは互いにシリアルに接続されており、テスト動作
においては、ビルトインセルフテスト回路３００から与
えられる信号ＳＤｏｕｔをシリアルに伝達して保持す
る。このようにして保持されたデータが、フリップフロ
ップ回路５００．１〜５００．ｎから、ＤＲＡＭコア１
００．１〜１００．ｎに与えられテスト動作が行なわれ
た後、テスト結果に相当するデータが、再びフリップフ
ロップ回路５００．１〜５００．ｎに保持される。後に
説明するように、一般には、ＤＲＡＭコア１００．１〜
１００．ｎのうち、順次１つが選択され、選択された１
つのＤＲＡＭコアがテスト対象とされる。

【００４９】このようにして、フリップフロップ回路５
００．１〜５００．ｎに保持されているテスト結果に相
当するデータは、再びビルトインセルフテスト回路３０
０からの制御に応じて、シリアルにシフト動作がされ
て、ビルトインセルフテスト回路３００にデータＳＤｉ
ｎとして与えられる。

【００５０】より詳しく説明すると、フリップフロップ
回路５００．１〜５００．ｎには、ビルトインセルフテ
スト回路３００から、テスト動作モードであるか通常動
作モードであるかを指定するためのモードコマンドＭＣ
が与えられる。

【００５１】モードコマンドＭＣが活性状態（“Ｈ”レ
ベル）であるときは、テスト動作モードが選択されて、
ビルトインセルフテスト回路３００から、フリップフロ
ップ回路５００．１〜５００．ｎにシリアルに与えられ
ていたデータが、ＤＲＡＭコア１００．１〜１００．ｎ
に与えられる。また、ＤＲＡＭコア１００．１〜１０
０．ｎからフリップフロップ回路５００．１〜５００．
ｎに与えられたデータは、シリアルにビルトインセルフ
テスト回路３００に伝達される。

【００５２】モードコマンドＭＣが活性状態である期間
は、ロジック回路２００．１〜２００．ｎには、モード
コマンドＭＣがインバータＩＮＶ１〜ＩＮＶｎにより反
転された信号がそれぞれ与えられて、ロジック回路２０
０．１〜２００．ｎは不活性状態である。

【００５３】これに対して、モードコマンドＭＣが不活
性状態（“Ｌ”レベル）である期間（通常動作期間）
は、対応するロジック回路２００．１〜２００．ｎから
のデータが、フリップフロップ回路５００．１〜５０
０．ｎを介して、ＤＲＡＭコア１００．１〜１００．ｎ
にそれぞれ与えられる。また、ＤＲＡＭコア１００．１
〜１００．ｎから出力されたデータが、フリップフロッ
プ回路５００．１〜５００．ｎを介して、対応するロジ
ック回路２００．１〜２００．ｎにそれぞれ与えられ
る。通常動作においては、ロジック回路２００．１〜２
００．ｎは、端子群１０を介して、外部との間でデータ
の授受を行なっている。

【００５４】ビルトインセルフテスト回路３００から
は、フリップフロップ回路５００．１〜５００．ｎに対
して、マスタクロック信号ＭＣＬＫに基づいて生成され
たクロック信号ＣＬＫが与えられて、データのシフト動
作や、データの授受動作のタイミングの制御が行なわれ
る。

【００５５】クロック信号ＣＬＫはＤＲＡＭコア１０
０．１〜１００．ｎにも与えられ、コマンド授受のタイ
ミングやデータ入出力のタイミングが制御される。

【００５６】ビルトイン冗長解析回路４００は、ビルト
インセルフテスト回路３００からクロック信号ＣＬＫを
受けて、これに同期して動作する。ビルトインセルフテ
スト回路３００からは、ビルトイン冗長解析回路４００
に対して、後に説明するような冗長解析動作を制御する
ためのコントロール信号Ｃｔｌや、ビルトインセルフテ
ストを行なっているＤＲＡＭコア中のメモリセルを指定
するためのアドレス信号Ａｄｄや、ビルトインセルフテ
ストの結果、アドレス信号Ａｄｄに対応するメモリセル
が良品であるか不良品であるかを示すパス／フェイル信
号Ｐ／Ｆが与えられる。

【００５７】また、ビルトイン冗長解析回路４００から
は、後に説明するように、冗長解析結果に相当するデー
タＲＤがビルトインセルフテスト回路３００に対して与
えられる。

【００５８】ここで、データＲＤとしては、冗長救済が
可能であるか否かを示すデータや、冗長救済を行なうア
ドレスを示すデータ等が含まれる。

【００５９】［ＤＲＡＭコアの構成］図２は、図１に示
したＤＲＡＭコア１００．１の構成を説明するための概
略ブロック図である。

【００６０】他のＤＲＡＭコア１００．２〜１００．ｎ
の構成も、メモリ容量や冗長メモリセル行の数や冗長メ
モリセル列の数を除いては、その構成は基本的に同様で
ある。

【００６１】図２を参照して、ＤＲＡＭコア１００．１
は、フリップフロップ回路５００．１を介して与えられ
る行アドレスストローブ信号ＲＡＳ、列アドレスストロ
ーブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、モードコ
マンドＭＣ等の制御信号を受けて、内部制御信号を生成
するコマンドデコーダ３０と、通常動作においてフリッ
プフロップ回路５００．１を介してロジック回路２０
０．１から与えられるアドレス信号Ａ０〜Ａｉ（ｉ：自
然数）を受けて対応する内部アドレス信号を生成するア
ドレスバッファ回路３２と、テスト動作においてテスト
データが書きこまれるアドレスを指定するための内部ア
ドレス信号を生成するアドレス生成回路３４と、アドレ
スバッファ回路３２からの出力とアドレス生成回路３４
からの出力とを受け、コマンドデコーダ３０により制御
されて選択的に出力する切換回路３６とを備える。

【００６２】ここで、コマンドデコーダ３０は、メモリ
セルの選択動作を活性化するためのＡＣＴ信号、読出し
動作を指定するための信号ＲＥＡＤ、書込み動作を指定
するための信号ＷＲＩＴＥ、プリチャージ動作を指定す
るための信号ＰＣＧおよび切換回路３６を制御するため
の内部信号を生成する。これら内部制御信号に応じて、
読出し動作に関連する回路、書込み動作に関連する回路
およびプリチャージ動作に関連する回路の動作が制御さ
れる。また、アドレス生成回路３４は、ビルトインセル
フテスト回路３００からのカウントクロック信号ＵＣＣ
ＬＫに基づいて内部アドレス信号を生成し、リセット信
号ＲＳＴに応答してリセットされる。

【００６３】内部アドレス信号とは、たとえば、行アド
レス信号ＲＡ０−９から生成される互いに相補な内部行
アドレス信号ＲＡ０−９および／ＲＡ０−９と、列アド
レス信号ＣＡ０−９から生成される互いに相補な内部列
アドレス信号ＣＡ０−９および／ＣＡ０−９とを意味す
る。

【００６４】ＤＲＡＭコア１００．１は、さらに、行列
状に配置された複数のメモリセルＭＣを有するメモリセ
ルアレイ１１０とを備える。メモリセルＭＣは、データ
を保持するためのキャパシタ（図示せず）と、各行に対
応するワード線ＷＬに接続されたゲートを有するアクセ
ストランジスタＧＭ（図示せず）とによって構成され
る。メモリセルアレイ１１０においては、メモリセルの
各行に対してワード線ＷＬが設けられ、メモリセルの各
列に対してビット線ＢＬ，／ＢＬが設けられる。

【００６５】また、図２に示したメモリセルアレイ１１
０は、正規のメモリセルアレイＲＭＡと、冗長メモリセ
ル行（スペアロウ）ＳＲと冗長メモリセル列（スペアコ
ラム）ＳＣとを含む。たとえば、スペアロウＳＲとして
は、２本のスペアロウＳＲ１およびＳＲ２が設けられ、
スペアコラムＳＣとしては、２本のスペアコラムＳＣ１
およびＳＣ２が設けられているものとする。ただし、ス
ペアロウおよびスペアコラムの本数は、ＤＲＡＭコアに
よって異なっている。

【００６６】［ＤＲＡＭコアの通常動作モード時の動
作］上述のとおり、通常動作時においては、切換回路３
６は、アドレスバッファ回路３２からの内部行アドレス
信号および内部列アドレス信号を、そのままロウアドレ
スデコーダ４０、コラムアドレスデコーダ５０およびス
ペアコラムデコーダ５２にそれぞれ出力する。

【００６７】ここで、ロウアドレスデコーダ４０は、正
規メモリセルアレイ内のメモリセル行を選択するための
信号を生成する正規ロウアドレスデコーダ４０Ｒ（図示
せず）と、予め不揮発的にプログラムされた不良行アド
レスに内部アドレス信号が対応するときは、正規ロウア
ドレスデコーダ４０Ｒの動作を停止させてスペアロウＳ
Ｒ内の冗長メモリセル行を代わりに選択するための信号
を生成するスペアロウアドレスデコーダ４０Ｓ（図示せ
ず）とを含む。同様にして、コラムアドレスデコーダ５
０は、正規メモリセルアレイ内のメモリセル列を選択す
るための信号を生成する正規コラムアドレスデコーダ５
０Ｒ（図示せず）と、予め不揮発的にプログラムされた
不良列アドレスに内部アドレス信号が対応するときは、
正規コラムアドレスデコーダ５０Ｒの動作を停止させて
スペアコラムＳＣ内の冗長メモリセル列を代わりに選択
するための信号を生成するスペアコラムアドレスデコー
ダ５０Ｓ（図示せず）とを含む。

【００６８】ワード線ドライバ回路４２は、ロウアドレ
スデコーダ４０からの信号に応じて、選択されたワード
線の電位レベルを活性レベルとする。

【００６９】また、列選択ゲート５２は、読出し動作に
おいては、選択されたメモリセル行（ワード線）に属す
るメモリセルＭＣからビット線対ＢＬ，／ＢＬを介して
読み出されてセンスアンプ６０により増幅された読出し
データのうち選択されたメモリセル列からのデータをリ
ードアンプ７０に与える。リードアンプ７０により増幅
された読出しデータは、データラッチ７２に格納保持さ
れた後、クロック信号ＣＬＫに同期して、データＤｏｕ
ｔとしてフリップフロップ回路５００．１に与えられ
る。

【００７０】一方、書込み動作においては、フリップフ
ロップ回路５００．１からデータＤｉｎとして与えられ
る書込みデータは、クロック信号ＣＬＫに同期してデー
タラッチ８２に格納保持された後、ライトドライバ回路
８０により増幅されて列選択ゲート５２に与えられる。
列選択ゲート５２は、選択されたメモリセル列のビット
線対ＢＬ，／ＢＬに対して書込みデータを与え、ワード
線の活性化により選択されているメモリセルにデータの
書込みを行なう。

【００７１】［ＤＲＡＭコアのテストモード時の動作］
さらに、切換回路３６は、テスト動作においては、アド
レスバッファ回路３２からの内部アドレス信号ではな
く、クロック信号ＵＣＣＬＫに応じてアドレス生成回路
３４で生成した内部アドレス信号を、ロウアドレスデコ
ーダ４０、コラムアドレスデコーダ５０にそれぞれ与え
る。さらに、データラッチ８２に入力される書込みデー
タは、ロジック回路２００．１からの信号ではなく、ビ
ルトインセルフテスト回路３００で生成されたテスト用
書込データＤＴである。

【００７２】このようなテスト動作における書込動作が
終了した後、ビルトインセルフテスト回路３００から
は、読出し用のアドレス信号がＤＲＡＭコア１００．１
に与えられ、順次書込まれたデータの読出を行なう。ビ
ルトインセルフテスト回路３００は、この読出されたデ
ータと期待値データＥｘｐ．ＤＴとの比較結果に応じ
て、正規メモリセルアレイＲＭＡ中の不良メモリセル位
置を順次検出していく。ビルトイン冗長解析回路４００
は、このような複数の不良メモリセルに対応する複数の
不良行アドレスおよび不良列アドレスを、スペアロウＳ
ＲおよびスペアコラムＳＣのどのような組合せで置換す
れば救済可能かを判定する。

【００７３】このようなテスト動作中の読出動作が終了
すると、ビルトイン冗長解析回路４００の判定に従っ
て、スペアロウデコーダ４０Ｓおよびスペアコラムデコ
ーダ５０Ｓは、それぞれ置換するべき不良行アドレスお
よび不良列アドレスをそれぞれ不揮発的に記憶する。こ
のために、ビルトインセルフテスト回路３００は、テス
ト動作終了後に、このような置換を行うべきアドレスを
外部に出力する。この場合は、この外部に出力された置
換アドレスにしたがって、外部テスタがリペア装置に指
示を出し、リペア装置がスペアロウデコーダ４０Ｓ、ス
ペアコラムデコーダ５０Ｓのヒューズ素子をトリミング
する構成としてもよい。あるいは、スペアロウデコーダ
４０Ｓおよびスペアコラムデコーダ５０Ｓは、ビルトイ
ンセルフテスト回路３００から指示される置換アドレス
を電気的に書込み読出し可能な不揮発性記憶素子を備え
る構成としてもよい。

【００７４】ビルトインセルフテスト回路３００および
ビルトイン冗長解析回路４００によるこのような冗長解
析が終わった後は、通常の読出動作および書込動作が行
なわれることになる。

【００７５】［ＤＲＡＭコアの冗長置換後の通常動作］
冗長置換後の通常の読出動作および書込動作において
は、アドレスバッファ回路３２からの内部行アドレス信
号をデコードした行デコーダ４０からの出力に応じて、
ワード線ドライバ４２は、対応するワード線ＷＬを選択
的に活性化する。このとき、スペアロウデコーダ４０Ｓ
は、不揮発的に記憶している不良行アドレスと、アドレ
スバッファからの内部行アドレスとが一致した場合、ス
ペアロウＳＲのワード線ＷＬを活性化し、正規ロウアド
レスデコーダ４０Ｒに対しては、行選択動作を行なわな
い指示を与える。

【００７６】一方、コラムアドレスデコーダ５０は、ア
ドレスバッファ回路３２からの内部列アドレス信号をデ
コードして、コラム選択信号を活性化する。このとき、
スペアコラムデコーダ５０Ｓは、アドレスバッファ回路
３２からの内部列アドレス信号が、不揮発的に記憶して
いる不良列アドレスと一致する場合には、スペアコラム
ＳＣに対応するコラム選択信号を活性化し、正規コラム
アドレスデコーダ５０Ｒに対しては、選択動作を行なわ
ないように指示する。

【００７７】コラム選択信号は、コラム選択線（図示せ
ず）によって列選択ゲート５２に与えられる。列選択ゲ
ート５２は、列選択信号に応じてビット線対ＢＬ，／Ｂ
Ｌのデータを増幅するセンスアンプ６０とリードアンプ
７０とを選択的に接続する。

【００７８】［ビルトインセルフテスト回路３００の構
成］図３は、図１に示したビルトインセルフテスト回路
３００の構成を説明するための概略ブロック図である。

【００７９】ビルトインセルフテスト回路３００は、ビ
ルトインセルフテスト動作を制御するためのＢＩＳＴコ
ントロール部３１０と、ビルトイン冗長解析回路４００
の動作を制御するためのビルトイン冗長解析コントロー
ル部３２０と、ＢＩＳＴコントロール部３１０から与え
られるクロック信号ＵＣＣＬＫに応じてビルトインセル
フテストを行なうための内部アドレスを生成するアドレ
ス生成回路３３０と、ＢＩＳＴコントロール部３１０に
おいて生成されたテストデータＤＴおよびテスト動作の
ためのコマンド信号を受けて、この並列データをシリア
ルなデータに変換して、フリップフロップ回路５００．
１に対して出力するためのパラレルシリアル変換部３４
０と、ＢＩＳＴコントロール部３１０からの制御に従っ
てビルトインセルフテストの対象となるＤＲＡＭコアの
最大アドレスを保持するための最大アドレスレジスタ３
４２と、アドレス生成回路３３０から生成される内部ア
ドレス信号と、最大アドレスレジスタ３４２中に保持さ
れる最大アドレスとの比較結果に応じて、アドレス生成
回路３３０の動作をリセットするための比較器３４４と
を備える。

【００８０】ＢＩＳＴコントロール回路からは、モード
コマンドＭＣと信号ＤＥ１〜ＤＥｎ（総称して、ＤＥ＜
ｎ＞で表す）とが、フリップフロップ回路５００．１〜
５００．ｎに対して出力される。

【００８１】アドレス生成回路３３０からは、クロック
信号ＵＣＣＬＫが出力され、ＤＲＡＭコア１００．１〜
１００．ｎ内のアドレス生成回路３４にも与えられる。
したがって、アドレス生成回路３３０の生成するアドレ
スとアドレス生成回路３４の生成するアドレスは、同一
のアドレスに対応したものとなる。

【００８２】ビルトインセルフテスト回路３００は、さ
らに、テスト動作中の読出し動作においてテスト対象と
なるＤＲＡＭコアに対して出力されたコマンドおよび書
込データに対する期待値データＥｘｐ．ＤＴとをＢＩＳ
Ｔコントロール部３１０から受取り、かつ、これらコマ
ンドおよび期待値データに対応する読出動作が行なわれ
たアドレスをアドレス生成回路３３０から受け取って、
これらを対応付けて格納し、クロック信号ＣＬＫに応じ
て順次シフト動作させるアドレス・データシフトラッチ
回路３５０と、フリップフロップ回路５００．ｎのスキ
ャンデータＳｏｕｔをシリアルにＳＤｉｎとして受け取
り、コマンドデータがテスト対象となるＤＲＡＭコアか
らのデータの読出が行なわれることを示している場合
に、ＢＩＳＴコントロール部３１０からの期待値データ
Ｅｘｐ．ＤＴとスキャンデータＳｏｕｔとの比較結果を
パス／フェイル信号Ｐ／Ｆとして出力する比較回路３６
０とを備える。なお、比較回路３６０からパス／フェイ
ル信号Ｐ／Ｆが出力されるのに併せて、アドレス・デー
タシフトラッチ回路３５０からはアドレス信号Ａｄｄ
が、ビルトイン冗長解析回路４００に対して出力され
る。したがって、コマンドデータがテスト対象となるＤ
ＲＡＭコアからのデータの読出が行なわれることを示し
ていない場合には、パス／フェイル信号Ｐ／Ｆとアドレ
ス信号Ａｄｄとは、ともにビルトインセルフテスト回路
３００からは出力されないものとする。

【００８３】ビルトインセルフテストコントロール部３
１０は、マスタクロック信号ＭＣＬＫを受けて、クロッ
ク信号ＣＬＫを生成し、テスト開始信号ＴＳに応じてテ
スト動作を開始する。一方リセット信号ＲＳＴに応じ
て、テスト動作を終了する。テスト動作の終了に伴っ
て、ビルトインセルフテストコントロール部３１０から
はテスト終了信号ＴＥが出力される。

【００８４】さらに、内部端子２０からデータ読出コマ
ンドが与えられると、ビルトインセルフテストコントロ
ール部３１０からは、後に説明するようにビルトイン冗
長解析回路４００から与えられた冗長解析結果を示すデ
ータおよびこの解析結果のデータが出力されていること
を示すデータイネーブル信号ＤＥが出力される。

【００８５】［ビルトイン冗長解析回路４００の動作の
概要］以下、ビルトイン冗長解析回路４００の構成を説
明する前に、ビルトイン冗長解析回路４００の行なう処
理の概要について簡単に説明しておく。

【００８６】図４は、図１に示したＤＲＡＭコアのうち
最も大きなメモリ容量を有するＤＲＡＭコア、たとえば
ＤＲＡＭコア１００．２において、不良ビットの検出お
よび冗長メモリセル行および冗長メモリセル列との置換
動作を説明するための概念図である。

【００８７】図４は、ＤＲＡＭコア１００．２中のアド
レス生成回路３４により生成されるアドレス信号に応じ
て、ＤＲＡＭコア１００．２中の正規メモリセルアレイ
１４０中のメモリセルに順次データが書込まれ、読出さ
れたデータと期待値との比較の結果検出された不良ビッ
トの配置を示す。不良ビットは図４中の黒丸で示され、
黒丸に付された番号の順序で不良ビットが検出されるも
のとする。

【００８８】図４に示されるような不良ビットを、スペ
アロウＳＲおよびスペアコラムＳＣで置換する処理手続
について簡単にまとめると以下のとおりである。

【００８９】以下では、図４中の不良ビットに対応する
メモリセルを検出の順番に従って、不良メモリセルＤＢ
Ｍ１〜ＤＢＭ８とよぶ。

【００９０】このとき、２本のスペアロウＳＲ１および
ＳＲ２と、２本のスペアコラムＳＣ１とＳＣ２で、これ
ら不良メモリセルに対応する不良アドレスの置換処理を
行なう場合に、スペアロウとスペアコラムをいかなる順
番で、不良メモリセルに対応する正規メモリセル行また
は正規メモリセル列と置換していくかに依存して、すべ
ての不良メモリセルが救済される場合とそうでない場合
とが存在する。

【００９１】たとえば、不良メモリセルＤＢＭ１および
ＤＢＭ２（行アドレスは共通）を、スペアロウＲａで置
換し、不良メモリセルＤＢＭ５およびＤＢＭ６（行アド
レスは共通）を２番目のスペアロウメモリセルＲｂで置
換し、不良メモリセルＤＢＭ３およびＤＢＭ７（列アド
レスは共通）を１番目のスペアコラムＣａで置換し、不
良メモリセルＤＢＭ４およびＤＢＭ８（列アドレスは共
通）を、２番目のスペアコラムメモリセルＣｂで置換し
た場合は、すべての不良メモリセルＤＢＭ１〜ＤＢＭ８
を、２本のスペアロウおよび２本のスペアコラムで置換
することが可能である。

【００９２】しかしながら、たとえば、不良メモリセル
ＤＢＭ１を、まず第１のスペアコラムＣａで置換し、不
良メモリセルＤＢＭ２を第２のスペアコラムＣｂで置換
した後に、続いて検出される不良メモリセルＤＢＭ３お
よびＤＢＭ４を１番目のスペアロウＲａで置換し、次に
現われる不良メモリセルＤＢＭ５およびＤＢＭを、２番
目のスペアロウＲｂで置換するという処理を順次行なっ
た場合は、すべての不良メモリセルを２本のスペアロウ
および２本のスペアコラムで置換することで救済するこ
とはできない。

【００９３】以上のように、不良メモリセルを順次検出
しつつ、スペアロウまたはスペアコラムで置換する処理
においては、不良メモリセルの正規メモリアレイ中での
分布のみならず、いかなる順序でスペアロウおよびスペ
アコラムの置換処理を行なっていくかに依存して、救済
可能な場合と救済可能でない場合があることになる。

【００９４】ここで、スペアロウが２本あり、スペアコ
ラムも２本ある場合、順次検出される不良メモリセル
を、いかなる順序でスペアロウおよびスペアコラムと置
換していくかには、各置換を行なう４つのステップ中に
おいて何番目のステップでスペアロウあるいはスペアコ
ラムとの置換を行なうかにより、以下の６通りの組合せ
がある。

【００９５】以下では、スペアロウとの置換を行なう場
合をＲで表わし、スペアコラムとの置換を行なう場合を
Ｃで表わすものとする。

【００９６】 ケース１：Ｒ→Ｒ→Ｃ→Ｃ ケース２：Ｒ→Ｃ→Ｒ→Ｃ ケース３：Ｒ→Ｃ→Ｃ→Ｒ ケース４：Ｃ→Ｃ→Ｒ→Ｒ ケース５：Ｃ→Ｒ→Ｃ→Ｒ ケース６：Ｃ→Ｒ→Ｒ→Ｃ すなわち、４つのステップのうち、何番目のステップ
で、スペアロウとの置換を行なうかが決定されれば、こ
のような組合せが決定されることになり、このような組
合せの総数は全部で４個（スペアロウ２個＋スペアコラ
ム２個）のものから２個を取出す場合の組合せの数
₍₂₊₂₎Ｃ₂＝４！／（２！・２！）＝６通りだけあること
になる。ここで、自然数ｋに対し、ｋ！は、自然数ｋの
階乗を表す。

【００９７】より一般的には、スペアロウがｍ本、スペ
アコラムがｎ本ある場合、このような組合せの数は
_(m+n)Ｃ_n＝_(m+n)Ｃ_m＝（ｍ＋ｎ）！／（ｍ！×ｎ！）通
りだけ存在することになる。

【００９８】スペアロウ２本およびスペアコラム２本に
より、最終的にすべての不良メモリセルの置換および救
済が可能である場合は、上記６通りの順序のうちに必
ず、完全に救済を行うことが可能なスペアロウおよびス
ペアコラムとの置換処理の順序が存在することになる。

【００９９】図５は、図４に示した順序で不良ビットが
検出された場合の冗長救済のための冗長行と冗長列の置
換順序と、置換可能性の関係を示す図である。

【０１００】以下では、図４において説明したことを具
体的な手順としてさらに詳しく説明する。

【０１０１】図５においても、冗長行で置換する場合を
「Ｒ」で示し、冗長列で置換する場合を「Ｃ」で示して
いる。つまり、置換の順序は「ＲＲＣＣ」〜「ＣＲＲ
Ｃ」の６通りである。

【０１０２】たとえば、「ＲＲＣＣ」の順序で不良ビッ
トの置換を行なっていく場合を考える。

【０１０３】この場合は、まず、「ＲＲＣＣ」の順序の
うちの最初の「Ｒ」、つまり行アドレスが置換するべき
アドレスである。したがって、不良ビット１が検出され
た際に、冗長行Ｒａにより置換が行なう必要がある。こ
れにより、不良ビット１の行アドレスがビルトイン冗長
解析部４００内に格納される。続いて、不良ビット２が
検出された場合は、不良ビット２の行アドレスと不良１
の行アドレスが等しいため、不良ビット２も冗長行Ｒａ
により救済が既にされている。このため、新たな冗長置
換は行なう必要はない。

【０１０４】これに対して、不良ビット３が検出された
ときには、不良ビット３の行アドレスは、不良ビット１
および２の行アドレスとは異なるので、この不良ビット
３は、次の冗長メモリセル行Ｒｂにより置換されなけれ
ばならない。これにより、不良ビット３の行アドレスが
ビルトイン冗長解析部４００内に格納される。ここまで
で、「ＲＲＣＣ」のうち、「ＲＲ」までの置換が行なわ
れたことに相当する。

【０１０５】続いて、不良ビット４が検出された場合
は、不良ビット４の行アドレスはすでに発見された不良
ビット３の行アドレスと同じであるため、この場合も新
たな置換処理は行なわれない。

【０１０６】これに対して、不良ビット５が検出される
と、不良ビット５の行アドレスおよび列アドレスのいず
れもがそれまでに発見された不良ビットのアドレスとは
異なるので、不良ビット５については冗長列Ｃａによる
置換が行なわれなければならない。これにより、不良ビ
ット５の列アドレスがビルトイン冗長解析部４００内に
格納される。ここまでで、「ＲＲＣＣ」のうち、「ＲＲ
Ｃ」までの置換が行なわれたことに相当する。

【０１０７】続いて不良ビット６が検出されると、不良
ビット６の列アドレスは、すでにビルトイン冗長解析部
４００内に格納されている不良ビットのいずれの行アド
レスおよび列アドレスとも異なるので、次の冗長メモリ
セル列Ｃｂによる置換が行なわれなけらばならない。こ
れにより、不良ビット６の列アドレスがビルトイン冗長
解析部４００内に格納される。以上で、「ＲＲＣＣ」の
順序での置換はすべて終了したことに相当する。

【０１０８】ところが、さらに不良ビット７が検出され
ると、この不良ビット７のアドレスはそれ以前に検出さ
れ、ビルトイン冗長解析部４００内に格納された不良ビ
ットのいずれの行アドレスおよび列アドレスとも異な
る。このため、不良ビット７は、本来冗長メモリセルに
よる置換が行なわれなければならないが、既にすべての
冗長メモリセル行および冗長メモリセル列による置換の
割当が完了しているために、この「ＲＲＣＣ」という順
序で置換を行なった場合には、すべての不良ビットを救
済することはできないと判定される。

【０１０９】上述のとおり、２本の冗長メモリセル行と
２本の冗長メモリセル列によりすべての不良ビットが救
済されるのであれば、上述した６通りの組合せのいずれ
かの順序で冗長置換を行なう割当の中に、すべての不良
ビットを救済可能な組合せが少なくとも１つ存在してい
るはずである。これを、以下では「救済解」と呼ぶこと
にする。

【０１１０】「ＲＲＣＣ」と同様の手続に従えば、「Ｒ
ＣＣＲ」の順序で置換を行なった場合には、すべての不
良ビットの救済を行なうことが可能なことがわかる。

【０１１１】図１に示したビルトイン冗長解析回路４０
０においては、２本の冗長メモリセル行と２本の冗長メ
モリセル列により置換救済を行なう場合には、上述した
６通りのすべての組合せについて並列して冗長救済が可
能か否かの判定を行なう構成となっている。したがっ
て、すべての不良ビットの検出が終了した時点で、救済
解が存在するか否かの判定結果が得られることになる。

【０１１２】しかしながら、図１に示したとおり、半導
体集積回路装置１０００には、メモリ容量が異なり、か
つそれに対応して設けられる冗長メモリセル行の個数お
よび冗長メモリセル列の個数が異なるＤＲＡＭコアが複
数存在する。

【０１１３】この場合は、ビルトイン冗長解析回路４０
０において、異なった処理を行なう必要がある。

【０１１４】図６は、そのようなメモリ容量の異なるＤ
ＲＡＭコアに対するテスト動作の概念を説明するための
図である。

【０１１５】たとえば、冗長メモリセル行が２本存在
し、冗長メモリセル列が１本存在する場合は、上述した
６通りの組合せのうちの、「ＲＲＣＣ」、「ＲＣＲＣ」
および「ＣＲＲＣ」の３つの構成において、最初から３
番目までの処理だけを抜き出して考えれば、このような
冗長構成に相当する処理となる。

【０１１６】言い換えれば、冗長メモリセル行が２本、
冗長メモリセル列が２本存在する場合には、６通りの組
合せのうち、最後のステップが完了した後に、さらに不
良ビットが検出された場合は、そのような組合せでの冗
長救済は不可であると判定される。

【０１１７】図６（ａ）は、冗長メモリセル行が２本、
冗長メモリセル列が１本の場合に行なう処理の概念を示
す図である。この場合は、上述した３通りの組合せのう
ち、３番目のステップまでの冗長置換が完了した後に、
さらに不良ビットが検出された場合は、そのいずれの組
合せでもすべての不良ビットを救済することができない
と判定されることになる。

【０１１８】したがって、以下に説明するように、本発
明においては、このように、何ステップ目までの処理が
終了した時点で、冗長救済可能であるか否かの判定を行
なうかが、ビルトインセルフテスト回路３００からビル
トイン冗長解析回路４００に与えられる制御信号Ｃｔｌ
に応じて可変な構成となっている。

【０１１９】図６（ｂ）は、冗長メモリセル行が１本、
冗長メモリセル列が２本の場合の冗長置換の手順を示
す。この場合は、「ＲＣＣＲ」、「ＣＣＲＲ」および
「ＣＲＣＲ」の組合せのうちの３ステップ目までが終了
した後に、さらに救済しなければならない不良ビットが
検出された場合は、冗長救済が不可と判定されることに
なる。

【０１２０】図６（ｃ）は、冗長メモリセル行が１本、
冗長メモリセル列が１本の場合の同様の手順を示す。

【０１２１】図６（ｃ）においては、、「ＲＣＲＣ」お
よび「ＣＲＣＲ」の組合せのうち、２番目のステップが
完了した後に、さらに冗長救済しなければならない不良
ビットが検出された場合には、冗長救済不可と判定され
る。

【０１２２】［ビルトイン冗長解析回路４００の構成］
図７は、ビルトイン冗長解析回路４００内において、図
５および図６で説明したような冗長救済が可能か否かの
判定を行なうアドレス置換判定器ＡＲＤの部分を抜き出
して示す概略ブロック図である。

【０１２３】図７に示されたアドレス置換判定器ＡＲＤ
においては、上述のような６通りの場合をそれぞれ並列
に判定していくことが可能なように、６通りの系統につ
いて並列的に処理をする構成となっている。

【０１２４】図７を参照して、アドレス置換判定器ＡＲ
Ｄは、上記ケース１からケース６のそれぞれに対応し
て、不良アドレスの置換処理を行なった場合に、不良ア
ドレスの置換により、救済可能であるかをそれぞれ判定
するための第１から第６の置換判定部４１００．１〜４
１００．６を備える。

【０１２５】アドレス置換判定器は、さらに、第１の置
換判定部４１００．１から第６の置換判定部４１００．
６に対応して、各々が２本のスペアロウと置換するべき
ロウアドレスを記憶するロウアドレス記憶部ＲＭ１〜Ｒ
Ｍ６と、２本のコラムアドレスと置換されるべき列アド
レスを記憶するためのコラムアドレス記憶部ＣＭ１〜Ｃ
Ｍ６を備える。

【０１２６】たとえば、上記ケース１の場合、すなわ
ち、スペアロウによる置換処理を２回続けて行なった
後、スペアコラムによる置換を２回続けて行なう処理に
対応して設けられる第１の置換判定部４１００．１に対
応して、ロウアドレス記憶部ＲＭ１およびコラムアドレ
ス記憶部ＣＭ１がそれぞれ設けられている。

【０１２７】ロウアドレス記憶部ＲＭ１は、第１のスペ
アロウＲａにより置換されるべきロウアドレスを記憶す
るための記憶セル列ＭＣＲ１１と、第２のスペアロウＲ
ｂで置換されるべき行アドレスを記憶するための記憶セ
ル列ＭＣＲ１２とを含む。

【０１２８】一方、コラムアドレス記憶部ＣＭ１は、第
１のスペアコラムＣａにより置換されるべき列アドレス
を記憶するための記憶セル列ＭＣＣ１１と、第２のスペ
アコラムＣｂで置換されるべき列アドレスを記憶するた
めの記憶セル列ＭＣＣ１２とを含む。

【０１２９】第１の置換判定部４１００．１は、上述の
とおりケース１の場合に対応しているので、対応してい
るロウアドレス記憶部ＲＭ１およびコラムアドレス記憶
部ＣＭ１中の記憶セル列を、記憶セル列ＭＣＲ１１、記
憶セル列ＭＣＲ１２、記憶セル列ＭＣＣ１１、記憶セル
列ＭＣＣ１２の順序で、パス／フェール信号Ｐ／Ｆが活
性化するごとに、その時点での内部アドレス信号を記憶
セル列に書込むか否かの判定をしていく。

【０１３０】記憶セル列ＭＣＲ１１、ＭＣＲ１２、ＭＣ
Ｃ１１、ＭＣＣ１２に対応して、プリチャージ回路ＣＰ
Ｒ１１、ＣＰＲ１２、ＣＰＣ１１、ＣＰＣ１２がそれぞ
れ設けられている。プリチャージ回路ＣＰＲ１１〜ＣＰ
Ｃ１２は、それぞれ、対応する記憶セル列ＭＣＲ１１〜
ＭＣＣ１２に対して設けられている一致判定線ＭＬを、
信号ＰＣＧに応じて“Ｈ”レベルにプリチャージする。

【０１３１】記憶セル列ＭＣＲ１１およびＭＣＲ１２
は、それぞれ内部行アドレス信号ＲＡ０，／ＲＡ０の組
〜信号ＲＡ９，／ＲＡ９の組の１０個の組に対応して設
けられ、これら信号のレベルを記憶するための連想記憶
型セル（ＣＡＭセル：ContentAddressable Memory Cel
l）を含んでいる。

【０１３２】同様にして、記憶セル列ＭＣＣ１１および
ＭＣＣ１２は、それぞれ、内部列アドレス信号ＣＡ０，
／ＣＡ０の組〜信号ＣＡ９，／ＣＡ９の１０個の組に対
応してそれぞれ設けられ、これら信号レベルを記憶する
ためのＣＡＭセルを含んでいる。

【０１３３】ロウアドレス記憶部ＲＭ１およびコラムア
ドレス記憶部ＣＭ１中のＣＡＭセルは、対応する第１の
置換判定部４１００．１からの指示に応じて、書込活性
化線ＴＷＬのレベルが活性レベル（“Ｈ”レベル）とな
ることに応じて、それぞれ対応する内部行アドレス信号
または内部列アドレス信号のレベルを記憶する。

【０１３４】一方、予め“Ｈ”レベルにプリチャージさ
れている一致判定線ＭＬのレベルは、記憶セル列が既に
記憶しているアドレス信号のレベルと、その時点でアド
レス置換判定器ＡＲＤに与えられている内部アドレス信
号ＲＡ０，／ＲＡ０〜ＲＡ９，／ＲＡ９または内部列ア
ドレス信号ＣＡ０，／ＣＡ０〜ＣＡ９，／ＣＡ９のレベ
ルとが一致している場合には“Ｈ”レベルを維持する。
一方、一致していない場合には、一致判定線ＭＬのレベ
ルは、“Ｌ”レベルとなる。

【０１３５】さらに、記憶セル列ＭＣＲ１１，ＭＣＲ１
２，ＭＣＣ１１およびＭＣＣ１２に対応して、フリップ
フロップ回路ＳＦＲ１１、ＳＦＲ１２、ＳＦＣ１１、Ｓ
ＦＣ１２がそれぞれ設けられている。フリップフロップ
回路ＳＦＲ１１〜ＳＦＣ１２のレベルは、テスト動作が
開始される前に、リセット信号ＲＳＴによりリセットさ
れており、対応する記憶セル列の書込選択線ＴＷＬが活
性状態（“Ｈ”）となることに応じて、セットされる。

【０１３６】第２の置換判定部４１００．２は、ケース
２に対応しており、スペアロウによる置換処理と、スペ
アコラムによる置換を交互に行なう処理に対応して、ロ
ウアドレス記憶部ＲＭ２およびコラムアドレス記憶部Ｃ
Ｍ２がそれぞれ設けられている。第２の置換判定部４１
００．２は、対応しているロウアドレス記憶部ＲＭ２お
よびコラムアドレス記憶部ＣＭ２中の記憶セル列を、記
憶セル列ＭＣＲ２１、記憶セル列ＭＣＣ２１、記憶セル
列ＭＣＲ２２、記憶セル列ＭＣＣ２２の順序で、パス／
フェイル信号Ｐ／Ｆが活性化するごとに、その時点での
内部アドレス信号を記憶セル列に書込むか否かの判定を
していく。その他の構成は、第１の置換判定部３１０
０．１の構成と同様である。

【０１３７】第３から第６の置換判定部４１００．３〜
４１００．６についても、それぞれが、ケース３からケ
ース６に応じて、対応する記憶セル列と記憶セル列への
書込みを行う順序とが異なるのみで、その他の構成は置
換判定部４１００．１の構成と同様であるのでその説明
は繰り返さない。

【０１３８】以上のような構成において、置換判定部４
１００．１の動作の大略を述べると以下のとおりであ
る。

【０１３９】すなわち、たとえば、パス／フェイル信号
Ｐ／Ｆが活性状態となった時点で、第１の置換判定部４
１００．１は、まず、記憶セル列ＭＣＲ１１、ＭＣＲ１
２、ＭＣＣ１１およびＭＣＣ１２の一致検出線ＭＬのレ
ベルを”Ｈ”レベルにプリチャージする。プリチャージ
終了後、最初に不良ビットが検出されたときには、いず
れの一致検出線ＭＬのレベルも”Ｌ”レベルとなる。こ
れに応じて、第１の置換判定部４１００．１は、記憶セ
ル列ＭＣＲ１１の書込選択線ＴＷＬを活性状態とする。
これにより、記憶セル列ＭＣＲ１１に対応するフリップ
フロップ回路ＳＦＲ１１のレベルがセットされ、この記
憶セル列ＭＣＲ１１へのアドレス信号の書込が既に行な
われたことがデータとして保持される。

【０１４０】続いて、再びパス／フェイル信号Ｐ／Ｆが
活性状態となった際に、記憶セル列ＭＣＲ１１中に保持
されている内部行アドレス信号と、この時点での内部行
アドレス信号のレベルとの比較を、それぞれのＣＡＭセ
ルが行ない、その比較結果に応じて、記憶セル列ＭＣＲ
１１の一致検出線ＭＬのレベルが駆動される。これに応
じて、第１の置換判定部３１００．１は、既に記憶セル
列ＭＣＲ１１に保持されている内部行アドレスと、新た
に検出された不良メモリセルに対応する内部行アドレス
とが一致している場合には、記憶セル列ＭＣＲ１２の活
性化を行なわない。

【０１４１】これに対して、記憶セル列ＭＣＲ１１に既
に記憶されている内部行アドレスと、新たに発見された
不良メモリセルに対応する内部行アドレスとが一致して
いない場合には、第１の置換判定部４１００．１は、２
番目に活性化されるべき記憶セル列ＭＣＲ１２の書込選
択線ＴＷＬを活性状態とする。

【０１４２】すると、２番目の記憶セル列ＭＣＲ１２
に、新たに発見された不良メモリセルに対応する内部行
アドレスが書込まれるとともに、記憶セル列ＭＣＲ１２
に対応するフリップフロップ回路ＳＦＲ１２のレベルが
セット状態とされる。

【０１４３】以下同様にして、順次不良メモリセルが検
出されるたびに、既に記憶セル列中に保持されている内
部行アドレスあるいは内部列アドレスと、新たに検出さ
れた不良メモリセルに対応する内部行アドレスまたは内
部列アドレスが一致しない場合には、第１の置換判定部
４１００．１の対応するケース１の順番に従って、記憶
セル列が活性化されていく。

【０１４４】一方で、既に記憶セル列中に記憶されてい
る内部行アドレスまたは内部列アドレスと、新たに検出
された不良メモリセルに対応する内部行アドレスまたは
内部列アドレスとが一致する場合には、第１の置換判定
部４１００．１は、次の順番に対応する記憶セル列の活
性化は行なわない。

【０１４５】最終的に、ビルトインテスト中において正
規メモリセルを検査していったときに、順次検出される
すべての不良メモリセルの内部行アドレスおよび内部列
アドレスが、ロウアドレス記憶部ＭＲ１およびコラムア
ドレス記憶部ＣＭ１中に既に記憶されている内部行アド
レスまたは内部列アドレスと一致しているならば、第１
の置換判定部４１００．１に対応した順序で不良メモリ
セルをスペアロウまたはスペアコラムで置換すること
で、すべての不良メモリセルを置換救済することが可能
と判定される。その判定結果は、リペアフェイル信号Ｒ
Ｆ１として、アドレス置換判定器ＡＲＤからビルトイン
セルフテスト回路３００に与えられる。

【０１４６】上述のとおり、第１の置換判定部４１０
０．１およびそれに対応するロウアドレス記憶部ＲＭ１
ならびにコラムアドレス記憶部ＣＭ１に対応するのと同
様の構成が、第２の置換判定部４１００．２〜第６の置
換判定部４１００．６に対応しても設けられている。し
かも、第２の置換判定部４１００．２から第６の置換判
定部４１００．６のそれぞれが、ケース２からケース６
にそれぞれ対応していることに応じて、各置換判定部
は、対応する順序に従ってロウアドレス記憶部の記憶セ
ル列およびコラムアドレス記憶部の記憶セル列を活性化
していく。

【０１４７】したがって、スペアロウおよびスペアコラ
ムにより、正規メモリセルアレイ１００Ｒ中の不良メモ
リセルの救済が可能であるならば、第１の置換判定部４
１００．１から第６の置換判定部４１００．６からのリ
ペアフェイル信号ＲＦ１〜ＲＦ６のすくなくとも１つ
は、最後の不良メモリセルが検出された時点でも、不活
性状態（“Ｌ”レベル）を維持していることになる。

【０１４８】テスト動作の終了後、ビルトインセルフテ
スト回路３００を介して、リペアフェイル信号が不活性
状態である置換判定部に対応するロウアドレス記憶部お
よびコラムアドレス記憶部に保持されている内部行アド
レス信号および内部列アドレス信号が読み出される。こ
の読み出した内部行アドレス信号および内部列アドレス
信号に応じて、スペアロウアドレスデコーダ４０Ｓおよ
びスペアコラムアドレスデコーダ５０Ｓに対して、置換
されるべき行アドレスおよび列アドレスをプログラムす
ることが可能となる。

【０１４９】図８は、図７に示した記憶セル列ＭＣＲ１
１およびＭＣＲ１２内のＣＡＭセルの構成を示す回路図
である。他の記憶セル列内のＣＡＭセルについてもその
構成は同様である。

【０１５０】ＣＡＭセルは、内部行アドレス信号ＲＡ９
（一般には、内部行アドレス信号ＲＡｉまたは内部列ア
ドレス信号ＣＡｉ、ｉ：自然数）を伝達するためのアド
レスビット線ＣＢＬ１と、２つのインバータＩＮＶ１お
よびＩＮＶ２により構成される記憶素子ＢＳＥと、記憶
素子ＢＳＥの記憶ノードｎ１とアドレスビット線ＣＢＬ
１とを、信号線ＴＷＬのレベルに応じて接続するための
Ｎチャネル型アクセストランジスタＴＡ１と、アドレス
信号ＲＡ９と相補な内部アドレス信号／ＲＡ９（一般に
は、内部行アドレス信号／ＲＡｉまたは内部列アドレス
信号／ＣＡｉ）を伝達するためのアドレスビット線／Ｃ
ＢＬ１と、記憶素子ＢＳＥの記憶ノードｎ２とアドレス
ビット線／ＣＢＬ２１の間の接続を、信号ＴＷＬのレベ
ルに応じて接続するためのＮチャネル型アクセストラン
ジスタＴＡ２と、一致検出線ＭＬと接地電位との間に直
列に接続されるＮチャネルトランジスタＴ１１およびＴ
１２と、一致検出線ＭＨＬと接地電位との間に直列に接
続されるトランジスタＴ１３およびＴ１４とを含む。

【０１５１】トランジスタＴ１１のゲートは、アドレス
ビット線ＣＢＬ１と接続し、トランジスタＴ１２のゲー
トは、記憶素子ＢＳＥの記憶ノードｎ２と接続してい
る。

【０１５２】トランジスタＴ１３のゲートは、記憶素子
ＢＳＥの記憶ノードｎ１と接続し、トランジスタＴ１４
のゲートはアドレスビット線／ＣＢＬ１と接続してい
る。

【０１５３】すなわち、書込選択線ＴＷＬの活性化に応
じて、記憶素子ＢＳＥは、アドレスビット線ＣＢＬ１お
よび／ＣＢＬ１と接続される。一方、記憶素子ＢＳＥに
保持されているデータと、アドレスビット線ＣＢＬ１お
よび／ＣＢＬ１上の内部アドレス信号とが一致しない場
合には、一致検出線ＭＬは、トランジスタＴ１１および
Ｔ１２の経路またはトランジスタ１３およびＴ１４の経
路のいずれかを介して、接地電位と接続されて放電され
ることになる。

【０１５４】図９は、図７および図８で説明した連想記
憶型セル（ＣＡＭセル）の動作を説明するためのタイミ
ングチャートである。

【０１５５】図９においては、図７で示したＣＡＭセル
のうち、記憶セル列ＭＣＲ１１およびＭＣＲ１２の動作
を抜き出して示す。

【０１５６】また、図９においては、記憶セル列ＭＣＲ
１１は、既に、それ以前の動作において、行アドレスＢ
１を格納しているものとする。

【０１５７】時刻ｔ１におけるクロック信号ＣＬＫの立
上がりエッジにおいて、連想記憶型セルには、ビルトイ
ンセルフテスト回路３００からビルトインセルフテスト
を行なっているアドレスＡ１とビルトインセルフテスト
の結果を表わすパスフェイル信号Ｐ／Ｆが与えられる。
ここで、ビルトインセルフテストの結果行アドレスＡ１
においてテストされたビットが不良ビットであることに
相当して、パスフェイル信号Ｐ／Ｆは、時刻ｔ１におい
て不良ビットを示す“Ｈ”レベルとなっているものとす
る。

【０１５８】続いて、プリチャージ信号ＰＣＧがパルス
的に“Ｈ”レベルとなって、記憶セル列ＭＣＲ１１の一
致検出線ＭＬのレベルが“Ｈ”レベルにプリチャージさ
れる。

【０１５９】プリチャージ信号ＰＣＧの不活性化の後に
は、既にメモリセル列に格納されているアドレスＢ１
と、今回検出された不良ビットに対応するアドレスＡ１
とが一致しないために、記憶セル列ＭＣＲ１１の一致検
出線ＭＬのレベルは“Ｌ”レベルとなる。

【０１６０】これに応じて、記憶セル列ＭＣＲ１２に対
するワード線ＴＷＬが“Ｈ”レベルに活性化されて、記
憶セル列ＭＣＲ１２にアドレスＡ１が格納される。

【０１６１】続いて、時刻ｔ２のクロック信号ＣＬＫの
活性化に応答して、ワード線ＴＷＬのレベルは不活性状
態となる。このとき、ビルトインセルフテスト回路３０
０からはテスト対象のアドレスとしてＢ１がビルトイン
冗長解析回路４００に与えられ、かつこのテスト対象と
なっているメモリセルも不良ビットであって、パスフェ
イル信号Ｐ／Ｆは“Ｈ”レベルであるものとする。

【０１６２】プリチャージ信号ＰＣＧが再び“Ｈ”レベ
ルとなるのに応じて、記憶セル列ＭＣＲ１１の一致検出
線ＭＬは、再び “Ｈ”レベルとなる。

【０１６３】この場合においては、ビルトインセルフテ
スト回路３００から与えられるアドレスＢ１が、既に記
憶セル列ＭＣＲ１１に格納されているアドレスと同一で
あるので、記憶セル列ＭＣＲ１１に対応する一致検出線
ＭＬのレベルは、プリチャージ信号ＰＣＧが“Ｌ”レベ
ルとなった後も“Ｈ”レベルを維持する。

【０１６４】したがって、アドレス信号Ｂ１に対しては
連想記憶型セルへの書込動作は行なわれない。

【０１６５】以下同様にして、それまでに検出された不
良ビットの行アドレスおよび列アドレスのいずれもが異
なる不良ビットが新たに検出された場合には、対応する
置換順序、たとえばＲ→Ｒ→Ｃ→Ｃの順序に従って、対
応するメモリセル列へアドレスの書込が行なわれる。

【０１６６】他の記憶セル列におけるＣＡＭセルの動作
も同様である。図１０は、図１に示したビルトイン冗長
解析回路４００の全体構成を説明するための概略ブロッ
ク図である。

【０１６７】以上の説明においては、最大数のスペアロ
ウと最大数のスペアコラム（以上の説明では、２本のス
ペアロウと２本のスペアコラム）での冗長置換による救
済可能性の判定を行なう構成について説明した。以下で
は、最大数未満のスペアロウと最大数未満のスペアコラ
ムでの冗長置換による救済可能性の判定を行なうための
構成についてさらに説明する。

【０１６８】ビルトイン冗長解析回路４００は、冗長置
換を行なうための正規メモリセルのアドレスを格納する
ための連想記憶型セルアレイ（以下、ＣＡＭセルアレイ
と呼ぶ）４０００と、ビルトインセルフテスト回路３０
０からのクロック信号ＣＬＫに同期して、ビルトインセ
ルフテスト回路からの制御信号Ｃｔｌを受けるコマンド
デコーダ４０１０と、コマンドデコーダ４０１０からの
制御に従った設定に応じて動作し、ビルトインセルフテ
スト回路３００から与えられるテスト対象となっている
正規メモリセルの行アドレス信号ＴＲＡｉｎを受けて、
ＣＡＭセルアレイ４０００のビット線電位を駆動し、か
つＣＡＭセルアレイ４０００からの読出動作において
は、ＣＡＭセルアレイ４０００のビット線の電位レベル
を増幅して、ビルトインセルフテスト回路に対して、格
納されている行アドレスを信号ＴＲＡｏｕｔとして出力
するビット線ドライバ＋センスアンプ回路（以下ビット
線ドライバ＋Ｓ／Ａ回路と称す）４０２０と、コマンド
デコーダ４０１０からの制御に従った設定に応じて動作
し、ビルトインセルフテスト回路３００から与えられる
テスト対象となっている正規メモリセルの列アドレス信
号ＴＣＡｉｎを受けて、ＣＡＭセルアレイ４０００のビ
ット線を駆動し、かつ読出動作においては、ＣＡＭセル
アレイ４０００中のビット線に読出されたデータを増幅
してビルトインセルフテスト回路３００に対して信号Ｔ
ＣＡｏｕｔとして与えるビット線ドライバ＋Ｓ／Ａ回路
４０３０と、スペアロウとスペアコラムの置換順序の可
能な組合せにそれぞれ対応して設けられ、ＣＡＭセルア
レイ４０００へのデータ書込を制御し、かつ対応するス
ペアロウおよびスペアコラムの組合せで冗長救済が可能
か否かを判定するための置換判定部４１００．１〜４１
００．６とを備える。

【０１６９】置換判定部４１００．１〜４１００．６の
各々は、後に説明するようにコマンドデコーダ４０１０
からの制御に従った設定に応じて動作し、ビルトインセ
ルフテスト回路３００からのパスフェイル信号Ｐ／Ｆを
受けて、対応するスペアロウとスペアコラムの置換順序
の組合せに従って、次にアドレス信号の書込を行なうＣ
ＡＭセルアレイ４０００のワード線の活性化を行なう。

【０１７０】ビルトインセルフテスト回路３００のテス
トが終了すると、置換判定部４１００．１〜４１００．
６からは、それぞれ対応するスペアロウとスペアコラム
の組合せによって置換救済が格納であるか否かを判定し
た結果を示す信号ＲＦ１〜ＲＦ６（以下、総称して信号
ＲＦと呼ぶ）が出力される。

【０１７１】なお、図１０においては、スペアロウが最
大２本であって、スペアコラムが最大２本である場合の
ビルトイン冗長解析回路４００の構成を示しているが、
ＤＲＡＭコアに設けられているスペアロウおよびスペア
コラムの最大の本数が異なる場合には、その最大本数に
対して可能な組合せの数だけ、置換判定部が設けられる
構成とすればよい。

【０１７２】［ＤＲＡＭコアのメモリ容量の変化に対応
するための構成］以下では、ビルトイン冗長解析回路４
００が解析対象とするＤＲＡＭコアのメモリ容量が変化
して、行アドレス信号およびコラムアドレス信号のビッ
ト数が変化したときにも、対応可能とするための構成に
ついて説明する。

【０１７３】図１１は、図１０に示したＣＡＭセルアレ
イ４０００およびビット線ドライバ＋Ｓ／Ａ回路４０２
０および４０３０を抜き出して示す概念図である。

【０１７４】図７においても説明したとおり、ＣＡＭセ
ルアレイ４０００には、不良ビットの行アドレスであっ
て、置換救済を行なうべき行アドレスを格納するための
連想記憶型セルアレイ（ＣＡＭセルアレイ）ＲＭと、置
換救済されるべき列アドレスを格納するための連想記憶
型セルアレイ（ＣＡＭセルアレイ）ＣＭとが設けられて
いる。

【０１７５】連想記憶型セルアレイＲＭは、１２行の記
憶セル列を含み、連想記憶型セルアレイＲＭのビット線
には、行アドレスＲＡ＜０＞〜ＲＡ＜９＞が与えられる
構成となっている。

【０１７６】同様にして、連想記憶型セルアレイＣＭに
は、１２行の記憶セル列が含まれ、連想記憶型セルアレ
イＣＭのビット線には、列アドレス信号ＣＡ＜０＞〜Ｃ
Ａ＜９＞とが与えられている。

【０１７７】なお、図１１では、図示を簡略化するため
に、ビット線は相補なビット線対を１本の線で表わして
いる。したがって、たとえば図１１において、信号ＲＡ
＜０＞は、実際には、信号ＲＡ＜０＞とこれに相補な／
ＲＡ＜０＞とが、２本のビット線からなるビット線対を
介して、各連想記憶型セルに与えられている。

【０１７８】ＣＡＭセルアレイＲＭにおいては、行方向
にワード線ＴＷＬ（０）〜ＴＷＬ（１１）と、一致検出
線ＭＬ（０）〜ＭＬ（１１）とが設けられている。

【０１７９】ＣＡＭセルアレイＣＭにおいても、同様
に、行方向にワード線ＴＷＬ（０）〜ＴＷＬ（１１）が
設けられ、行方向に一致検出線ＭＬ（０）〜ＭＬ（１
１）が設けられている。以下、ワード線ＴＷＬ（０）〜
ＴＷＬ（１１）は、総称する場合には、ワード線ＴＷＬ
と呼び、一致検出線ＭＬ（０）〜ＭＬ（１１）は、総称
する場合には、一致検出線ＭＬと呼ぶことにする。

【０１８０】図１１に示したＣＡＭセルアレイ４０００
は、ＤＲＡＭコア１００．１〜１００．ｎのうちの、最
大のメモリ容量を有するＤＲＡＭコアの行アドレス信号
および列アドレス信号のビット数に対応した容量を有し
ている。したがって、この最大のメモリ容量を有するＤ
ＲＡＭコア、たとえば、ＤＲＡＭコア１００．２を冗長
解析する際は、ＣＡＭセルアレイ４０００中のすべての
メモリセルを使用して、不良行アドレスおよび不良列ア
ドレスの格納動作を行なう。

【０１８１】これに対して、たとえば、最も小さなメモ
リ容量を有するＤＲＡＭコアにおいては、たとえば、行
アドレスが行アドレス信号ＲＡ＜０＞〜ＲＡ＜６＞まで
のビット数を有し、列アドレスが列アドレス信号ＣＡ＜
０＞〜ＣＡ＜３＞までのビット数を有しているものとす
る。この場合は、ＣＡＭセルアレイ４０００のうち、そ
の一部のみを用いて不良メモリセル行アドレスおよび不
良メモリセル列アドレスの格納を行なえばよい。

【０１８２】しかしながら、上述したように、一致検出
線ＭＬ（０）〜ＭＬ（１１）は、行方向（ワード線方
向）に存在するすべてのＣＡＭセルに対して接続されて
いるため、アドレス信号ＲＡ＜０＞〜ＲＡ＜６＞のみが
有効なアドレスとして動作する場合でも、アドレス信号
ＲＡ＜７＞〜ＲＡ＜９＞に対応したＣＡＭセルの状態に
よって、一致検出線ＭＬ（０）〜ＭＬ（１１）等のレベ
ルが駆動されてしまうおそれがある。

【０１８３】したがって、アドレス信号ＲＡ＜０＞〜Ｒ
Ａ＜６＞に対応するビット線のみを有効として、ＣＡＭ
セルアレイＲＭにアドレス信号の書込を行なう際は、ア
ドレス信号ＲＡ＜７＞〜ＲＡ＜９＞に対応するビット線
への書込動作にはマスク動作を行なう必要がある。

【０１８４】そこで、後に説明するように、ビット線ド
ライバ＋Ｓ／Ａ回路４０２０は、アドレス信号ＲＡ＜０
＞〜ＲＡ＜６＞に対応するビット線については、ビルト
インセルフテスト回路３００から与えられるアドレス信
号に基づいて常にその電位レベルが駆動されるのに対
し、アドレス信号ＲＡ＜７＞〜ＲＡ＜９＞に対応するビ
ット線の電位レベルは、コマンドデコーダ４０１０から
の制御に従って、選択されたビット線に対しては、ビル
トインセルフテスト回路３００からのアドレス信号が与
えられるのに対し、非選択となったビット線について
は、固定電位レベルに保持される構成となっている。

【０１８５】したがって、ビット線ドライバ＋Ｓ／Ａ回
路４０２０は、書込動作においては、ビルトインセルフ
テスト回路３００からのアドレス信号を常にアドレス信
号ＲＡ＜０＞〜ＲＡ＜６＞に対応するビット線に伝達す
るためのドライバ／センスアンプ部４０２０Ｆと、コマ
ンドデコーダ４０１０からの設定に従って選択的にビッ
ト線電位を駆動するドライバ／センスアンプ部４０２０
Ｖとを備える。

【０１８６】同様にして、ビット線ドライバ＋Ｓ／Ａ回
路４０３０にも、ビルトインセルフテスト回路３００か
らのアドレス信号を、常にアドレス信号ＣＡ＜０＞〜Ｃ
Ａ＜３＞に対応するビット線対に伝達するドライバ／セ
ンスアンプ部４０３０Ｆと、コマンドデコーダ４０１０
からの設定に従って、選択的にビット線電位を駆動する
ドライバ／センスアンプ部４０３０Ｖとを備えている。

【０１８７】図１２は、図１１に示したビット線ドライ
バ＋Ｓ／Ａ回路４０２０のうちのドライバ／センスアン
プ部４０２０Ｖの中に含まれ、ＣＡＭセルアレイ４００
０中の対応するビット線対ＣＢＬ１，／ＣＢＬ１の電位
レベルを駆動し、かつ読出動作において、このビット線
対ＣＢＬ１，／ＣＢＬ１に読出されたＣＡＭセルからの
データを増幅して読出アドレスとして出力するための回
路構成を説明する回路図である。

【０１８８】図１２を参照して、インプットバッファＩ
ＢＦ１は、列アドレス信号ＲＡ＜ｉ＞を受けて、バッフ
ァ処理した結果を内部ノードｎ１１に出力する。内部ノ
ードｎ１１と内部ノードｎ１２との間には、Ｎチャネル
ＭＯＳトランジスタＴＲ４１１が設けられる。内部ノー
ドｎ１１とトランジスタＴＲ４１１のゲートとの間に
は、ＮチャネルＭＯＳトランジスタＴＲ４１２とラッチ
回路ＬＴ４１とが設けられる。トランジスタＴＲ４１２
のゲートは、コマンドデコーダ４０１０からの制御信号
ＬＳを受ける。ラッチ回路ＬＴ４１は、トランジスタＴ
Ｒ４１２を介して与えられる入力バッファＩＢＦ１から
の信号を受けて反転するインバータＩＮＶ４１１と、Ｉ
ＮＶ４１１の出力を受けて反転し、トランジスタＴＲ４
１１のゲートに与えるインバータＩＮＶ４１２とを含
む。

【０１８９】ノードｎ１２と接地電圧との間には、トラ
ンジスタＴＲ４１３が設けられ、トランジスタＴＲ４１
３のゲートは、インバータＩＮＶ４１１の出力を受け
る。

【０１９０】内部ノードｎ１２とビット線ＣＢＬ１との
間にはトランジスタＴＲ４１４が設けられ、トランジス
タＴＲ４１４のゲートは、コマンドデコーダ４０１０か
ら与えられるビット線ＣＢＬ１へのデータの書込タイミ
ングを指定するための信号ＣＷＥを受ける。

【０１９１】さらに、インプットバッファＩＢＦ２は、
列アドレス信号ＲＡ＜ｉ＞に相補菜信号の列アドレス信
号／ＲＡ＜ｉ＞を受けて、バッファ処理した結果を内部
ノードｎ２１に出力する。内部ノードｎ２１と内部ノー
ドｎ２２との間には、ＮチャネルＭＯＳトランジスタＴ
Ｒ４２１が設けられる。内部ノードｎ２１とトランジス
タＴＲ４２１のゲートとの間には、ＮチャネルＭＯＳト
ランジスタＴＲ４２２とラッチ回路ＬＴ４２とが設けら
れる。トランジスタＴＲ４２２のゲートは、コマンドデ
コーダ４０１０からの制御信号ＬＳを受ける。ラッチ回
路ＬＴ４２は、トランジスタＴＲ４２２を介して与えら
れる入力バッファＩＢＦ２からの信号を受けて反転する
インバータＩＮＶ４２１と、ＩＮＶ４２１の出力を受け
て反転し、トランジスタＴＲ４２１のゲートに与えるイ
ンバータＩＮＶ４２２とを含む。

【０１９２】ノードｎ２２と電源電圧との間には、トラ
ンジスタＴＲ４２３が設けられ、トランジスタＴＲ４２
３のゲートは、インバータＩＮＶ４２１の出力を受け
る。

【０１９３】内部ノードｎ２２とビット線／ＣＢＬ１と
の間にはＮチャネルＭＯＳトランジスタＴＲ４２４が設
けられ、トランジスタＴＲ４２４のゲートは、コマンド
デコーダ４０１０から与えられるビット線／ＣＢＬ１へ
のデータの書込タイミングを指定するための信号ＣＷＥ
を受ける。

【０１９４】センスアンプＳ／Ａは、ビット線対ＣＢＬ
１，／ＣＢＬ１の間に生じた電位差レベルを増幅して、
読出アドレスＴＲＡｏｕｔのうちのｉ番目のビット信号
ＴＲＡｏｕｔ＜ｉ＞として出力する。

【０１９５】ドライバ／センスアンプ部４０２０Ｖの他
のビット線対に対応しても同様の構成が設けられる。ま
た、ドライバ／センスアンプ部４０３０Ｖについても、
同様の構成が設けられている。

【０１９６】制御信号ＬＳの活性化に応じて、マスク動
作のために、ラッチ回路ＬＴ４１およびＬＴ４２へのデ
ータの書込みが行なわれる。

【０１９７】図１３は、図１１に示した構成のうち、ド
ライバ／センスアンプ部４０２０Ｆ中に含まれ、ＣＡＭ
セルアレイ４０００中の対応するビット線対ＣＢＬ２，
／ＣＢＬ２の電位レベルを駆動し、かつこのビット線対
からの読出データを増幅して出力するための回路構成を
説明するための概略ブロック図である。

【０１９８】インプットバッファＩＢＦ３は、行アドレ
ス信号ＲＡ＜ｊ＞を受けて、ＮチャンネルＭＯＳトラン
ジスタＴＲ４３４を介して、ビット線ＣＢＬ２の電位レ
ベルを駆動する。同様に、インプットバッファＩＢＦ４
は、行アドレス信号ＲＡ＜ｊ＞に相補なアドレス信号／
ＲＡ＜ｊ＞を受けて、トランジスタＴＲ４４４を介し
て、ビット線／ＣＢＬ２の電位レベルを駆動する。

【０１９９】トランジスタＴＲ４３４およびＴＲ４４４
のゲートは、制御信号ＣＷＥを受ける。

【０２００】センスアンプＳ／Ａは、ビット線ＣＢＬ
２，／ＣＢＬ２の間の電位差を増幅して、読出アドレス
ＴＲＡｏｕｔのうちのｊ番目のビット信号ＴＲＡｏｕｔ
＜ｊ＞として出力する。

【０２０１】次に、図１２に示した回路の動作について
簡単に説明しておく。まず、ビルトインセルフテスト回
路３００からの制御信号Ｃｔｌに応じて、ビット線ドラ
イバ＋Ｓ／Ａ回路４０２０の設定動作が行なわれる際に
は、コマンドデコーダ４０１０から出力される信号ＬＳ
が活性状態となる。

【０２０２】これに応じて、コマンドデコーダ４０１０
は、さらに、ビット線ＣＢＬ１および／ＣＢＬ１を使用
状態とする場合には、共に“Ｈ”レベルの信号ＲＡ＜ｉ
＞および信号／ＲＡ＜ｉ＞を、インプットバッファＩＢ
Ｆ１，ＩＢＦ２をそれぞれ介して、ラッチ回路ＬＴ４１
およびＬＴ４２に与える。

【０２０３】ラッチ回路ＬＴ４１およびＬＴ４２がこの
電位レベルを保持することにより、トランジスタＴＲ４
１１およびトランジスタＴＲ４２１は導通状態となり、
トランジスタＴＲ４１３およびトランジスタＴＲ４２３
は遮断状態となる。

【０２０４】したがって、たとえば、インプットバッフ
ァＩＢＦ１を介して与えられたデータは、トランジスタ
ＴＲ４１１を介してノードｎ１２に与えられ、信号ＣＷ
Ｅが活性状態（“Ｈ”レベル）となることにより、ビッ
ト線ＣＢＬ１に与えられる。

【０２０５】一方、ビット線ドライバ＋Ｓ／Ａ回路４０
２０の設定動作において、不使用とするビット線につい
ては、コマンドデコーダ４０１０が制御信号ＬＳを
“Ｈ”レベルとした上で、信号ＲＡ＜ｉ＞および／ＲＡ
＜ｉ＞をともに“Ｌ”レベルとして、ラッチ回路ＬＴ４
１およびＬＴ４２にこの”Ｌ”レベルを保持させる。こ
れにより、以後はトランジスタＴＲ４１１およびトラン
ジスタＴＲ４２１は遮断状態となり、トランジスタＴＲ
４１３およびトランジスタＴＲ４２３が導通状態とな
る。

【０２０６】したがって、不使用とされたビット線対に
ついては、インプットバッファＩＢＦ１およびＩＢＦ２
からの出力レベルにかかわらず、対応するビット線対に
は書込動作において信号ＣＷＥが活性状態（“Ｈ”レベ
ル）となった際には、それぞれ“Ｌ”レベルおよび
“Ｈ”レベルが与えられることになる。

【０２０７】［スペアロウおよびスペアコラムの本数の
変化に対応するための構成］図１４は、図１０に示した
置換判定部４１００．１の構成を説明するための概略ブ
ロック図である。

【０２０８】図１４は、第１の置換判定部４１００．１
の構成を説明するための概略ブロック図である。

【０２０９】第２の置換判定部４１００．２〜第６の置
換判定部４１００．６の構成も、接続される記憶セル列
が異なるのみで、その基本的な構成は同様である。

【０２１０】第１の置換判定部４１００．１は、記憶セ
ル列ＭＣＲ１１の一致検出線ＭＬとフリップフロップ回
路ＳＦＲ１１の出力とが入力ノードと接続するＡＮＤ回
路４１０２と、記憶セル列ＭＣＲ１２の一致検出線ＭＬ
と、フリップフロップ回路ＳＦＲ１２の出力とが入力ノ
ードと接続するＡＮＤ回路４１０４と、記憶セル列ＭＣ
Ｃ１１の一致検出線ＭＬと、フリップフロップ回路ＳＦ
Ｃ１１の出力とが入力ノードと接続するＡＮＤ回路４１
０６と、記憶セル列ＭＣＣ１２の一致検出線ＭＬと、フ
リップフロップ回路ＳＦＣ１２の出力とが入力ノードと
接続するＡＮＤ回路４１０８と、ＡＮＤ回路４１０２〜
４１０８の出力を受けて、信号ＭＳを出力する４入力Ｎ
ＯＲ回路４１１０とを含む。

【０２１１】以下では、第１の置換判定部４１００．１
のＡＮＤ回路４１０２〜４１０８の入力ノードのうち、
一致検出線ＭＬと接続する入力ノードをそれぞれノード
ＭＨａ、ＭＨｂ、ＭＨｃ、ＭＨｄで表わし、フリップフ
ロップ回路ＳＦＲ１１〜ＳＦＣ１２の出力と接続する入
力ノードをノードＭＶａ、ＭＶｂ、ＭＶｃ、ＭＶｄで表
わすことにする。

【０２１２】第１の置換判定部４１００．１はさらに、
ノードＭＶａのレベルの反転信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号、ノー
ドＭＶｄのレベルの反転信号と、信号ＭＳと、パス／フ
ェイル信号Ｐ／Ｆとを受けて、これらの信号の論理積
を、記憶セル列ＭＣＲ１１の書込選択線ＴＷＬに与える
書込選択信号ＷＥａとして出力する論理ゲート４２００
と、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号、ノー
ドＭＶｄのレベルの反転信号と、信号ＭＳと、パス／フ
ェイル信号Ｐ／Ｆとを受けて、これらの信号の論理積
を、記憶セル列ＭＣＲ１２の書込選択線ＴＷＬに与える
書込選択信号ＷＥｂとして出力する論理ゲート４２０２
と、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの信号、ノードＭＶｃのレベルの反転信号、ノードＭ
Ｖｄのレベルの反転信号と、信号ＭＳと、パス／フェイ
ル信号Ｐ／Ｆとを受けて、これらの信号の論理積を、記
憶セル列ＭＣＣ１１の書込選択線ＴＷＬに与える書込選
択信号ＷＥｃとして出力する論理ゲート４２０４と、ノ
ードＭＶａのレベルの信号、ノードＭＶｂのレベルの信
号、ノードＭＶｃのレベルの信号、ノードＭＶｄのレベ
ルの反転信号と、信号ＭＳと、パス／フェイル信号Ｐ／
Ｆとを受けて、これらの信号の論理積を、記憶セル列Ｍ
ＣＣ１２の書込選択線ＴＷＬに与える書込選択信号ＷＥ
ｄとして出力する論理ゲート４２０６とを含む。

【０２１３】第１の置換判定部４１００．１はさらに、
ノードＭＶａのレベル、ノードＭＶｂのレベル、ノード
ＭＶｃのレベル、ノードＭＶｄのレベル、信号ＭＳおよ
びパス／フェイル信号Ｐ／Ｆを受けて、これらの論理積
を信号ＷＥｅとして出力する６入力ＡＮＤ回路４２０８
と、コマンドデコーダ４０１０からの制御信号ＵＲＮＳ
およびＵＲＮ＜０：４＞に応じて、信号ＷＥａ〜ＷＥｅ
のうちから選択された信号を信号ＵＲＦとして出力する
選択回路ＳＥＬ１と、リセット信号ＲＳＴに応じてリセ
ットされ、信号ＵＲＦに応じてセットされて、ケース１
に対するリペアフェイル信号ＲＦ１を出力するフリップ
フロップ回路ＦＦ１とを含む。

【０２１４】図１５は、図１４に示した選択回路ＳＥＬ
１の構成を説明するための概略ブロック図である。

【０２１５】図１５を参照して、選択回路ＳＥＬ１は、
信号ＷＥａを受けるノードｎ４５１と、フリップフロッ
プ回路ＦＦ１への信号ＵＲＦを出力するノードｎ４５６
との間に設けられるＮチャネルＭＯＳトランジスタＴＲ
４５１と、信号ＷＥｂを受けるノードｎ４５２と、ノー
ドｎ４５６との間に設けられるＮチャネルＭＯＳトラン
ジスタＴＲ４５２と、信号ＷＥｃを受けるノードｎ４５
３と、ノードｎ４５６との間に設けられるＮチャネルＭ
ＯＳトランジスタＴＲ４５３と、信号ＷＥｄを受けるノ
ードｎ４５４と、ノードｎ４５６との間に設けられるＮ
チャネルＭＯＳトランジスタＴＲ４５４と、信号ＷＥｅ
を受けるノードｎ４５５とノードｎ４５６との間に設け
られるＮチャネルＭＯＳトランジスタＴＲ４５５と、ト
ランジスタＴＲ４５１〜ＴＲ４５５にそれぞれ対応して
設けられ、コマンドデコーダ４０１０からの制御信号Ｕ
ＲＮＳとクロック信号ＣＬＫとにより活性化された時点
で、コマンドデコーダ４０１０から与えられる信号ＵＲ
Ｎ＜０＞〜ＵＲＮ＜４＞のレベルをそれぞれが保持する
ラッチ回路ＬＴ４５１〜ＬＴ４５４を備える。ラッチ回
路ＬＴ４５１〜ＬＴ４５４は、それぞれ、トランジスタ
ＴＲ４５１〜ＴＲ４５５のゲート電位を制御するための
信号ＵＲＧＳ＜０＞〜ＵＲＧＳ＜４＞を出力する。

【０２１６】したがって、コマンドデコーダ４０１０か
ら与えられる信号ＵＲＮ＜０＞〜ＵＲＮ＜４＞のレベル
に応じて、図６において説明したとおり、置換判定部４
１００．１の対応する置換順序のうちいずれの順序まで
の置換が行なわれた時点で置換救済可能あるいは不可を
判定するかが切換えられる。

【０２１７】たとえば、信号ＵＲＳＧ＜４＞が活性化
し、他の信号ＵＲＧＳ＜０＞〜ＵＲＧＳ＜３＞がいずれ
も不活性状態である場合には、トランジスタＴＲ４５５
のみが導通状態となって、この場合は置換順序「ＲＲＣ
Ｃ」の置換で冗長救済が行なわれたか否かを示す信号Ｗ
Ｅｅのレベルが信号ＵＲＦとしてフリップフロップ回路
ＦＦ１に与えられる。

【０２１８】これに対して、信号ＵＲＧＳ＜３＞が活性
状態であって、他の信号ＵＲＧＳ＜０＞〜ＵＲＧＳ＜２
＞および信号ＵＲＧＳ＜４＞が不活性状態である場合
は、トランジスタＴＲ４５４のみが導通状態であって、
信号ＷＥｄのレベルが信号ＵＲＦとしてフリップフロッ
プ回路ＦＦ１に与えられる。すなわち、この場合は置換
順序「ＲＲＣ」で置換可能であるか否かの判定結果が、
フリップフロップ回路ＦＦ１に与えられることになる。

【０２１９】図１６は、図１５に示したラッチ回路ＬＴ
４５１の構成を説明するための概略ブロック図である。
他のラッチ回路ＬＴ４５２〜ＬＴ４５５の構成も、受け
取る信号と出力する信号が異なる以外は、ラッチ回路Ｌ
Ｔ４５１の構成と同様である。

【０２２０】ラッチ回路ＬＴ４５１は、信号ＵＲＮＳと
クロック信号ＣＬＫとを受けるＮＡＮＤ回路ＮＡＤ１
と、ゲートに、ＮＡＮＤ回路ＮＡＤ１の出力を受け、信
号ＵＲＮ＜０＞を受けるノードｎ４６１と、内部ノード
ｎ４６２との間に設けられるトランジスタＴＲ４６１
と、内部ノードｎ４６２の電位レベルを受けて、信号Ｕ
ＲＧＳ＜０＞を出力するインバータＩＮＶ４６１と、イ
ンバータＩＮＶ４６１の出力を受けて、内部ノードｎ４
６２の電位レベルを駆動するためのインバータＩＮＶ４
６２とを含む。

【０２２１】図１７は、図１５に示した選択回路ＳＥＬ
１をコマンドデコーダ４０１０からの制御信号に従って
設定する場合の動作を説明するためのタイミングチャー
トである。

【０２２２】時刻ｔ１における信号ＣＬＫの活性化エッ
ジにおいて、コマンドデコーダ４０１０から与えられる
信号ＵＲＮＳが活性状態の“Ｈ”レベルとなっているも
のとする。

【０２２３】このとき、さらにコマンドデコーダ４０１
０から与えられる信号ＵＲＮ＜０：４＞（信号ＵＲＮ＜
０＞〜ＵＲＮ＜４＞を総称して、信号ＵＲＮ＜０：４＞
と表す）は、“０００１０”であるものとする。

【０２２４】したがって、これに応じて、ラッチ回路Ｌ
Ｔ４５１〜ＬＴ４５５から出力される信号ＵＲＧＳ＜
０：４＞（信号ＵＲＧＳ＜０＞〜ＵＲＧＳ＜４＞を総称
して、信号ＵＲＧＳ＜０：４＞と表す）も、“０００１
０”に設定される。

【０２２５】これにより、トランジスタＴＲ４５４のみ
が導通状態となって、置換順序「ＲＲＣ」での置換可能
であるか否かに応じて、フリップフロップ回路ＦＦ１の
出力レベルがセットされることになる。

【０２２６】他の置換判定部４１００．２〜４１００．
６についても同様の構成が設けられているものとする。

【０２２７】図１８は、図１に示したフリップフロップ
回路５００．１の構成を説明するための概略ブロック図
である。

【０２２８】他のフリップフロップ回路５００．２〜５
００．ｎについてもその基本的な構成は同様である。

【０２２９】ロジック回路２００．１から対応するＤＲ
ＡＭコア１００．１に入力される信号は、選択回路５１
０．１〜５１０．ｋ（ｋ：自然数）を介して伝達され
る。これに対して、ＤＲＡＭコア１００．１からロジッ
ク回路２００．１に対して与えられる信号は、選択回路
５２０．１〜５２０．ｍ（ｍ：自然数）を介して伝達さ
れる。

【０２３０】選択回路５１０．１〜５１０．ｋおよび５
２０．１〜５２０．ｍは、シリアルに結合され、ビルト
インセルフテスト回路３００からの信号を順次伝達し
て、選択回路５２０．ｍは、ビルトインセルフテスト回
路３００から与えられた信号を、その次のフリップフロ
ップ回路５００．２へ伝達する。

【０２３１】ここで、たとえば、選択回路５１０．１
は、制御信号ＤＥ１、クロック信号ＣＬＫおよびモード
コマンドＭＣに応じて制御されて、通常動作において
は、ロジック回路１００．１からの信号をノードＵＩに
受けて、ノードＣＩからＤＲＡＭコア１００．１に対し
て出力し、テスト動作においては、ビルトインセルフテ
スト回路３００から入力ノードＳｉｎに対する一連のシ
リアルデータの入力が完了した後に、シリアルデータの
うちの選択回路５１０．１に保持されたデータをノード
ＣＩからＤＲＡＭコア１００．１に対して出力する。他
の選択回路５１０．２〜５１０．ｋも同様の動作を行
う。

【０２３２】一方、選択回路５２０．１も、信号ＤＥ
１、信号ＣＬＫおよび信号ＭＣにより制御されて、通常
動作ではＤＲＡＭコア１００．１からのデータをノード
ＣＯに受けて、ノードＵＯからロジック回路２００．１
に対して出力し、テスト動作では、ＤＲＡＭコア１０
０．１からのデータを受け取って保持した後に、ノード
Ｓｏｕｔから保持したデータを出力する。このようにし
て、選択回路５２０．１のノードＳｏｕｔから出力され
たデータは、フリップフロップ回路５００．１〜５０
０．ｎをシリアルに伝達されて、最終的にビルトインセ
ルフテスト回路３００のノードＳＤｉｎに入力される。
他の選択回路５２０．２〜５２０．ｍも同様の動作を行
う。

【０２３３】図１９は、図１８に示した選択回路５１
０．１の構成を説明するための概略ブロック図である。
他の選択回路５１０．２〜５１０．ｋの構成も基本的に
同様である。

【０２３４】選択回路５１０．１は、ノードＳｉｎに与
えられるビルトインセルフテスト回路３００からのシリ
アルデータとロジック回路１００．１からノードＵＩに
与えられる信号とを受けて、モードコマンドＭＣに応じ
て一方を選択して出力するスイッチ回路５１２と、スイ
ッチ回路５１２の出力ノードとノードＣＩとの間に設け
られ、信号ＤＥ１をゲートに受けて制御されるトランジ
スタＴＲ５１０と、信号ＣＬＫをクロック信号として動
作して、スイッチ回路５１２からの出力を受けて保持
し、保持したデータをノードＳｏｕｔに出力するための
Ｄフリップフロップ回路５１４とを含む。

【０２３５】図２０は、図１８に示した選択回路５２
０．１の構成を説明するための概略ブロック図である。
他の選択回路５２０．２〜５１０．ｍの構成も基本的に
同様である。

【０２３６】選択回路５２０．１は、モードコマンドＭ
Ｃにより制御されるスイッチ回路５２２と、スイッチ回
路５２２の一方入力ノードとＤＲＡＭコア１００．１か
らのデータを受けるノードＣＯとの間に設けられ、ゲー
トに信号ＤＥ１を受けるトランジスタＴＲ５２０と、シ
リアルデータを受けるノードＳｉｎとスイッチ回路５２
２の他方入力ノードとの間に設けられ、ゲートに信号Ｄ
Ｅ１を反転するインバータＩＮＶ５２０からの出力を受
けるトランジスタＴＲ５２２と、テスト動作においてス
イッチ回路５２２からの出力を受けて、信号ＣＬＫをク
ロックとして動作し、シリアルデータ出力を出力ノード
Ｓｏｕｔに与えるためのＤフリップフロップ回路５２４
とを備える。

【０２３７】スイッチ回路５２２は、モードコマンドＭ
Ｃに応じて、通常動作モードにおいては、トランジスタ
ＴＲ５２０から与えられたデータを、出力ノードＵＯに
与える。モードコマンドＭＣにより指定されるテスト動
作モードにおいては、スイッチ回路５２２は、信号ＤＥ
１が活性（”Ｈ”レベル）である期間は、トランジスタ
ＴＲ５２０を介して与えられたデータをＤフリップフロ
ップ回路５２４に対して出力し、信号ＤＥ１が不活
性（”Ｌ”レベル）である期間は、トランジスタＴＲ５
２２を介して与えられたデータをＤフリップフロップ回
路５２４に対して出力する。

【０２３８】このようなフリップフロップ回路５００．
１〜５００．ｎの構成とすることで、ビルトインセルフ
テスト回路３００とテスト対象のＤＲＡＭコアとのデー
タ授受のための回路構成を簡略化でき、チップ面積の低
減を図ることができる。 ［ビルトインセルフテスト回路３００／ビルトイン冗長
解析回路４００の動作］図２１および図２２は、以上説
明したようなビルトインセルフテスト回路３００および
ビルトイン冗長解析回路４００の動作を説明するための
フローチャートである。

【０２３９】まず、図２１を参照して、ビルトインセル
フテスト回路３００は、テスト対象とするＤＲＡＭコ
ア、たとえばＤＲＡＭコア１００．１のメモリ容量に応
じて、アドレス信号生成回路３３０において生成するア
ドレス値の初期設定を行うとともに、最大アドレスレジ
スタ３４２中の最大アドレスの値を設定する（ステップ
Ｓ１００）。

【０２４０】続いて、ビルトインセルフテスト回路３０
０は、ビルトイン冗長解析回路４００中のビット線ドラ
イバ＋Ｓ／Ａ回路４２０および４３０において使用する
ビット線の設定動作と、置換判定回路４１００．１〜４
１００．６において、いずれの置換順序で冗長救済可能
であるかの判定を行なうかを指定するための設定指示を
出力する（ステップＳ１０２）。これに応じて、ビルト
イン冗長解析回路４００においては、ビット線ドライバ
＋Ｓ／Ａ回路４２０および４３０中のラッチ回路ＬＴ４
１およびＬＴ４２の設定動作と選択回路ＳＥＬ１中のラ
ッチ回路ＬＴ４５１〜ＬＴ４５５の設定動作が行われる
（ステップＳ１０４）。

【０２４１】次に、ビルトインセルフテスト回路３００
は、シリアルなテストデータをフリップフロップ回路５
００．１〜５００．ｎに与えて、書込動作を指示する
（ステップＳ１０６）。これに応じて、ＤＲＡＭコア１
００．１ではテストデータの書込みが行われ、アドレス
生成回路３４の出力がインクリメントされる（ステップ
Ｓ１０８）。ビルトインセルフテスト回路３００でも、
アドレス生成回路３３０の出力がインクリメントされる
（ステップＳ１１０）。

【０２４２】次に、全アドレスについてテストデータの
書込みが終了したかの判断が行われ（ステップＳ１１
２）、このようなテストデータの書込を、テスト対象と
なっているＤＲＡＭコア１００．１のすべてのメモリセ
ルへ書込が終わるまで繰返す。

【０２４３】続いて、ビルトインセルフテスト回路３０
０のアドレス生成回路３３０およびＤＲＡＭコア１０
０．１のアドレス生成回路３４は、リセット信号ＲＳＴ
によりリセットされる。

【０２４４】さらに、ビルトインセルフテスト回路３０
０においては、シリアルデータをフリップフロップ回路
５００．１〜５００．ｎに与えることにより、読出コマ
ンドをテスト対象となっているＤＲＡＭコア１００．１
に与える（ステップＳ１１４）。ＤＲＡＭコア１００．
１からデータ読出が行われ、アドレス生成回路３４の出
力がインクリメントされる（ステップＳ１１６）。ビル
トインセルフテスト回路３００でも、アドレス生成回路
３３０の出力がインクリメントされる（ステップＳ１１
８）。

【０２４５】読出されたデータは、シフト動作により、
ビルトインセルフテスト回路３００に読込まれる。読出
されたデータについては、比較器３６０において比較が
行なわれ、判定結果がパスフェイル信号Ｐ／Ｆとしてビ
ルトイン冗長解析回路４００に出力される（ステップＳ
１２０）。

【０２４６】ビルトイン冗長解析回路４００において
は、既にＣＡＭセルアレイ４０００に格納されているア
ドレスのデータと、新たに発見された不良ビットのアド
レスとが比較される（ステップＳ１２２）。一致してい
る場合には（ステップＳ１２４）、アドレスのＣＡＭセ
ルアレイ４０００への書込動作等は行なわれない（ステ
ップＳ１３２）。

【０２４７】これに対して、一致していない場合には
（ステップＳ１２４）、さらに、各置換判定部４１０
０．１〜４１００．６において、読出しデータの判定結
果が良好（パス）であるか不良（フェイル）であるかに
応じて、不良であるときは、アドレスがＣＡＭセルアレ
イ４０００に格納され（ステップＳ１２８）、対応する
置換順序で置換救済可能であるかの判定が行なわれる
（ステップＳ１３０）。

【０２４８】一方、読出しデータの判定結果が良好であ
るときは（ステップＳ１２４）、アドレスのＣＡＭセル
アレイ４０００への書込動作等は行なわれない（ステッ
プＳ１３２）。

【０２４９】次に、全アドレスについてデータの読出し
および判定が終了したかの判断が行われ（ステップＳ１
４０）、ステップＳ１１４からステップＳ１４０までの
動作が、テスト対象となっているＤＲＡＭコアのすべて
のメモリセルについて完了するまで繰返される。

【０２５０】図２２を参照して、続いて、ビルトイン冗
長解析回路４００に対して、ビルトインセルフテスト回
路３００から、データの読出しコマンドが与えられる
（ステップＳ４２）。ビルトイン冗長解析回路４００か
らは、ビルトインセルフテスト回路３００に冗長解析結
果を示すデータが出力される（ステップＳ１４４）。

【０２５１】外部からビルトインセルフテスト回路３０
０に対して、リードデータコマンドＲＤＣが与えられ、
冗長判定結果を示すデータが、データＤｏｕｔとして端
子２２から出力される（ステップＳ１４６）。

【０２５２】以上で、ＤＲＡＭコア１００．１に対する
テストが終了する（ステップＳ１４８）。

【０２５３】引続いて、ＤＲＡＭコア１００．２〜１０
０．ｎのそれぞれについて同様のテスト動作が行なわれ
る（ステップＳ１５０）。

【０２５４】以上のような構成とすることで、同一チッ
プ上に形成される複数のＤＲＡＭコアのメモリ容量がそ
れぞれ異なる場合や、ＤＲＡＭコアに対して設けられる
冗長メモリセル行の数および冗長メモリセル列の数がそ
れぞれ異なる場合でも、これに柔軟に対応して、かつチ
ップ面積の増大を抑制することが可能である。

【０２５５】［アドレス生成回路３４およびアドレス生
成回路３３０の構成］図２３は、図２に示したアドレス
生成回路３４の動作を説明するためのタイミングチャー
トである。

【０２５６】アドレス生成回路３４は、行アドレスおよ
び列アドレスのそれぞれに対応して、２進カウンタを備
えている。図２３においては、一方のアドレス、たとえ
ば、行アドレスに対応する２進カウンタの動作のみを抜
き出して示している。２進カウンタの出力のビット数
は、対応するメモリセルアレイの行アドレスおよび列ア
ドレスの大きさに応じて決められる。

【０２５７】２進カウンタは、クロック入力ＵＣＣＬＫ
をカウントして、１ずつインクリメントされるアドレス
信号Ａ＜０＞〜Ａ＜Ｎ−１＞を生成する。

【０２５８】図２３においては、時刻ｔｂにおけるクロ
ック信号ＵＣＣＬＫの活性化エッジに応じて、Ｎビット
分のアドレスのカウントが一巡して、アドレス信号Ａ＜
０＞〜Ａ＜Ｎ−１＞のすべてのビットがリセットされて
いる。

【０２５９】図２４は、図３に示したビルトインセルフ
テスト回路３００中のアドレス生成回路３３０および比
較器３４４ならびに最大アドレスレジスタ３４２の構成
を説明するための概略ブロック図である。

【０２６０】図２４においては、たとえば行アドレスに
対応する構成のみを抜出して示しているものとする。

【０２６１】アドレス生成回路３３０は、対応するＤＲ
ＡＭコア１００．１〜１００．ｎのそれぞれの行アドレ
スのうち、最大のビット数を有する行アドレスに対応す
る２進カウンタ３３０２を備える。ここでは、説明のた
めに、２進カウンタ３３０２は、１２ビット２進カウン
タであるものとする。

【０２６２】比較器３４０４は、２進カウンタ３３０２
からの出力Ａ＜０＞〜Ａ＜１１＞をそれぞれ受けて、最
大アドレスレジスタ３４２中に保持された値との比較を
行なう一致検出回路３３０４．０〜３３０４．１１と、
一致検出回路３３０４．０〜３３０４．１１からの出力
を受けて、すべての一致検出回路からの出力が各結果の
一致を示していることを検知するための全一致情報検出
回路３３０６と、全一致情報検出回路３３０６により、
一致検出回路３３０４．０〜３３０４．１１からの出力
がすべて一致状態を示していることに応じて、２進カウ
ンタ３３０２をリセットするためのリセット回路３３０
８とを備える。

【０２６３】２進カウンタ３３０２は、ＢＩＳＴコント
ロール部３１０中のクロック発生器から出力されるクロ
ック信号ＵＣＣＬＫをカウントアップする。

【０２６４】一方、アドレス生成回路３４中の２進カウ
ンタもクロック信号ＵＣＣＬＫをカウントアップしてい
る。

【０２６５】図２５は、図２４で説明したアドレス生成
回路３３０の動作を説明するためのタイミングチャート
である。

【０２６６】時刻ｔ０において、クロック信号ＵＣＣＬ
Ｋのカウント動作が開始されると、２進カウンタ３３０
２の出力のアドレス信号Ａ＜０＞〜Ａ＜１１＞のうち、
最下位ビットの信号Ａ＜０＞が“Ｈ”レベルとなる。こ
れに応じて、一致検出回路３３０４．０の出力信号ＭＣ
＜０＞も“Ｈ”レベルとなる。

【０２６７】次に、時刻ｔ１において、クロック信号Ｕ
ＣＣＬＫの２サイクル目の活性化エッジに応答して、ア
ドレス信号Ａ＜１＞が“Ｈ”レベルとなるのに応じて、
一致検出回路３３０４．１の出力信号ＭＣ＜１＞が
“Ｈ”レベルとなる。

【０２６８】一方、一致検出回路３３０４．０の出力の
信号ＭＣ＜０＞は“Ｌ”レベルとなる。

【０２６９】以下同様にして、最大アドレスレジスタ３
４２中に保持されたデータと、アドレス信号Ａ＜０＞〜
Ａ＜１１＞との比較結果に応じて、信号ＭＣ＜０＞〜Ｍ
Ｃ＜１１＞のレベルも変化する。

【０２７０】時刻ｔ３におけるクロック信号ＵＣＣＬＫ
の活性化エッジに応答して、アドレス信号Ａ＜０＞が活
性状態となり、これに応じて、信号ＭＣ＜０＞が“Ｈ”
レベルとなると、すべての一致検出回路３３０４．０〜
３３０４．１１からの出力が“Ｈ”レベルとなり、全一
致情報検出回路３３０６の出力は“Ｈ”レベルとなる。

【０２７１】時刻ｔ４におけるクロック信号ＵＣＣＬＫ
の非活性化エッジにおいて、全一致情報検出回路３３０
６の出力レベルが“Ｈ”レベルであることに応じて、リ
セット回路３３０８からのリセット信号が“Ｈ”レベル
となる。

【０２７２】これに応じて、２進カウンタ３３０２の出
力レベルがすべてリセットされ、アドレス信号Ａ＜０＞
〜Ａ＜１１＞がすべて“Ｌ”レベルとなる。

【０２７３】図２５に示した例においては、１２ビット
分の格納領域を有する最大アドレスレジスタ３４２に
は、すべてのビットについて“１”が格納されているた
め、アドレス信号Ａ＜０＞〜Ａ＜１１＞がすべて“Ｌ”
レベルとなることに応じて、信号ＭＣ＜０＞〜ＭＣ＜１
１＞も“Ｌ”レベルとなる。これに応じて、全一致情報
検出回路３３０６の出力も“Ｌ”レベルとなる。

【０２７４】時刻ｔ６において、全一致情報検出回路３
３０６の出力が“Ｌ”レベルであることに応じて、リセ
ット回路３３０８の出力も“Ｌ”レベルに復帰する。こ
れにより、次のクロック信号ＵＣＣＬＫの活性化エッジ
から、再び２進カウンタ３３０２のカウント動作が開始
されることになる。

【０２７５】以上のような構成により、ビルトインセル
フテスト回路３００中に設けられたアドレス生成回路３
３０と、ＤＲＡＭコア１００．１〜１００．ｎのそれぞ
れに対応して設けられているアドレス生成回路３４とが
同期してアドレス信号を生成することになる。

【０２７６】したがって、テスト動作において、ビルト
インセルフテスト回路３００から、フリップフロップ回
路５００．１〜５００．ｎには、それぞれテスト動作の
開始において、開始アドレスのみをシフト動作で与えら
れればよい。その後は、ＤＲＡＭコア１００．１〜１０
０．ｎにそれぞれ設けられたアドレス生成回路３４が、
テスト動作のための内部アドレス信号を生成する。した
がって、テスト動作において、メモリセルを選択するご
とに、シフト動作によって、アドレスをフリップフロッ
プ回路５００．１〜５００．ｎに与える必要がないの
で、テスト動作を高速化することができる。

【０２７７】なお、テスト動作時の書込動作において、
アドレス信号のみならず、ＤＲＡＭコア１００．１〜１
００．ｎに書込まれるテストデータ自体も、ＤＲＡＭコ
ア１００．１〜１００．ｎの内部で自己生成することと
すれば、テスト動作の開始において、ビルトインセルフ
テスト回路３００から初期値のみを与えればよい。した
がって、テスト動作において、データの書込ごとに、シ
フト動作により、フリップフロップ回路５００．１〜５
００．ｎに書込データを与える必要もなくなり、より高
速にテスト動作を行なうことが可能となる。

【０２７８】［実施の形態２］図２６は、本発明の実施
の形態２の半導体集積回路装置２０００の構成を説明す
るための概略ブロック図である。

【０２７９】図１に示した実施の形態１の半導体集積回
路装置１０００の構成とは、ビルトインセルフテスト回
路３００およびビルトイン冗長解析回路４００の構成は
基本的に同様である。

【０２８０】ただし、後に説明するように、ビルトイン
セルフテスト回路３００は、実施の形態１の構成に加え
てテストイネーブル信号ＴＴＥを生成し、さらに、ＤＲ
ＡＭコア部１００の構成も実施の形態１とは異なる。

【０２８１】さらに、半導体集積回路装置２０００にお
いては、ロジック回路２００についても、その入出力さ
れるデータをテスト動作において確認できるように、ロ
ジック回路２００のデータ入力部およびデータ出力部の
それぞれについて、シフト動作によりデータを与えまた
シフト動作によりデータを読出すことが可能なフリップ
フロップ回路２１０および２２０が設けられている。

【０２８２】なお、図２６においては、ＤＲＡＭコア１
００およびロジック回路２００が、それぞれ半導体集積
回路装置２０００内に１つずつ設けられる構成を示して
いるが、本発明はこのような場合に限定されることな
く、半導体集積回路装置２０００中に、複数のＤＲＡＭ
コア１００が設けられ、それに対応して、複数のロジッ
ク回路２００が設けられる構成であってもよい。

【０２８３】図２６を参照して、ＤＲＡＭコア１００
は、ロジック回路２００から、フリップフロップ回路２
１０を介して与えられる制御信号、アドレス信号および
書込データを受けるインターフェイス部１１４と、デー
タを格納保持するためのメモリアレイ部１１２．１〜１
１２．ｎと、インターフェイス部１１４から、アドレス
信号を各メモリアレイ部１１２．１〜１１２．ｎに対し
て伝達するためのアドレスバスＡＢＳと、インターフェ
イス部１１４から制御信号を各メモリアレイ部１１２．
１〜１１２．ｎに伝達するためのコマンドバスＣＢＳ
と、インターフェース部１１４とメモリアレイ部１１
２．１〜１１２．ｎとの間でデータの授受を行なうため
のデータバスＤＢＳとを備える。

【０２８４】ＤＲＡＭコア１００は、さらに、通常と動
作においては、ロジック回路から与えられる信号に応じ
て、テスト動作においては、ビルトインセルフテスト回
路３００から与えられる活性化信号ＤＥ１〜ＤＥｎに応
じて、コマンドデータバスとの間の接続を開閉するため
のスイッチ回路１１６．１〜１１６．ｎと、アドレスバ
スＡＢＳおよびスイッチ回路１１６．１〜１１６．ｎを
介して、コマンドデータバスＣＢＳから制御信号を受け
るローカル制御回路１１８．１〜１１８．ｎと、ローカ
ル制御回路１１８．１〜１１８．ｎから与えられたアド
レス信号および制御信号ならびに書込みデータをラッチ
して、対応するメモリアレイ部１１２．１〜１１２．ｎ
に与えるためのフリップフロップ回路１２０．１〜１２
０．ｎを備える。

【０２８５】ロジック回路２００から、ＤＲＡＭコア１
００へは、シフト動作が可能なフリップフロップ回路２
１０を介して、制御信号、アドレス信号および書込デー
タが与えられ、フリップフロップ回路２１０を介して、
ＤＲＡＭコア１００から、ロジック回路２００に対して
読出データが与えられる。一方、通常動作においては、
データ入出力端子１０から与えられたデータは、シフト
動作が可能なフリップフロップ回路２２０を介して、ロ
ジック回路２００に与えられ、かつロジック回路２００
からの出力は、フリップフロップ回路２２０を介して、
データ入出力端子１０に与えられる。

【０２８６】テスト動作モードにおいて、ロジック回路
２００の動作をテストする際には、端子２５から、シリ
アルにアドレス信号、制御信号および書込データ等がフ
リップフロップ回路２１０に与えられ、ＤＲＡＭコア１
００からの読出データがシリアルにシフト動作して、フ
リップフロップ回路２２０を通過した後、端子２６が読
出される。また、ロジック回路２００に与えられるテス
トデータも端子２５からシリアルなシフト動作により、
フリップフロップ回路２２０に与えられ、ロジック回路
の出力がフリップフロップ回路２２０に対して出力され
た後に、シリアルなシフト動作により、端子２６からフ
リップフロップ回路２２０中のデータが読出される。

【０２８７】なお、図２６において、メモリアレイ部１
１２．１〜１１２．ｎは、図２において示したロウアド
レスデコーダ４０、ワード線ドライバ４２、コラムアド
レスデコーダ５０、列選択ゲート５２、リードアンプ７
０、ライトドライバ８０、データラッチ７２、８２のよ
うなメモリセルの選択およびデータの入出力に必要な回
路を含んでいるものとする。

【０２８８】図２７は、図２６に示した構成のうち、Ｄ
ＲＡＭコアのインターフェイス部１１４の構成を説明す
るための概略ブロック図である。

【０２８９】図２６において説明したとおり、テスト動
作において、ビルトインセルフテスト回路３００から、
あるいは半導体集積回路装置２０００の外部から、シリ
アルにシフト動作によりテストデータ（制御信号、アド
レス信号、書込みデータに対応するデータ）が与えら
れ、動作結果のデータがシリアルにビルトインセルフテ
スト回路３００へあるいは半導体集積回路装置２０００
の外部へ読出されるテストのことを「スキャンテスト」
と呼び、このようにシリアルにデータを伝達する経路を
「スキャンパス」と呼ぶことにする。

【０２９０】以下では、主にＤＲＡＭコア１００に対す
るスキャンテストについて説明する。

【０２９１】ＤＲＡＭの場合は、ＳＲＡＭと異なり、行
系の動作サイクルにおいて、ワード線の活性化を継続す
る必要がある。また、読出動作を行なう場合には、リー
ドコマンドを入力してからデータが出力されるまでに、
一般にはクロックレイテンシが存在する。

【０２９２】そこで、シリアルに伝達されるテストデー
タ（テストベクター）をスキャンパスに転送した後、ま
ず、ワード線を活性化させる処理（以下、ＡＣＴ処理と
呼ぶ）が行なわれる。このとき、ＡＣＴ処理が行なわれ
た状態は、メモリアレイ部１１２．１〜１１２．ｎに対
応したラッチ回路１２０．１〜１２０．ｎにおいて、ラ
ッチされた状態で保持される必要がある。このような保
持状態は、プリチャージコマンドが入力されることでリ
セットされる。

【０２９３】このようなワード線の活性化が維持された
状態で、さらにデータのライトあるいはリード等の処理
が入力されることになる。

【０２９４】図２７を参照して、通常動作においては、
ロジック回路２００からアクセス要求の、アクトコマン
ドＡＣＴ、プリチャージコマンドＰＲＥ、リードコマン
ドＲＥＡＤ、ライトコマンドＷＲＩＴＥと、アドレス信
号とを受けたインターフェイス部１１４においては、た
とえば、メモリアレイ部１１２．１に対してアクセス要
求がなされた場合、メモリアレイ部１１２．１に対応し
て設けられているコマンドデコーダ１１４２．１におい
て、内部コマンドへの変換処理が行なわれる。

【０２９５】一方、アドレスに関しては、冗長判定部
（リダンダンシ判定部）１１４４．１において、プログ
ラムされている欠陥アドレスと与えられたアドレス信号
との比較を行ない、冗長置換処理を行なった後の内部ア
ドレスへの変換が行なわれる。

【０２９６】このような処理を施された内部コマンドと
アドレスは、フリップフロップ回路１１４６にラッチさ
れる。

【０２９７】次のクロックのエッジにおいて、フリップ
フロップ回路１１４６からは、アドレス信号については
アドレスプリデコーダ１１４８．１に、制御信号につい
てはＡＮＤ回路１１５０．１１〜１１５０．１４を介し
て、ドライバ回路１１５２．１１〜１１５２．１４に与
えられる。

【０２９８】ＡＮＤ回路１１５０．１１〜１１５０．１
４のそれぞれの一方入力には、テストイネーブル信号Ｔ
ＴＥが与えられ、それぞれの他方入力は、フリップフロ
ップ回路１１４６を介して、コマンドデコーダ１１４
２．１の出力が与えられる。

【０２９９】ドライバ回路１１５２．１１〜１１５２．
１４の出力は、それぞれコマンドバスＣＢＳに与えられ
る。

【０３００】メモリアレイ部１１２．１に対応して設け
られ、テスト動作においてビルトインセルフテスト回路
３００からのクロック信号をカウントして、テストアド
レスを自動生成するアドレス生成回路１１５４．１の出
力とアドレスプリデコーダ１１４８．１の出力とは、切
換回路１１５６．１に与えられ、モードコマンドに応じ
て、テスト動作ではアドレス生成回路１１５４．１の出
力が、通常動作ではアドレスプリデコーダの出力が選択
されて、アドレスバスＡＢＳに与えられる。アドレス生
成回路１１５４．１の構成は、アドレス生成回路３４の
構成と、生成するアドレスのビット数が異なる以外は、
基本的に同様である。

【０３０１】以上のような構成が、他のメモリアレイ部
１１２．２〜１１２．ｎに対応しても設けられている。

【０３０２】また、データバスＤＢＳを介して、メモリ
アレイ部１１２．１〜１１２．ｎに書きこまれるデータ
ＷＤＱとしては、モードコマンドＭＣで制御される切換
回路１１６２によって、通常動作においては、フリップ
フロップ回路１１４６を介してロジック回路２００から
与えられたデータが、テスト動作においては、スキャン
パスを介して与えられた初期データを基にデータ生成回
路１１６０で生成されたデータがそれぞれ選択される。

【０３０３】スキャンテストを行なう場合には、フリッ
プフロップ回路１１４６に対して、ビルトインセルフテ
スト回路３００から、テストベクターがシリアルに転送
される。このシリアル転送中においては、フリップフロ
ップ回路１１４６中の各保持回路にラッチされたデータ
が、メモリアレイ部１１２．１〜１１２．ｎの動作に影
響を与えないように、ビルトインセルフテスト回路から
与えられるテストイネーブル信号ＴＴＥは“Ｌ”レベル
に保持されている。これによって、フリップフロップ回
路１１４６に保持されたデータは、ドライバ回路１１５
２．１１〜１１５２．１４には与えられないために、メ
モリアレイ部１１２．１〜１１２．ｎが、テストベクタ
ーの動作中に異常動作を行なうことが防止される。

【０３０４】テストベクターの転送後に、信号ＴＴＥは
“Ｈ”レベルとされ、これに応じて、ドライバ回路１１
５２．１１〜１１５２．１４からコマンドバスＣＢＳを
介して、メモリアレイ部に対して制御信号が伝達され、
選択されたメモリアレイ部が動作を行なう。

【０３０５】このとき、各コマンドは、スイッチ回路１
１６．１〜１１６．ｎのうち、選択されたメモリアレイ
部に対応する信号ＤＥｉ（ｉ＝１〜ｎ）が活性化するこ
とで、選択的にメモリアレイ部１１２．ｉに対して与え
られる。

【０３０６】図２８は、図２６に示した構成のうち、ス
イッチ部１１６．１〜１１６．ｎ、ローカル制御回路１
１８．１〜１１８．ｎ、フリップフロップ回路１２０．
１〜１２０．ｎの構成を説明するための概略ブロック図
である。

【０３０７】メモリアレイ部１１２．１〜１１２．ｎに
対応して分散配置されるローカル制御回路１１８．１〜
１１８．ｎでは、ワード線の活性化／非活性化、ライト
制御線活性化、リード制御線活性化等のコマンドやロウ
アドレス、コラムアドレスを、それぞれスイッチ回路１
１６．１〜１１６．ｎにより選択的に与えられる構成と
なっている。

【０３０８】したがって、インターフェイス部１１４か
ら転送される信号は、通常動作においては、ロジック回
路２００から与えられる選択信号ＩＬ１〜ＩＬｎに応じ
て、テスト動作においては、ビルトインセルフテスト回
路３００から与えられる活性化信号ＤＥ１〜ＤＥｎに応
じて、スイッチ回路１１６．１〜１１６．ｎを介して、
ローカル制御回路１１８．１〜１１８．ｎに転送され
る。

【０３０９】また、ローカル制御回路１１８．１〜１１
８．ｎにおいて生成された信号は、フリップフロップ回
路１２０．１〜１２０．ｎにおいて再度ラッチされるた
め、インターフェイス部１１４におけるフリップフロッ
プ回路１１４６の値が、スキャンテストのために書換え
られたとしても、アレイ動作は指定された動作状態が保
持される。

【０３１０】図２９は、図２６〜図２８において説明し
た半導体集積回路装置２０００において、ＤＲＡＭコア
１００のテストを行なう際のタイミングチャートであ
る。

【０３１１】まず、時刻ｔ１〜ｔ２において、スキャン
パスを利用して、各フリップフロップにテストベクター
を転送する。このとき、テストイネーブル信号ＴＴＥは
“Ｌ”レベルである。

【０３１２】次に、時刻ｔ２〜ｔ３において、転送動作
を止め、テストイネーブル信号ＴＥを“Ｈ”レベルに活
性化し、アクト動作を行なって、選択されたメモリアレ
イ部ｉのワード線の活性化を行なう。

【０３１３】再び、時刻ｔ３〜ｔ４において、ライト用
のテストベクターの転送が行なわれる。

【０３１４】時刻ｔ４で転送動作をやめて、時刻ｔ４〜
ｔ５において、テストイネーブル信号ＴＥを“Ｈ”レベ
ルに再び活性化し、ライト動作を行なう。

【０３１５】このとき、アドレスとデータは、転送時の
テストベクター中に先頭のデータを与えておけば、２サ
イクル目以降のデータは、上述したとおりメモリアレイ
部１１２．１〜１１２．ｎにそれぞれ対応して自動発生
される。ここで、インターフェイス部１１４には、アド
レスは与えられないが、メモリアレイ部ごとに発生され
るアドレス信号およびライトサイクルの進行状況はビル
トインセルフテスト部において推定可能であるため、終
了時刻を予測して、テストイネーブル信号ＴＴＥを非活
性化する。

【０３１６】あるいは、各メモリアレイ部においてライ
トサイクルの終了をビルトインセルフテスト回路３００
に信号によって知らせる構成としてもよい。

【０３１７】このように、ＤＲＡＭコア１００側で、テ
ストパターンに対するアドレス生成回路を内蔵している
ことで、スタートアドレスとアドレスの進み方のパター
ンを設定すれば、自動的にライトアドレスが発生され
る。

【０３１８】また、各メモリアレイ部１１２．１〜１１
２．ｎに対応して、テスト動作における書込データのデ
ータ生成回路１１６０を内蔵させているので、初期デー
タとデータの進み方のパターンを選択することで、自動
的にライトデータも各メモリアレイ部に対して発生させ
ることができる。

【０３１９】このようなパターンの選択は、別途複数の
信号の組合せで選択することができる。

【０３２０】ビルトインセルフテスト回路３００側にお
いては、ライトの終了までのサイクル数が予め予測可能
であるため、その間のサイクルを空サイクルとしてカウ
ントして、適当なサイクル数まで到達するとライト動作
を終了させるべく、テストイネーブル信号ＴＥを非活性
化させることが可能である。

【０３２１】続いて、時刻ｔ５〜ｔ６において、再びリ
ード用のテストベクターの転送が行なわれる。

【０３２２】時刻ｔ６において、転送動作を止めて、時
刻ｔ６〜ｔ７において、テストイネーブル信号ＴＴＥを
再び“Ｈ”レベルに活性化し、リード動作を行なう。こ
のとき、ＤＲＡＭコア１００からデータの取出しに、レ
イテンシのために、２サイクルかかるとすると、２サイ
クル目のデータをフリップフロップ１１４６にラッチす
るように、テストイネーブル信号ＴＴＥを制御する。

【０３２３】ビルトインセルフテスト回路３００側で
は、予めＤＲＡＭコア１００のＣＡＳレイテンシが２サ
イクルなのかあるいは他のサイクルなのかを理解してい
るため、そのサイクルに相応するサイクル数を空サイク
ルとしてカウントして、適当なサイクルに到達すると、
リード動作を終了させるべくテストイネーブル信号ＴＴ
Ｅを非活性化させる。

【０３２４】最後に、時刻ｔ７から、フリップフロップ
に取込まれているリードデータＲＤＱをスキャンパスを
通じて取出すために、フリップフロップ回路１１４６に
クロック信号を与えてシフト動作させ、データの転送を
行なう。

【０３２５】以上のような構成によっても、実施の形態
１と同様の効果を奏することができる。

【０３２６】［実施の形態３］図３０は、実施の形態１
の半導体集積回路装置１０００または実施の形態２の半
導体集積回路装置２０００において、ビルトイン冗長解
析回路４００中に含ませることが可能なＣＡＭセルアレ
イ４０００の他の構成を説明するための概略ブロック図
である。

【０３２７】図３０においては、左右両面に同数のビッ
ト線対ＣＢＬ１，／ＣＢＬ１〜ＣＢＬｍ，／ＣＢＬｍと
対ＣＢＬ´１，／ＣＢＬ´１〜ＣＢＬ´ｍ，／ＣＢ´Ｌ
ｍとが配置されており、ビット線はロウアドレス（行ア
ドレス）比較用とコラムアドレス（列アドレス）比較用
に２分割されている。それぞれにビット線制御系（ビッ
ト線ドライバ＋Ｓ／Ａ）４０２０および４０３０とワー
ド線・一致検出線制御系４１００．１１および４１０
０．１２を配置する構成となっている。したがって、図
３０のワード線・一致検出線制御系４１００．１１およ
び４１００．１２においては、実施の形態１または２の
置換判定部４１００．１〜４１００．６の構成中、ロウ
アドレスに対応する部分とコラムアドレスに対応する部
分を分割して配置し、それぞれを実施の形態１または２
と同様の動作をするように配線により結合したことに相
当する。

【０３２８】ロウアドレスおよびコラムアドレスは、そ
れぞれの必要ビット数、ワード数に応じて不必要部分は
実施の形態１で説明したとおりマスク動作することによ
り、それぞれ必要なＣＡＭセルアレイ容量を実現する。

【０３２９】図３０に示した構成では、ロウアドレスお
よびコラムアドレスをそれぞれ左右の制御系４０２０お
よび４０３０から各ビット線に入力して、比較一致動作
を行なう。

【０３３０】これにより、ＣＡＭセルアレイ４００は、
均一に近い一面構成にでき、アレイ構成の簡単化により
面積を縮小し、さらに、付随する周辺回路配置の簡略化
により面積を縮小することができる。

【０３３１】図３１は、図３０に示したＣＡＭセルアレ
イの構成を概念的に示す図である。左半面にロウアドレ
ス用のＣＡＭアレイが配置され、右半面にコラムアドレ
ス用のＣＡＭアレイが配置されている。

【０３３２】図３２は、図３１に示したＣＡＭアレイの
うち、黒の太線で囲んだ部分ＰＡの構成をより詳細に説
明するための配線パターン図である。

【０３３３】活性層および第１ポリシリコン層により構
成されるトランジスタを、第２ポリシリコン層、第１金
属配線層および第２金属配線層で接続している。ここ
で、ロウアドレス用ＣＡＭアレイとコラムアドレス用Ｃ
ＡＭアレイの境界部分では、円で囲んだ部分に示すよう
に、第２金属配線層により形成されるビット線ＣＢＬ，
／ＢＬは互いに分離される構成となっている。

【０３３４】図３３は、ＣＡＭセルアレイ４０００の他
の構成を示す概略ブロック図である。

【０３３５】図３３を参照して、ＣＡＭセルの構成およ
び必要なロウアドレスおよびコラムアドレスのビット数
に応じて、マスク動作を行なうための構成については図
３０の構成と基本的に同様である。

【０３３６】図３３においては、上下両面で同数のワー
ド線ＴＷＬＲ１〜ＴＷＬＲｎおよびＴＷＬＣ１〜ＴＷＬ
Ｃｎ、同数の一致検出線ＭＬＲ１〜ＭＬＲｎとＭＬＣ１
〜ＭＬＣｎが配置されている。

【０３３７】各ワード線および一致検出線は、ロウアド
レス比較用とコラムアドレス比較用に２分割され、それ
ぞれにワード線および一致検出線制御系およびビット線
制御系４０２０および４０３０が配置されている。

【０３３８】ロウアドレスおよびコラムアドレスは、そ
れぞれ必要ビット数やワード数に応じて不必要部分はマ
スク動作することにより、それぞれ必要なＣＡＭアレイ
を構成する。

【０３３９】ロウアドレスおよびコラムアドレスをそれ
ぞれ上下の制御系より各ビット線に入力して比較一致動
作を行なう。

【０３４０】このような構成によっても、ＣＡＭセルア
レイは均一に近い一面構成にすることができ、アレイ構
成の簡単化により面積を縮小し、さらに付随する周辺回
路の簡略化により面積を縮小できる。

【０３４１】図３４は、図３３に示したＣＡＭアレイの
構成を概念的に示す図である。上半面にはロウアドレス
に対応したＣＡＭセルアレイが配置され、下半面にはコ
ラムアドレスに対応したＣＡＭセルアレイが配置されて
いる。

【０３４２】図３５は、図３４に示したＣＡＭセルアレ
イのうち、上半面のコラムアドレスに対応したＣＡＭセ
ルＭＣ´ｎ１（図３４中のＰＢ１）の構成をより詳細に
説明するための配線パターン図である。

【０３４３】ワード線は第１ポリシリコン層により形成
され、一致検出線と電源配線が第１金属配線により形成
されている。ビット線は、第２金属配線により形成され
ている。

【０３４４】さらに、ワード線ＷＬと一致検出線ＭＬと
は、隣接するメモリセルにわたって延在している。

【０３４５】図３６は、図３４に示したＣＡＭアレイの
うち、ロウアドレス用のＣＡＭアレイとコラムアドレス
用のＣＡＭアレイの境界部の構成を示す配線パターン図
である。

【０３４６】ロウアドレス用のＣＡＭアレイとコラムア
ドレス用のＣＡＭアレイの境界部においては、図３５と
は異なり、図３６中で円で囲んで示すように、隣接する
ＣＡＭアレイ間で、ワード線および一致検出線が分離す
る構成となっている。ただし、電源線および接地配線は
隣接するＣＡＭセルにわたって延在する構成となってい
る。

【０３４７】図３７は、ＣＡＭセルアレイの他の構成を
示す概略ブロック図である。ＣＡＭセルを一致検出動作
時には、ロウアドレスに対応するＣＡＭセルおよびコラ
ムアドレスに対応するＣＡＭセルで別々の一致検出線に
より制御される構成とする。

【０３４８】すなわち、ワード線・一致検出線制御系４
１００．１３は、単一のＣＡＭセルアレイのうち、たと
えば、ロウアドレスに対応するＣＡＭセルについては、
一致検出線ＭＬ１〜ＭＬｎを用い、単一面上のＣＡＭア
レイのうち、コラムアドレスのために用いられるＣＡＭ
セルについては、一致検出線ＭＬ１′〜ＭＬｎ′を用い
ることとする。

【０３４９】ビット線およびワード線については、記憶
する行アドレスおよび列アドレスのビット数に応じて、
マスク動作を行なうための機能が設けられている。

【０３５０】このようにすると、ビット線、一致検出線
およびワード線をパターンとしては分割することなく、
１つのアレイにおいて、ロウアドレス用とコラムアドレ
ス用に分割してＣＡＭアレイを使用することができる。
このため、ＣＡＭの使用領域を最適化して使用すること
が可能となり、ＣＡＭアレイの利用効率が上昇し、ＣＡ
Ｍアレイ４０００の面積を一層低減することが可能とな
る。

【０３５１】すなわち、たとえば、図３０に示した構成
では、予め行アドレスの最大ビット数とコラムアドレス
の最大ビット数ならびに、冗長行および冗長列の最大数
に対応して、ロウアドレスおよびコラムアドレスのそれ
ぞれについてこれら最大値に対応し得るＣＡＭアレイを
別個に形成しておく必要がある。

【０３５２】これに対して、図３７に示した構成では、
ＣＡＭセルをロウアドレス用およびコラムアドレス用と
区別なく設けておくことができるので、アレイ面積をよ
り一層縮小することができる。

【０３５３】図３８は、図３７に示したＣＡＭアレイ中
のＣＡＭセルの構成を示す回路図である。

【０３５４】ＣＡＭセルは、内部アドレス信号を伝達す
るためのアドレスビット線ＣＢＬ１と、２つのインバー
タＩＮＶ１およびＩＮＶ２により構成される記憶素子Ｂ
ＳＥと、記憶素子ＢＳＥの記憶ノードｎ１とアドレスビ
ット線ＣＢＬ１とを、信号線ＴＷＬのレベルに応じて接
続するためのＮチャネル型アクセストランジスタＴＡ１
と、上記内部アドレス信号と相補な内部アドレス信号を
伝達するためのアドレスビット線／ＣＢＬ１と、記憶素
子ＢＳＥの記憶ノードｎ２とアドレスビット線／ＣＢＬ
２１の間の接続を、信号ＴＷＬのレベルに応じて接続す
るためのＮチャネル型アクセストランジスタＴＡ２と、
第１の一致検出線ＭＬ１と接地電位との間に直列に接続
されるＮチャネルトランジスタＴ１１１およびＴ１２１
と、第１の一致検出線ＭＬ１と接地電位との間に直列に
接続されるトランジスタＴ１３１およびＴ１４１とを含
む。

【０３５５】ＣＡＭセルは、さらに、第２の一致検出線
ＭＬ２と接地電位との間に直列に接続されるＮチャネル
トランジスタＴ１１２およびＴ１２２と、第２の一致検
出線ＭＬ２と接地電位との間に直列に接続されるトラン
ジスタＴ１３２およびＴ１４２とを含む。

【０３５６】トランジスタＴ１１１のゲートは、アドレ
スビット線ＣＢＬ１と接続し、トランジスタＴ１２１の
ゲートは、記憶素子ＢＳＥの記憶ノードｎ２と接続して
いる。また、トランジスタＴ１１２のゲートは、アドレ
スビット線ＣＢＬ１と接続し、トランジスタＴ１２２の
ゲートは、記憶素子ＢＳＥの記憶ノードｎ２と接続して
いる。

【０３５７】トランジスタＴ１３１のゲートは、記憶素
子ＢＳＥの記憶ノードｎ１と接続し、トランジスタＴ１
４１のゲートはアドレスビット線／ＣＢＬ１と接続して
いる。また、トランジスタＴ１３２のゲートは、記憶素
子ＢＳＥの記憶ノードｎ１と接続し、トランジスタＴ１
４２のゲートはアドレスビット線／ＣＢＬ１と接続して
いる。

【０３５８】このような構成とすることで、アドレスビ
ット線、一致検出線、ワード線等をＣＡＭセルアレイ内
で、分割することなく、ロウアドレスおよびコラムアド
レスのビット数や冗長行および列の数に対応して、柔軟
に不良アドレス記憶のためのＣＡＭセルアレイを構成で
きる。したがって、ＣＡＭセルの利用効率が向上し、全
体として、ＣＡＭセルアレイの面積を低減できる。

【０３５９】図３９は、ＣＡＭセルアレイのさらに他の
構成を示す概念図である。図３９に示した構成では、単
一のＣＡＭセルアレイをロウアドレス比較動作とコラム
アドレス比較動作との２回に分けて動作させる。

【０３６０】すなわち、ビット線制御系４０２０とワー
ド線・一致検出線制御系４１００．１４は、１回目のテ
ストサイクルでは、ロウアドレス部分についてのみ不良
検出と記憶動作を行ない、このようにして検出された冗
長置換されるべき欠陥行アドレスを外部に読出す。

【０３６１】続いて、２回目のテストサイクルにおい
て、今度はＣＡＭセルアレイでコラムアドレスのみの記
憶と比較動作を行なう。

【０３６２】ロウアドレス比較動作およびコラムアドレ
ス比較動作は、それぞれの必要なビット数およびワード
線に応じて不必要部分をマスクすることにより、比較動
作時に必要なＣＡＭアレイ構成を実現する。

【０３６３】このような構成によっても、ＣＡＭアレイ
は均一に近い一面構成にでき、アレイ構成の簡単化によ
り面積が縮小でき、かつ、行アドレスおよびコラムアド
レスについてＣＡＭアレイを共有できるので、よりアレ
イ面積を縮小することが可能となる。

【０３６４】［実施の形態４］図４０は、ビルトインセ
ルフテストを行なうテスト動作の他の例を示すフローチ
ャートである。

【０３６５】まず、ＣＡＭセルアレイの初期化が行なわ
れる（ステップＳ２０２）。メモリテストの実行（ステ
ップＳ２０４）と並行して、不良行および列アドレスを
それぞれＣＡＭアレイのビット線に入力する（ステップ
Ｓ２０６）。

【０３６６】ＣＡＭアレイ上で既にストアされているア
ドレスの場合は（ステップＳ２０８）、何ら処理が行な
われず、ＣＡＭアレイにストアされていないアドレスの
場合は（ステップＳ２０８）、新しい不良アドレスがＣ
ＡＭアレイに書込まれる（ステップＳ２１０）。このよ
うなテストをメモリテストが終了するまで繰返す（ステ
ップＳ２１２）。

【０３６７】メモリテスト終了時に不良救済解を選択
し、結果の出力が行なわれる（ステップＳ２１４）。

【０３６８】次に、メモリを実使用する際に、救済解の
情報に従って、メモリアクセスをスペア／ノーマルセル
に切換える動作を行なう。

【０３６９】具体的には、ビルトイン冗長解析が終了後
に、救済回に相当する不良アドレスを再びＣＡＭアレイ
にストアする（ステップＳ２１６）。

【０３７０】このような状態で、通常動作におけるメモ
リの実使用に入り、アクセスアドレスと不良アドレスの
比較一致をビルトイン冗長懐石回路４００中のＣＡＭア
レイで行ない（ステップＳ２１８）、救済アドレスにヒ
ットした場合は（ステップＳ２２０）、対応するスペア
メモリセルにアクセスし（ステップＳ２２４）、ヒット
しない場合は（ステップＳ２２０）、そのままアクセス
アドレスによりメモリアクセスを行なう（ステップＳ２
２２）という処理を行なう。

【０３７１】このような動作を行なえば、アドレス比較
一致のために設けたＣＡＭアレイを冗長救済を行なうた
めのプログラムメモリとしても用いることができるの
で、チップ面積をより縮小することが可能となる。

【０３７２】［実施の形態５］以上説明した実施の形態
１〜実施の形態４においては、ＣＡＭセルアレイのうち
所定のアドレスビット線対ＣＢＬ１および／ＣＢＬ１に
ついて、マスク動作を行なうために、図１２および図１
３に示された回路構成を用いているものとした。

【０３７３】実施の形態５では、このようなマスク動作
を可能とする他の回路構成について説明する。

【０３７４】図４１は、たとえば、図１１に示した実施
の形態１のビット線ドライバ＋Ｓ／Ａ回路４０２０のう
ちのドライバ／センスアンプ部４０２０Ｖの中に含ま
れ、ＣＡＭセルアレイ４０００中の対応するビット線対
ＣＢＬ１，／ＣＢＬ１の電位レベルを駆動し、かつ読出
動作において、このビット線対ＣＢＬ１，／ＣＢＬ１に
読出されたＣＡＭセルからのデータを増幅して読出アド
レスとして出力するための他の回路構成を説明する回路
図である。この回路を他の実施の形態の半導体集積回路
装置に適用することも可能である。

【０３７５】図４１を参照して、インプットバッファＩ
ＢＦ１は、列アドレス信号ＲＡ＜ｉ＞を受けて、バッフ
ァ処理した結果を出力する。インプットバッファＩＢＦ
１と内部ノードｎ１１との間には、ＮチャネルＭＯＳト
ランジスタＴＲ５０２が設けられる。内部ノードｎ１１
とノードｎ１２との間には、ＮチャネルＭＯＳトランジ
スタＴＲ５０４が設けられる。トランジスタＴＲ５０４
のゲートは、コマンドデコーダ４０１０からのデータの
書き込みタイミングを制御するための信号ＣＷＥを受け
る。ノードｎ１２は、アドレスビット線ＣＢＬ１と結合
する。

【０３７６】一方、インバータＩＮＶ５０４は、ノード
ｎ１２の電位レベルを入力に受け、反転して出力する。
インバータＩＮＶ５０４の出力ノードと内部ノードｎ２
１との間には、ＮチャネルＭＯＳトランジスタＴＲ５１
２が設けられる。内部ノードｎ２１とアドレスビット線
／ＣＢＬ１との間には、ＮチャネルＭＯＳトランジスタ
ＴＲ５１４が設けられる。トランジスタＴＲ５１４のゲ
ートも、制御信号ＣＷＥを受ける。

【０３７７】レジスタ回路ＲＧ５０２は、コマンドデコ
ーダ４０１０からの指示に応じて、アドレスビット線Ｃ
ＢＬ１および／ＣＢＬ１に対してマスク動作を行なう場
合には、”Ｈ”レベルを出力するように設定され、マス
ク動作を行なわない場合には、”Ｌ”レベルを出力する
ように設定される。

【０３７８】ノードｎ１１と接地電圧との間には、トラ
ンジスタＴＲ５１０が設けられ、トランジスタＴＲ５１
０のゲートは、レジスタＲＧ５０２の出力を受ける。ノ
ードｎ１１とノードｎ２１とは、結合している。また、
トランジスタＴＲ５０２とトランジスタＴＲ５１２のゲ
ートは、ともに、インバータＩＮＶ５０２の出力を受け
る。

【０３７９】なお、図４１では、図１２に示したセンス
アンプＳ／Ａは、図示省略している。

【０３８０】ドライバ／センスアンプ部４０２０Ｖの他
のビット線対に対応しても同様の構成が設けられる。ま
た、ドライバ／センスアンプ部４０３０Ｖについても、
同様の構成が設けられている。

【０３８１】レジスタＲＧ５０２の設定値に応じて、マ
スク動作が指示されている場合、アドレスビット線ＣＢ
Ｌ１および／ＣＢＬ１のレベルは、”Ｌ”レベルに固定
される。このため、図８に示したＣＡＭセルにおいて、
その記憶データの値に関わりなく、トランジスタＴ１１
およびＴ１４が遮断状態となる。このため、一致判定線
ＭＬのレベルは、マスク動作が指示されたビット線対に
よっては、プリチャージレベルの”Ｈ”レベルから放電
により低下することがない。このため、ＣＡＭセルのう
ちの特定のビット線対に対して、マスク動作を指示する
ことにより消費電力が低減されるという効果もある。

【０３８２】図４２は、図１１に示した構成のうち、ド
ライバ／センスアンプ部４０２０Ｆ中に含まれ、ＣＡＭ
セルアレイ４０００中の対応するビット線対ＣＢＬ２，
／ＣＢＬ２の電位レベルを駆動し、かつこのビット線対
からの読出データを増幅して出力するために、図４１に
示した回路に対応して設けられる回路構成を説明するた
めの概略ブロック図である。

【０３８３】図４２を参照して、インプットバッファＩ
ＢＦ３は、列アドレス信号ＲＡ＜ｉ´＞を受けて、バッ
ファ処理した結果を出力する。インプットバッファＩＢ
Ｆ１と内部ノードｎ３１との間には、ＮチャネルＭＯＳ
トランジスタＴＲ５２４が設けられる。トランジスタＴ
Ｒ５２４のゲートは、制御信号ＣＷＥを受ける。ノード
ｎ３１は、アドレスビット線ＣＢＬ２と結合する。

【０３８４】一方、インバータＩＮＶ５２４は、ノード
ｎ３１の電位レベルを入力に受け、反転して出力する。
インバータＩＮＶ５２４の出力ノードとアドレスビット
線／ＣＢＬ２との間には、ＮチャネルＭＯＳトランジス
タＴＲ５３４が設けられる。トランジスタＴＲ５３４の
ゲートも、制御信号ＣＷＥを受ける。

【０３８５】このような構成によっても、図１２および
図１３に示した回路と同様の効果を奏することが可能で
ある。

【０３８６】なお、以上の説明では、同一チップ上に搭
載されるのは、複数のＤＲＡＭコアであるものとした
が、本発明はこのような場合に限定されることなく、よ
り一般的に、複数の半導体メモリ回路が同一チップ上に
搭載され、各半導体メモリ回路について冗長メモリセル
行および冗長メモリセル列が設けられて、冗長置換によ
り不良ビットの救済が行われるような半導体集積回路装
置に対して適用可能なものである。

【０３８７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０３８８】

【発明の効果】請求項１、２、４、５および６記載の半
導体集積回路装置は、同一チップ上に形成される複数の
半導体メモリ回路のメモリ容量がそれぞれ異なる場合に
おいても、比較的小さな回路規模で不良メモリセルの検
出と冗長解析とを行なうことが可能で、冗長解析機能を
有するテスト回路を半導体集積回路装置自身に搭載する
ことが可能である。

【０３８９】請求項３および７記載の半導体集積回路装
置は、同一チップ上に形成される複数の半導体メモリ回
路に設けられる冗長メモリセルの構成が異なる場合にお
いても、比較的小さな回路規模で不良メモリセルの検出
と冗長解析とを行なうことが可能で、冗長解析機能を有
するテスト回路を半導体集積回路装置自身に搭載するこ
とが可能である。

【０３９０】請求項８〜１０記載の半導体集積回路装置
は、自己テスト回路とテスト対象のメモリ回路とのデー
タ授受のための回路構成を簡略化でき、チップ面積の低
減を図ることができる。

【０３９１】請求項１１記載の半導体集積回路装置で
は、メモリ回路と冗長置換テスト回路の各々でテストの
ためのアドレスを生成するので、テスト中において、冗
長置換テスト回路からアドレスをメモリ回路に転送する
必要がなく、テスト時間を短縮できる。

【０３９２】請求項１２〜１５記載の半導体集積回路装
置は、一面の連想記憶型セルアレイにより不良アドレス
の記憶および比較動作が可能で、チップ面積の低減を図
ることができる。

【０３９３】請求項１６記載の半導体集積回路装置は、
連想記憶型セルアレイを不良アドレスのプログラミング
および比較処理にも用いるので、チップ面積の低減を図
ることができる。

【図面の簡単な説明】

【図１】 本発明に係る半導体集積回路装置１０００の
構成を説明するための概略ブロック図である。

【図２】 図１に示したＤＲＡＭコア１００．１の構成
を説明するための概略ブロック図である。

【図３】 図１に示したビルトインセルフテスト回路３
００の構成を説明するための概略ブロック図である。

【図４】 不良ビットの検出および冗長メモリセル行お
よび冗長メモリセル列との置換動作を説明するための概
念図である。

【図５】 図４に示した順序で不良ビットが検出された
場合の冗長救済のための冗長行と冗長列の置換順序と、
置換可能性の関係を示す図である。

【図６】 メモリ容量の異なるＤＲＡＭコアに対するテ
スト動作の概念を説明するための図である。

【図７】 アドレス置換判定器ＡＲＤの部分を抜き出し
て示す概略ブロック図である。

【図８】 記憶セル列ＭＣＲ１１およびＭＣＲ１２内の
ＣＡＭセルの構成を示す回路図である。

【図９】 連想記憶型セル（ＣＡＭセル）の動作を説明
するためのタイミングチャートである。

【図１０】 図１に示したビルトイン冗長解析回路４０
０の全体構成を説明するための概略ブロック図である。

【図１１】 ＣＡＭセルアレイ４０００およびビット線
ドライバ＋Ｓ／Ａ回路４０２０および４０３０を抜き出
して示す概念図である。

【図１２】 ビット線ドライバ＋Ｓ／Ａ回路４０２０の
うちのドライバ／センスアンプ部４０２０Ｖの中に含ま
れる回路構成を説明する回路図である。

【図１３】 ビット線ドライバ＋Ｓ／Ａ回路４０２０の
うちのドライバ／センスアンプ部４０２０Ｆの中に含ま
れる回路構成を説明する回路図である。

【図１４】 図１０に示した置換判定部４１００．１の
構成を説明するための概略ブロック図である。

【図１５】 図１４に示した選択回路ＳＥＬ１の構成を
説明するための概略ブロック図である。

【図１６】 図１５に示したラッチ回路ＬＴ４５１の構
成を説明するための概略ブロック図である。

【図１７】 選択回路ＳＥＬ１をコマンドデコーダ４０
１０からの制御信号に従って設定する場合の動作を説明
するためのタイミングチャートである。

【図１８】 図１に示したフリップフロップ回路５０
０．１の構成を説明するための概略ブロック図である。

【図１９】 選択回路５１０．１の構成を説明するため
の概略ブロック図である。

【図２０】 選択回路５２０．１の構成を説明するため
の概略ブロック図である。

【図２１】 ビルトインセルフテスト回路３００および
ビルトイン冗長解析回路４００の動作を説明するための
第１のフローチャートである。

【図２２】 ビルトインセルフテスト回路３００および
ビルトイン冗長解析回路４００の動作を説明するための
第２のフローチャートである。

【図２３】 図２に示したアドレス生成回路３４の動作
を説明するためのタイミングチャートである。

【図２４】 アドレス生成回路３３０および比較器３４
４ならびに最大アドレスレジスタ３４２の構成を説明す
るための概略ブロック図である。

【図２５】 図２４で説明したアドレス生成回路３３０
の動作を説明するためのタイミングチャートである。

【図２６】 本発明の実施の形態２の半導体集積回路装
置２０００の構成を説明するための概略ブロック図であ
る。

【図２７】 図２６に示した構成のうち、ＤＲＡＭコア
のインターフェイス部１１４の構成を説明するための概
略ブロック図である。

【図２８】 スイッチ部１１６．１〜１１６．ｎ、ロー
カル制御回路１１８．１〜１１８．ｎ、フリップフロッ
プ回路１２０．１〜１２０．ｎの構成を説明するための
概略ブロック図である。

【図２９】 ＤＲＡＭコア１００のテストを行なう際の
タイミングチャートである。

【図３０】 ビルトイン冗長解析回路４００中に含ませ
ることが可能なＣＡＭセルアレイ４０００の他の構成を
説明するための概略ブロック図である。

【図３１】 図３０に示したＣＡＭセルアレイの構成を
概念的に示す図である。

【図３２】 図３１に示したＣＡＭアレイのうち、黒の
太線で囲んだ部分ＰＡの構成をより詳細に説明するため
の配線パターン図である。

【図３３】 ＣＡＭセルアレイ４０００の他の構成を示
す概略ブロック図である。

【図３４】 図３３に示したＣＡＭアレイの構成を概念
的に示す図である。

【図３５】 ＣＡＭセルＭＣ´ｎ１の構成をより詳細に
説明するための配線パターン図である。

【図３６】 図３４に示したＣＡＭアレイのうち、ロウ
アドレス用のＣＡＭアレイとコラムアドレス用のＣＡＭ
アレイの境界部の構成を示す配線パターン図である。

【図３７】 ＣＡＭセルアレイの他の構成を示す概略ブ
ロック図である。

【図３８】 図３７に示したＣＡＭアレイ中のＣＡＭセ
ルの構成を示す回路図である。

【図３９】 ＣＡＭセルアレイのさらに他の構成を示す
概念図である。

【図４０】 ビルトインセルフテストを行なうテスト動
作の他の例を示すフローチャートである。

【図４１】 ビット線ドライバ＋Ｓ／Ａ回路４０２０の
うちのドライバ／センスアンプ部４０２０Ｖの中に含ま
れる他の回路構成を説明する回路図である。

【図４２】 ビット線ドライバ＋Ｓ／Ａ回路４０２０の
うちのドライバ／センスアンプ部４０２０Ｆの中に含ま
れる他の回路構成を説明する回路図である。

【図４３】 ＤＲＡＭコア８０１０と、ロジック回路８
０２０とを集積化した半導体集積回路装置８０００に対
するテスト動作を説明するための概略ブロック図であ
る。

【図４４】 ビルトインセルフテスト／冗長救済解析部
８２３０を搭載した半導体集積回路装置８２００の構成
を説明するための概略ブロック図である。

【図４５】 １チップ上に複数のＤＲＡＭコアが集積化
された半導体集積回路装置８４００の構成を説明するた
めの概略ブロック図である。

【符号の説明】

１０，１２，１４，１６，１８，２０，２２ 外部端
子、３０ コマンドデコーダ、３２ アドレスバッフ
ァ、３４ アドレス生成回路、３６ 切換回路、４０
ロウアドレスデコーダ、４２ ワード線ドライバ、５０
コラムアドレスデコーダ、５２ 列選択ゲート、６０
センスアンプ、７０ リードアンプ、７２，８２ デ
ータラッチ、８０ ライトドライバ、１００．１〜１０
０．ｎ ＤＲＡＭコア、１１０ メモリセルアレイ、２
００．１〜２００．ｎ ロジック回路、３００ ３１０
ＢＩＳＴコントロール部、３２０ ビルトイン冗長解
析コントロール部、３３０ アドレス生成回路、３４０
パラレルシリアル変換部、３４２ 最大アドレスレジ
スタ、３４４ 比較器、３５０ アドレス・データシフ
トラッチ回路、３６０ 比較回路、４００ ビルトイン
冗長解析回路、５００．１〜５００．ｎ フリップフロ
ップ回路、４０００ ＣＡＭセルアレイ、４０１０ コ
マンドデコーダ、４０２０，４０３０ ビット線ドライ
バ＋センスアンプ回路、４１００．１〜４１００．６
置換判定部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 15/04 Ｈ０１Ｌ 27/10 ４９１ ６０１ Ｇ１１Ｃ 11/34 ３７１Ａ Ｈ０１Ｌ 21/822 ３７１Ｄ 27/04 Ｈ０１Ｌ 27/04 Ｔ // Ｈ０１Ｌ 27/10 ４９１ Ｇ０１Ｒ 31/28 Ｂ Ｖ (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 河越 知也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AB01 AC03 AK07 AL09 5F038 AV06 DF05 DT08 DT15 DT17 DT18 EZ20 5F083 GA11 LA04 LA05 LA11 LA12 LA18 ZA10 ZA20 5L106 AA01 CC05 CC08 CC09 CC14 CC17 CC21 CC32 DD03 DD25 GG05 5M024 AA54 AA55 BB30 BB40 GG20 HH10 HH16 KK32 LL01 LL11 MM02 MM12 MM13 PP01 PP02 PP03 PP05 PP07 PP10 QQ01

Claims (16)

【特許請求の範囲】
1. 【請求項１】 複数のメモリ回路を備え、 各前記メモリ回路は、 複数の正規メモリセルを含む正規メモリセルアレイと、 複数の予備メモリセル行および予備メモリセル列を含む
   予備メモリセルアレイとを含み、 前記複数のメモリ回路に共通に設けられ、置換救済する
   べき不良アドレスを決定するための冗長置換テスト回路
   をさらに備え、 前記冗長置換テスト回路は、 前記メモリセルを順次選択するための前記アドレス信号
   を生成し、前記メモリセルから読み出されたデータと期
   待値データとの比較結果に応じて、不良メモリセルの検
   出を行うための自己テスト回路と、 前記自己テスト回路からの前記アドレス信号と前記不良
   メモリセルの検出結果とに応じて、各前記複数の予備メ
   モリセル行および予備メモリセル列で置換するべき不良
   アドレスを決定するための冗長解析回路とを含み、 前記冗長解析回路は、 前記不良メモリセルに対応する不良アドレスを記憶する
   ためのアドレス記憶回路と、 前記複数のメモリ回路のうちテスト対象となるメモリ回
   路の容量に応じて、前記アドレス記憶回路の有効な使用
   領域を制限し、前記アドレス記憶回路へのデータ格納を
   行うための駆動回路と、 前記アドレス記憶回路に保持された前記不良アドレスに
   応じて、いずれの前記予備メモリセル行および予備メモ
   リセル列で置換するかを判定する判定回路とを有し、 前記アドレス記憶回路は、順次検出される不良アドレス
   のうち、すでに記憶されている不良行アドレスおよび不
   良列アドレスのいずれとも異なる不良アドレスを選択的
   に記憶する、半導体集積回路装置。
2. 【請求項２】 前記アドレス記憶回路は、 行列状に配列された複数の連想記憶型セルを含む、請求
   項１記載の半導体集積回路装置。
3. 【請求項３】 前記判定部は、 前記複数のメモリ回路のうち最大個数の前記予備メモリ
   セル行と予備メモリセル列を含むメモリ回路において、
   前記不良メモリセルを含む正規メモリセル行または正規
   メモリセル列を順次前記予備メモリセル行と予備メモリ
   セル列で置換するステップの順序の組合せのぞれぞれに
   対応して設けられる複数の置換判定部を含み、 各前記置換判定部は、 前記置換ステップのうちの最終ステップまでで、前記不
   良メモリセルの置換が完了するかを判定するための置換
   順序判定回路と、 前記複数のメモリ回路のうちテスト対象となるメモリ回
   路に含まれる前記予備メモリセル行および予備メモリセ
   ル列の個数に応じて、前記置換ステップのうちのいずれ
   のステップを前記最終ステップとするかを設定するため
   の判定ステップ制限回路とを有する、請求項２記載の半
   導体集積回路装置。
4. 【請求項４】 前記複数のメモリ回路に含まれる予備メ
   モリセル行のうち、最大個数の予備メモリセル行は、ｍ
   個（ｍ：自然数）であり、 前記複数のメモリ回路に含まれる予備メモリセル列のう
   ち、最大個数の予備メモリセル列は、ｎ個（ｎ：自然
   数）であり、 前記判定回路は、 前記ｍ個の予備メモリセル行と前記ｎ個の予備メモリセ
   ル列とを、前記不良メモリセルを含む正規メモリセル行
   または正規メモリセル列と順次置換するステップの順序
   の組合せのぞれぞれに対応して設けられる複数の置換判
   定部を含み、 前記アドレス記憶回路は、 前記複数の置換判定部にぞれぞれ対応して設けられ、前
   記不良アドレスのうちｍ個の不良行アドレスを記憶する
   ことが可能な個数の第１の記憶セル列と、 前記複数の置換判定部にぞれぞれ対応して設けられ、前
   記不良アドレスのうちｎ個の不良列アドレスを記憶する
   ことが可能な個数の第２の記憶セル列とを含み、 各前記置換判定部は、対応する前記第１の記憶セル列と
   前記第２の記憶セル列とを、すでに記憶されている前記
   不良行アドレスまたは前記不良列アドレスとは行アドレ
   スまたは列アドレスのいずれもが異なる不良メモリセル
   が検出されたときに、対応するステップの順序に従って
   活性化する、請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記第１の記憶セル列と前記第２の記憶
   セル列の各々は、 複数の連想記憶型セルを含む、請求項４記載の半導体集
   積回路装置。
6. 【請求項６】 前記駆動回路は、 複数の前記第１の記憶セル列に共通に設けられ、前記不
   良アドレスを伝達するための複数の第１のビット線対
   と、 前記テスト対象となるメモリ回路の容量に対応する行ア
   ドレスのビット数に応じて、前記複数の第１のビット線
   対のうち前記行アドレスのビット数に相当する個数の第
   １のビット線対には不良行アドレスを伝達し、残りの第
   １のビット線対には固定電位レベルを伝達する第１のビ
   ット線駆動回路と、 複数の前記第２の記憶セル列に共通に設けられ、前記不
   良アドレスを伝達するための複数の第２のビット線対
   と、 前記テスト対象となるメモリ回路の容量に対応する列ア
   ドレスのビット数に応じて、前記複数の第２のビット線
   対のうち前記列アドレスのビット数に相当する個数の第
   ２のビット線対には不良列アドレスを伝達し、残りの第
   ２のビット線対には固定電位レベルを伝達する第２のビ
   ット線駆動回路とを含む、請求項５記載の半導体集積回
   路装置。
7. 【請求項７】 各前記置換判定部は、 前記置換するステップの各ステップに対応して設けら
   れ、すでに記憶されている前記不良行アドレスまたは前
   記不良列アドレスとは行アドレスまたは列アドレスのい
   ずれもが異なる不良メモリセルが検出されたときに、対
   応するステップの順序で対応する前記第１の記憶セル列
   と前記第２の記憶セル列への書込み動作を活性化するた
   めの複数の活性化信号をそれぞれ出力する複数の論理ゲ
   ートと、 前記複数のメモリ回路のうちテスト対象となるメモリ回
   路に含まれる前記予備メモリセル行および予備メモリセ
   ル列の個数に応じて、前記複数の活性化信号のうちのい
   ずれの活性化信号が活性化されたときに、前記不良メモ
   リセルの置換ステップが最終ステップに達したと判定す
   るかを設定するための判定ステップ制限回路とを有す
   る、請求項５記載の半導体集積回路装置。
8. 【請求項８】 前記複数のメモリ回路にそれぞれ対応し
   て設けられ、互いに直列に接続された複数の選択回路を
   さらに備え、 前記複数のメモリ回路のうちテスト対象となるメモリ回
   路への書込みデータは、前記自己テスト回路から前記複
   数の選択回路を順次経由するシフト動作により伝達され
   る、請求項１〜７記載の半導体集積回路装置。
9. 【請求項９】 前記複数のメモリ回路にそれぞれ対応し
   て設けられ、互いに直列に接続された複数の選択回路を
   さらに備え、 前記複数のメモリ回路のうちテスト対象となるメモリ回
   路からの読出しデータは、前記複数の選択回路を順次経
   由するシフト動作により前記自己テスト回路へ伝達され
   る、請求項１〜７記載の半導体集積回路装置。
10. 【請求項１０】 前記複数のメモリ回路にそれぞれ対応
    して設けられ、互いに直列に接続された複数の選択回路
    と、 前記複数のメモリ回路にそれぞれ対応して設けられる複
    数のロジック回路とをさらに備え、 テスト動作においては、前記自己テスト回路と前記複数
    のメモリ回路のうちテスト対象となるメモリ回路との間
    データの授受は、データを前記複数の選択回路を順次経
    由するシフト動作により行われ、通常動作においては、
    前記複数の選択回路をそれぞれ介して、前記複数のロジ
    ック回路と前記複数のメモリ回路との間のデータの授受
    が行われる、請求項１〜７記載の半導体集積回路装置。
11. 【請求項１１】 前記冗長置換テストは、前記複数のメ
    モリ回路のうちテスト対象となるメモリ回路のメモリセ
    ルアレイの大きさに応じて、テスト動作のための内部ア
    ドレスを生成するための第１の内部アドレス生成回路を
    さらに含み、 各前記メモリ回路は、前記冗長置換回路から与えられた
    初期値に基づいて、前記第１の内部アドレス生成回路と
    同期して、前記メモリ回路のテスト動作のための内部ア
    ドレスを生成する第２の内部アドレス生成回路をさらに
    含む、請求項１記載の半導体集積回路装置。
12. 【請求項１２】 前記アドレス記憶回路は、 行列状に行列状に配列された複数の連想記憶型セルを含
    む連想記憶型セルアレイを含み、 前記連想記憶型セルアレイは、 前記連想記憶型セルアレイの行に対応してそれぞれ設け
    られる複数のワード線と、 前記連想記憶型セルアレイの行に対応してそれぞれ設け
    られる複数の一致検出線とを含み、 前記連想記憶型セルアレイは、前記ワード線方向に沿っ
    て分割された第１および第２の連想記憶型セルアレイに
    分割され、 前記第１の連想記憶型セルアレイは、前記第１の連想記
    憶型セルアレイの列に対応してそれぞれ設けられ、検出
    された不良行アドレスを伝達するための複数の第１のビ
    ット線対を含み、 前記第２の連想記憶型セルアレイは、前記第２の連想記
    憶型セルアレイの列に対応してそれぞれ設けられ、検出
    された不良行アドレスを伝達するための複数の第２のビ
    ット線対を含む、請求項１記載の半導体集積回路装置。
13. 【請求項１３】 前記アドレス記憶回路は、 行列状に行列状に配列された複数の連想記憶型セルを含
    む連想記憶型セルアレイを含み、 前記連想記憶型セルアレイは、列方向に沿って分割され
    た第１および第２の連想記憶型セルアレイに分割され、 前記第１の連想記憶型セルアレイは、 前記第１の連想記憶型セルアレイの行に対応してそれぞ
    れ設けられる複数の第１のワード線と、 前記第１の連想記憶型セルアレイの行に対応してそれぞ
    れ設けられる複数の第１の一致検出線と、 前記第１の連想記憶型セルアレイの列に対応してそれぞ
    れ設けられ、検出された不良行アドレスを伝達するため
    の複数の第１のビット線対とを含み、 前記第２の連想記憶型セルアレイは、 前記第２の連想記憶型セルアレイの行に対応してそれぞ
    れ設けられる複数の第２のワード線と、 前記第２の連想記憶型セルアレイの行に対応してそれぞ
    れ設けられる複数の第２の一致検出線と、 前記第２の連想記憶型セルアレイの列に対応してそれぞ
    れ設けられ、検出された不良行アドレスを伝達するため
    の複数の第２のビット線対とを含む、請求項１記載の半
    導体集積回路装置。
14. 【請求項１４】 前記アドレス記憶回路は、 行列状に行列状に配列された複数の連想記憶型セルを含
    む連想記憶型セルアレイを含み、 前記連想記憶型セルアレイは、 前記連想記憶型セルアレイの行に対応してそれぞれ設け
    られる複数のワード線と、 前記連想記憶型セルアレイの行に対応してそれぞれ設け
    られる複数の第１の一致検出線と、 前記連想記憶型セルアレイの行に対応してそれぞれ設け
    られる複数の第２の一致検出線と、 前記連想記憶型セルアレイの列に対応してそれぞれ設け
    られ、検出された不良行アドレスおよび不良列アドレス
    を伝達するための複数のビット線対と、 前記複数の連想記憶型セルに既に格納された前記不良行
    アドレスと新たに検出された不良行アドレスを比較する
    場合には、前記第１の一致検出線を用い、前記複数の連
    想記憶型セルに既に格納された前記不良列アドレスと新
    たに検出された不良列アドレスを比較する場合には、前
    記第２の一致検出線を用いるように制御する一致検出手
    段とを含む、請求項１記載の半導体集積回路装置。
15. 【請求項１５】 前記アドレス記憶回路は、 行列状に行列状に配列された複数の連想記憶型セルを含
    む連想記憶型セルアレイを含み、 前記連想記憶型セルアレイは、 前記連想記憶型セルアレイの行に対応してそれぞれ設け
    られる複数のワード線と、 前記連想記憶型セルアレイの行に対応してそれぞれ設け
    られる複数の一致検出線と、 前記連想記憶型セルアレイの列に対応してそれぞれ設け
    られ、検出された不良行アドレスおよび不良列アドレス
    を伝達するための複数のビット線対と、 テスト動作の第１のサイクルにおいては、前期複数の連
    想記憶型セルに既に格納された前記不良行アドレスと新
    たに検出された不良行アドレスとを比較する処理を行な
    い、前記テスト動作の第２のサイクルにおいては、前記
    複数の連想記憶型セルに既に格納された前記不良列アド
    レスと新たに検出された不良列アドレスとを比較する処
    理を行なうように制御する一致検出手段とを含む、請求
    項１記載の半導体集積回路装置。
16. 【請求項１６】 前記複数の連想記憶型セルは、最終的
    に検出されて置換救済を行なうための不良行アドレスお
    よび不良列アドレスとを格納して、通常動作において、
    前記メモリ回路にアクセスされたアドレスと不良アドレ
    スとの比較のために使用される、請求項２記載の半導体
    集積回路装置。