KR20020016538A

KR20020016538A - 반도체 집적 회로 장치

Info

Publication number: KR20020016538A
Application number: KR1020010050892A
Authority: KR
Inventors: 하세가와다께히로
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 2000-08-24
Filing date: 2001-08-23
Publication date: 2002-03-04
Also published as: TW490842B; US6542419B2; JP2002074980A; US20020047181A1; JP3821637B2; KR100433022B1

Abstract

프로그램해야 할 퓨즈 어드레스를 보유하기 위한 전용 레지스터를 이용하지 않고 효율적인 전기적 프로그램 제어를 가능하게 한 퓨즈 회로를 구비한 반도체 집적 회로 장치를 제공한다.

퓨즈 회로(1)는 전기적 프로그램 가능한 퓨즈(10)와, 상기 프로그램된 퓨즈 데이터를 보유하기 위한 데이터 래치 회로(11)를 갖는다. 데이터 래치 회로(11)는 프로그램에 앞서서 프리차지 회로(14)에 의해 노드 FUADD가 "H"로 프리차지되고, 또한 프리셋 회로(12)에 의해 페일 어드레스 FAADD와 래치 신호 LATCHp의 논리에 의해 퓨즈(10)가 프로그램해야 하는 경우에 "H"가 프리셋된다. 프로그램 선택 회로(13)는 노드 FUADD를 감시하여, 퓨즈(10)의 프로그램의 가부(可否)를 선택적으로 제어한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 전기적으로 프로그램　가능한 퓨즈를 갖는 반도체 집적 회로 장치에 관한 것이다.

종래부터, 메모리를 탑재한 반도체 집적 회로에서는 불량 메모리 셀의 구제를 행하기 위해 용장 회로를 구비하고 있다. 용장 회로는 통상의 셀 어레이와 따로 설치된 불량 셀을 치환하기 위한 예비 셀 어레이와, 불량 셀의 어드레스를 기억하고, 외부로부터 입력된 어드레스와 불량 어드레스의 일치 검출을 행하여 치환 신호를 출력하기 위한 불량 어드레스 기억 회로를 포함한다.

불량 어드레스 기억 회로에는 보통 퓨즈가 이용된다. 이 종류의 퓨즈로서는 대표적으로 레이저 용단(溶斷)형 퓨즈가 이용된다. 그리고, 웨이퍼 단계에서 다이소트 테스트에 의해 검출된 불량 어드레스에 대응하는 퓨즈가 절단되고 불량 어드레스가 기억된다.

레이저 용단형 퓨즈는 외부로부터 레이저를 조사하여 절단하기 때문에, 집적 회로 칩을 패키지에 봉입한 후에 검출된 불량에는 대응할 수 없다. 패키지에 집적 회로 칩을 봉입한 후에도 프로그램할　수　있게　하기 위해서는 전기적 프로그램이 가능한 퓨즈를 이용하는 것이 필요하다. 그와 같은 퓨즈로서, 얇은 절연막을 이용하여, 고전압을 인가하고 절연막을 파괴함으로써 도통시키는 캐패시터형 퓨즈를 이용하는 방식이 이미 제안되어 있다(예를 들면, USP5110754 참조).

그러나, 상술된 전기적 프로그래밍을 행하는 캐패시터형 퓨즈를 이용한 경우에는, 집적 회로 칩의 패키징 후에 불량 어드레스를 해석하기 위한 테스트가 필요하게 되며, 따라서 테스트 비용이 증대한다. 또한, 논리 집적 회로에 탑재된 DRAM (통칭, 논리 혼재 DRAM)의 경우, DRAM부의 테스트를 행하기 위한 핀이 적기　때문에, 외부로부터 어드레스 및 데이터를 입력하여 DRAM부의 테스트를 행하는 것은 어렵다.

이와 같은 난점을 해소하기 위해서， 전기적 프로그램을 행하는 퓨즈와 함께, 메모리 셀 어레이를 내부적으로 테스트하기 위한 BIST(Built In Self-test) 회로를 칩에 탑재하는 방식이 제안되어 있다(예를 들면, USP5313424 참조). 이 BIST회로는 외부로부터의 기동에 의해 자동적으로 셀 어레이의 테스트를 행하여 불량 어드레스를 검출한다. 검출된 불량 어드레스는 퓨즈 회로로 전송되어, 전기적 프로그램이 행해진다.

그러나, 종래 제안되어 있는 BIST 회로 방식으로는 자동적으로 검출된 불량 어드레스를 보유하기 위한 전용 레지스터를 이용하는 것 외에, 퓨즈 회로를 제어하기 위해 복잡한 제어 회로를 필요로 한다. 이 때문에, 집적 회로 칩의 면적이 커진다는 난점이 있다.

본 발명은 프로그램해야 할 퓨즈 어드레스를 보유하기 위한 전용 레지스터를 이용하지 않고, 효율적인 전기적 프로그램 제어를 가능하게 한 퓨즈 회로를 구비한 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예에 따른　퓨즈 회로 구성을 나타내는 도면.

도 2는 동일 퓨즈 회로의 동작 파형을 나타내는 도면.

도 3은 동일 퓨즈 회로의 다른 동작 파형을 나타내는 도면.

도 4는 동일 퓨즈 회로의 다른 동작 파형을 나타내는 도면.

도 5는 본 발명의 다른 실시예에 따른 DRAM 회로 구성을 나타내는 도면.

도 6은 도 1의 실시예의 퓨즈 회로/퓨즈 프로그램 제어 회로의 구성을 나타내는 도면.

도 7은 동일 퓨즈 프로그램 제어 회로의 구체적인 구성을 나타내는 도면.

도 8은 동일 퓨즈 회로의 동작 파형을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 퓨즈 회로 유닛

2 : 고전압 인가 회로

10 : 퓨즈

11 : 데이터 래치 회로

12 : 프리셋 회로

13 : 프로그램 선택 회로

14 : 프리차지 회로

15 : 판독 회로

100 : 메모리 셀 어레이

101 : 컬럼 디코더

102 : 로우 디코더

103 : 입출력 회로

104 : 제어 회로

105, 106 : 퓨즈 회로(퓨즈 프로그램 제어 회로)

107 : 컬럼 어드레스 비교기

108 : 로우 어드레스 비교기

109 : BIST 회로

본 발명에 따른 반도체 집적 회로 장치는, 전기적으로 프로그램되는 퓨즈와, 상기 퓨즈가 프로그램된 후의 퓨즈 데이터를 보유하는 데이터 래치 회로와, 상기 퓨즈의 프로그램에 앞서서 상기 데이터 래치 회로에 프로그램해야 할 데이터를 프리셋하는 데이터 프리셋 회로와, 상기 데이터 래치 회로의 데이터 상태를 감시하여, 상기 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로를 구비하는 것을 특징으로 한다.

본 발명에 있어서, 퓨즈와 데이터 래치 회로　간에는 프로그램된 퓨즈 데이터를 판독하여 상기 데이터 래치 회로로 전송하는 판독 회로를 구비하는 것이 바람직하다. 그리고, 프로그램 선택 회로는 프로그램 후의 판독 회로에 의한 판독 동작으로 데이터 래치 회로가 프리셋된 데이터 상태가 반전한 것을 검출하여 퓨즈에 대한 프로그램 동작을 재차　행하지　못하게　하는 제어를 행한다.

본 발명에서 퓨즈의 프로그램 동작을 퓨즈 파괴 동작과 그 확인 판독 동작을 1 사이클로 하여 복수 사이클로 행하게 하는 프로그램 제어 회로를 구비하는 것이 더욱 바람직하다.

본 발명에서는 전기적 프로그램을 행하는 퓨즈에 대하여, 프로그램된 퓨즈 데이터를 보유하기 위한 데이터 래치 회로를, 프로그램해야 할 퓨즈 데이터를 프리셋하는 데이터 래치 회로로서도 활용하고 있다. 따라서, 프로그램해야 할 퓨즈 어드레스를 보유하기 위한 전용 레지스터를 이용할 필요가 없다.

또한, 프로그램해야 할 퓨즈 데이터를 프리셋하여 데이터 래치 회로의 출력 노드를 감시하여 프로그램 동작을 선택함으로써, 이미 프로그램된 퓨즈에 대해 프로그램 동작이 재차 행해지지 않도록 제어할 수 있어, 쓸데없는 전류를 흘리지 않고 효율적인 전기적 프로그램이 가능하게 된다.

특히, 퓨즈 프로그램을 복수 사이클로 행하도록 하면, 퓨즈 특성에 변동이 있는 경우라도, 특별히 큰 프로그램 전압을 이용하지 않고 퓨즈 파괴를 행하는 것이 가능하게 된다.

본 발명에 따른 반도체 집적 회로 장치는 또한, 전기적으로 프로그램되는 퓨즈와, 상기 퓨즈에 프로그램해야 할 데이터가 래치되는 데이터 래치 회로와, 이 데이터 래치 회로의 데이터 상태를 감시하여, 상기 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와, 상기 퓨즈에 프로그램된 퓨즈 데이터를 판독하여 상기 데이터 래치 회로로 전송하고, 상기 데이터 래치 회로의 데이터 상태를 갱신시키는 판독 회로를 구비하고, 상기 프로그램 선택 회로는 프로그램 후의 상기 판독 회로에 의한 판독 동작으로 상기 데이터 래치 회로의 데이터 상태가 반전하는 것을 검출하고, 상기 퓨즈에 대한 프로그램 동작을 재차 행하지 못하게 하는 제어를 행하는 것을 특징으로 한다.

본 발명에 따르면, 전기적 프로그램을 행하는 퓨즈에 대해, 확인 판독 동작을 행하여 프로그램 동작을 재차 행할 것 인지의 여부에 관한 프로그램 제어를 행함으로써, 쓸데 없는 전류를 사용하지 않아 효율적인 전기적 프로그램이 가능하게 된다.

본 발명에 따른 반도체 집적 회로 장치는 또한, 전기적으로 프로그램되는 복수의 퓨즈와, 이들의 퓨즈가 프로그램된 후의 퓨즈 데이터를 보유하기 위한, 각 퓨즈마다 설치된 데이터 래치 회로와, 상기 각 퓨즈의 프로그램에 앞서서 상기 데이터 래치 회로에 프로그램해야 할 퓨즈 데이터를 프리셋하는 데이터 프리셋 회로와, 상기 각 데이터 래치 회로의 데이터 상태를 감시하여, 상기 각 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와, 상기 복수의 퓨즈를 복수의 그룹으로 분류하여, 각 그룹마다 일괄하여 프로그램하는 동작을 순서대로 행하는 프로그램 제어 회로를 구비하는 것을 특징으로 한다.

본 발명은 또한, 노멀 셀 어레이와 그 불량 구제를 위한 예비 셀 어레이를 갖는 메모리 셀 어레이와, 이　메모리 셀 어레이의 메모리 셀 선택을 행하는 디코드 회로와, 불량 어드레스를 기억하고, 입력된 어드레스가 불량 어드레스와 일치했을 때의 치환 신호를 출력하여 상기 예비 셀 어레이를 선택하기 위해 상기 디코드 회로를 전환 제어하는 불량 어드레스 기억 회로를 구비한 반도체 집적 회로 장치에 있어서, 상기 불량 어드레스 기억 회로는 전기적으로 프로그램되는 복수의 퓨즈와, 이들 퓨즈가 프로그램된 후의 퓨즈 데이터를 보유하기 위한, 각 퓨즈마다 설치된 데이터 래치 회로와, 상기 각 퓨즈의 프로그램에 앞서서 상기 데이터 래치 회로에 프로그램해야 할 불량 어드레스 데이터를 프리셋하는 데이터 프리셋 회로와, 상기 각 데이터 래치 회로의 데이터 상태를 감시하여, 상기 각 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와, 상기 복수의 퓨즈를 복수의 그룹으로 분류하고, 각 그룹마다 일괄하여 프로그램하는 동작을 순서대로 행하는 프로그램 제어 회로를 구비하는 것을 특징으로 한다.

여기서, 그룹 단위에서의 퓨즈 프로그램 제어를 행하는 프로그램 제어 회로는, 구체적으로는 클럭에 의해 제어되어, 각 그룹의 퓨즈의 프로그램 동작을 퓨즈 파괴 동작과 상기 확인 판독 동작을 1 사이클로 하여 복수 사이클로 행하게 하는 제어를 행한다.

또한, 프로그램 제어 회로는， 예를 들면 각 그룹마다 그룹 내의 복수의 퓨즈에 대응하는 상기 데이터 래치 회로의 데이터 상태를 감시하여 그 그룹 내의 프로그램해야 할 모든 퓨즈의 프로그램 종료의 판정을 행하는 종료 판정 게이트와, 이 종료 판정 게이트로부터 얻을 수 있는 판정 신호에 기초하여, 각 그룹의 상기 프로그램 선택 회로를 순서대로 활성화시키는 선택 신호를 출력하는 선택 신호 출력 게이트를 구비하여 구성된다.

또한, 메모리 셀 어레이와 상기 불량 셀을 구제하기 위한 불량 기억 회로를 구비한 집적 회로의 경우에, 외부로부터의 기동에 의해 메모리 셀 어레이의 테스트를 행하고, 불량 어드레스를 검출하여 그 불량 어드레스 데이터를 불량 어드레스 기억 회로로 전송하는 테스트 회로를 설치함으로써, 집적 회로 칩 내에서 자동 테스트를 행하고, 그 결과를 불량 어드레스 기억 회로로 전송하여 보유하는 것이 가능하게 된다.

또한 본 발명에 따른 반도체 집적 회로 장치는, 전기적으로 프로그램되는 복수의 퓨즈와, 이들의 퓨즈에 프로그램해야 할 데이터를 래치하기 위한 각 퓨즈마다 설치된 데이터 래치 회로와, 각 데이터 래치 회로의 데이터 상태를 감시하고, 상기 각 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와, 상기 복수의 퓨즈를 복수의 그룹으로 분류하여, 각 그룹마다 일괄하여 프로그램하는 동작을 순서대로 행하는 프로그램 제어 회로와, 이　프로그램 제어 회로에 의한 소정의 그룹 내의 복수의 퓨즈에 대한 프로그램 동작 후, 각 퓨즈에 프로그램된 퓨즈 데이터의 판독 동작을 행하는 판독 회로를 구비하고, 상기 프로그램 제어 회로는 각 그룹마다 상기 판독 회로에 의한 판독 동작에 기초하여 그 그룹 내의 프로그램해야 할 모든 퓨즈의 프로그램 종료의 판정을 행하는 종료 판정 게이트와, 종료 판정 게이트로부터 얻을 수 있는 판정 신호에 기초하여, 각 그룹의 상기 프로그램 선택 회로를 순서대로 활성화시키는 선택 신호를 출력하는 선택 신호 출력 게이트를 갖는 것을 특징으로 한다.

본 발명에 따르면, 전기적으로 프로그램되는 복수의 퓨즈를 그룹 분류하여, 각 그룹마다 순차, 일괄 프로그램 동작과 그 후의 확인 판독 동작의 프로그램 제어를 행함으로써, 쓸데없는 전류를 소비하지 않아 효율적인 전기적 프로그램이 가능해진다.

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은 본 발명의 실시예에 따른 반도체 집적 회로칩에 탑재되는 퓨즈 회로의 등가 회로 구성을 나타내고 있다. 복수의 퓨즈 회로 유닛(1)은, 예를 들면 불량(페일) 어드레스를 기억하기 위한 각각 전기적 프로그램을 행하는 캐패시터형 퓨즈(10)와, 프로그램된 퓨즈 데이터를 보유하기 위한 데이터 래치 회로(11)를 갖는다. 퓨즈(10)는 프로그램 전에는 비도통이고, 고전압을 인가하여 캐패시터 절연막을 파괴함으로써 도통 상태가 된다. 퓨즈(10)의 구조로서는 MOS 트랜지스터와 마찬가지의 공정으로 만들어지는 MOS 캐패시터 혹은 DRAM의 트렌치 캐패시터와 마찬가지의　캐패시터 등이 이용된다. 혹은 전류를 흘려서 용단하는 타입의 퓨즈도 이용할 수 있다.

복수의 퓨즈 회로 유닛(1)에 각각 포함되는 퓨즈(10)의 한쪽 노드는 공통으로, 고전압 인가 회로(2)를 구성하는 공통 노드 CN에 접속되어 있다. 상기 공통 노드 CN에 공급되는 고전압은 외부로부터 패드를 통해 입력되는 것이라도 좋고, 혹은 내부의 고전압 발생 회로로부터 출력되는 것이라도 좋다. 고전압 인가 회로(2)는 공통 노드 CN을 부하 NMOS 트랜지스터 Qn9를 통해 접지하기 위한 스위치용 NMOS 트랜지스터 Qn8을 갖는다. 즉， 프로그램 신호 PROGp가 "L"인 동안에 NMOS 트랜지스터 Qn8이 온하여 공통 노드 CN은 저레벨로 설정된다. 프로그램 신호 PROGp가 "H"가 되면, NMOS 트랜지스터 Qn8이 오프가 되고, 공통 노드 CN에 인가된 고전압은 각 퓨즈 회로 유닛(1)의 퓨즈(10)에 동시에 공급된다.

퓨즈(10)의 다른 노드 A는 전원 SOURCE에 의해 구동되는 트랜스퍼 게이트 NMOS 트랜지스터 Qn2를 통해 노드 B에 접속되고, 노드 B는 또한 전원 SOURCE에 의해 구동되는 트랜스퍼 게이트 NMOS 트랜지스터 Qn3을 통해 판독 회로(15)를 구성하는 NMOS 트랜지스터 Qn4를 통해 데이터 래치 회로(11)의 출력 노드(모니터 노드) FUADD에 접속되어 있다. 판독용 NMOS 트랜지스터 Qn4는 퓨즈 데이터를 데이터 래치 회로(11)로 전송할 때에 판독 제어 신호 FPUN에 의해 선택적으로 온 구동된다.

데이터 래치 회로(11)는, 본 발명에 있어서는 프로그램된 퓨즈 데이터를 보유하는 기능과 동시에, 퓨즈 프로그램 시에 프로그램해야 할 데이터를 프리셋하여 보유하는 기능을 갖는다. 데이터 래치 회로(11)는 두개의 인버터를 역병렬 접속하여 구성된다. 데이터 래치 회로(11)의 한쪽 인버터 INV1은 통상의 CMOS 인버터이고, 다른 인버터를 구성하는 PMOS 트랜지스터 Qp2와 NMOS 트랜지스터 Qn7 간에는 데이터 프리셋을 행할 때에 이용되는 스위칭 소자로서의 NMOS 트랜지스터 Qn6이 삽입되어 있다.

데이터 래치 회로(11)의 NMOS 트랜지스터 Qn6의 게이트는 프리차지 신호 bFPUP에 의해 제어된다. 또한, 상술한 퓨즈 데이터 보유의 기능과 데이터 프리셋 기능을 갖게 하도록, 데이터 래치 회로(11)의 출력 노드(모니터 노드) FUADD에 사전에 "H"를 프리차지하기 위한 PMOS 트랜지스터 Qp1을 포함하는 프리차지 회로(14)와, 프리차지된 노드 FUADD에 대해 페일 어드레스 FAADD에 따라 방전, 비방전의 제어를 행하는 프리셋 회로(12) 및 프리셋된 노드 FUADD를 모니터하면서 퓨즈 프로그램 동작을 제어하는 프로그램 선택 회로(13)를 구비하고 있다. 프리차지용 PMOS 트랜지스터 Qp1의 게이트는 프리차지 신호 bFPUP에 의해 제어된다.

프리셋 회로(12)는 래치 신호 LATCHp와 페일 어드레스 FAADD가 입력되는 NAND 게이트 G2와 그 출력을 반전하는 인버터 INV2 및 인버터 INV2의 출력에 의해 제어되어 노드 FUADD를 선택적으로 접지하기 위한 NMOS 트랜지스터 Qn5를 갖는다. 즉, 래치 신호 LATCHp가 "H"이고, 동시에 페일 어드레스 FAADD가 "H"(퓨즈를 파괴하지 않음)인 경우, NMOS 트랜지스터 Qn5가 온하여, "H"로 프리차지되어 있던 노드 FUADD는 "L"이 된다. 페일 어드레스 FAADD가 "L"(퓨즈를 파괴함)인 경우, NMOS 트랜지스터 Qn5는 온하지 않고, 노드 FUADD를 "H"로 유지한다.

이와 같이, 프리차지 회로(14)와 프리셋 회로(12)에 의해 데이터 래치 회로(11)에는 프로그램에 앞서서 페일 어드레스 FAADD에 따라 퓨즈 파괴를 행하는 어드레스에서는 "H", 퓨즈 파괴를 행하지 않은 어드레스에서는 "L"이　되는 퓨즈 데이터가 보유된다. 퓨즈 파괴를 행하는 어드레스의 "H" 데이터는 퓨즈 파괴가 종료할 때까지 보유되며, 이에 따라 퓨즈(10)의 프로그램 제어가 행해지게 된다. 구체적으로는 후술된 바와 같이， 프로그램은 퓨즈(10)의 파괴 특성을 고려하여 퓨즈 파괴와 그 판독 확인을 1 사이클로 하여 복수 사이클로 행해지며 프로그램이 종료한 어드레스에서는 노드 FUADD가 "L"이 된다.

프로그램 선택 회로(13)는 데이터 래치 회로(11)의 출력 노드 FUADD를 감시하여 프로그램 제어를 행함으로써, 선택 신호 PROG-Tp와 출력 노드 FUADD의 신호가 들어가는 NAND 게이트 G1과 그 출력을 반전하는 인버터 INV3 및 인버터 INV3의 출력 BFLIN에 의해 제어되어 노드 B를 선택적으로 접지하는 NMOS 트랜지스터 Qn1을 갖는다. 즉， 노드 FUADD가 "H"일 때에 선택 신호 PROG-Tp에 의해 노드 B를 접지하는 기능을 하고 이 때 퓨즈(10)는 프로그램된다. 즉，　퓨즈(10)에 고전압이 인가되어 절연막이 파괴되고 퓨즈(10)는 도통 상태가 된다. 노드 FUADD가 "L"일 때는 상기 프로그램 선택 회로(13)에 의해 노드 B는 접지되지 않고 부유상태를 유지하여, 퓨즈(10)는 파괴되지 않는다.

퓨즈(10)가 파괴되면, 그 후 판독 신호 FPUN이 "H"가 되는 확인 판독 동작으로 노드 FUADD는 "L"이 된다. 즉, 노드 FUADD는 노드 B를 통해 도통한 퓨즈(10)를 통해 저레벨로 설정된 공통 노드 CN에 접속되며, "H"를 보유하고 있는 노드 FUADD가 "L"이 된다. 이것이 프로그램 종료 신호가 된다. 일단 퓨즈(10)가 파괴되면, 프로그램 선택 회로(13)는 비활성이 되며 동일한 퓨즈(10)에 대해 프로그래밍의 동작은 반복하지 않는다. 퓨즈(10)가 파괴되지 않은 경우에는 확인 판독하여 FUADD가 "H"인 상태로 유지되어 프로그램이 반복된다.

또, 도 1의 회로에서 데이터 래치 회로(11)를 비롯하여, 각 부의 게이트 회로, 프리차지 회로(14), 전송 게이트 트랜지스터 Qn2, Qn3의 구동 전원 SOURCE는　프로그램 시에 승압된다. 이것은 프로그램 시의 공통 노드 CN의 전압이 높을 때, NMOS 트랜지스터 Qn2, Qn3 등의 게이트에 가해지는 전계를 완화시키기 위한 것으로 프로그램하는 전압에 따라 적당하게 설정된다.

이어서, 동작 파형을 참조하면서 도 1의 퓨즈 회로의 프로그램 제어 동작을 구체적으로 설명한다. 프로그램 제어는 퓨즈의 파괴 특성을 고려하여, 1회의 프로그램 시간을 제한한 복수회의 프로그램 사이클의 반복에 의한 것으로 한다. 도 2 및 도 3은 파괴해야 할 퓨즈에 대응하는 퓨즈 회로 유닛에서의 동작 파형으로, 그 중 도 2는 1회째의 프로그램　①에서 퓨즈 파괴가 성공한 경우이며, 도 3은 2회째의 프로그램　②에서 퓨즈 파괴가 성공한 경우를 나타내고 있다. 또한 도 ４는 파괴하지 않은 퓨즈에 대응하는 퓨즈 회로 유닛에서의 동작 파형을 나타내고 있다.

전원을 투입하고, 전원 출력 SOURCE가 안정화되기까지는 프리차지 신호 bFPUP가 "L"이다. 그 동안, 데이터 래치 회로(11)의 NMOS 트랜지스터 Qn6은 오프이고, 프리차지 회로(14)의 PMOS 트랜지스터 Qp1이 온하여 데이터 래치 회로(11)의 노드 FUADD는 전원 SOURCE의 상승에 따라 상승하여 "H"로 프리차지된다. 그 후 프리차지 신호 bFPUP가 "H"가 되며 프리차지 회로(14)는 오프가 된다. 그리고, 페일 어드레스 래치의 사이클로 들어가서, 래치 신호 LATCHp가 "H"가 되어 페일 어드레스 FAADD가 공급된다. 페일 어드레스 FAADD는 파괴해야 할 어드레스에서는 "L"(도 2 및 도 3), 파괴하지 않은 어드레스에서는 "H"(도 4의 경우)가 된다.

그리고, 래치 신호 LATCHp와 페일 어드레스 FAADDp의 논리곱에 의해 파괴해야 할 퓨즈 어드레스에서는 데이터 래치 회로(11)의 노드 FUADD는 "H"를 유지하고(도 2 및 도 3), 파괴하지 않은 퓨즈 어드레스에서는 노드 FUADD는 "L"이 된다(도 4). 상기 페일 어드레스 래치의 사이클까지 프로그램 신호 PROGp는 "L"이며 공통 노드 CN은 저전위를 유지한다.

이어서 1회째의 프로그램 사이클　①로 들어가서, 프로그램 신호 PROGp가 "H"로 되어 공통 노드 CN으로부터 각 퓨즈(10)에 고전압이 공급된다. 이 때 동시에, 전원 SOURCE가 승압된다. 이것은 트랜지스터 Qn2의 드레인·소스 간에 큰 전압이 걸리는 것을 억제하는데 있어서 바람직하다. 선택 회로(13)의 트랜지스터 Qn1이 오프하는 동안, 캐패시터(10)의 노드 A는 공통 노드 CN과의 커플링에 의해 전위 상승하고, 그 동안 퓨즈(10)에는 큰 전계는 걸리지 않는다.

그 후, 프로그램 선택 신호 PROG-Tp가 "H"가 되면, 파괴해야 할 퓨즈 어드레스에서는 프로그램 선택 회로(13)에 의해 프로그램 선택 신호 BFLIN이 "H"가 된다(도 2 및 도 3). 파괴하면 안되는 퓨즈 어드레스에서는 노드 FUADD가 "L"이고, 프로그램 선택 회로(13)로부터 프로그램 선택 신호 BFLIN="H"는 출력되지 않는다(도 4). 프로그램 선택 신호 BFLIN이 "H"일 때, 노드 B는 접지되고 퓨즈(10)의 노드 A는 트랜지스터 Qn2를 통해 접지된다. 이에 따라, 퓨즈(10)에는 큰 전계가 걸려　절연막 파괴의 동작이 행해진다. 프로그램 선택 신호 BFLIN이 "L"인 퓨즈(10)에는 큰 전계는 걸리지 않는다.

프로그램 사이클　①이 종료하면 확인 판독을 행한다. 이 때, 우선 프로그램 신호 PROGp를 "H"로 하여 공통 노드 CN을 저레벨로 떨어뜨리고, 그 후 판독 신호 FPUN을 "H"로 하여 퓨즈 데이터를 데이터 래치 회로(11)로 판독한다. 퓨즈(10)가 파괴되는 경우에는 데이터 래치 회로(11)의 노드 FUADD는 트랜지스터 Qn4, Qn3, Qn2를 통해 도통한 퓨즈(10)를 통해 공통 노드 CN에 접속되어 "L"이 된다(도 2).

프로그램 동작을 함에도 불구하고, 퓨즈(10)가 파괴되지 않은 경우에는 노드FUADD는 "H"를 유지한다(도 3). 즉， 이 확인 판독에 있어서, 노드 FUADD의 "H"로부터 "L"로의 변화는 프로그램 종료를 의미하고, 노드 FUADD가 "H"를 유지하는 것은 프로그램이 실패한 것을 나타낸다.

이어서, 2회째의 프로그램 사이클　②로 들어가서, 1회째와 마찬가지의 프로그램 동작이 행해진다. 1회째의 프로그램 동작으로 퓨즈가 파괴되지 않은 경우에는, 도 3에 도시된 바와 같이 상기 프로그램 사이클　②에서 재차 프로그램 선택 신호 BFLIN="H"가 출력된다. 이에 따라, 퓨즈(10)에 고전계가 인가되어 절연막 파괴의 동작이 행해진다. 1회째의 프로그램　①에서 이미 퓨즈가 파괴되어 있는 경우에는 도 2에 도시된 바와 같이 상기 프로그램 사이클　②에서는 프로그램 선택 신호 BFLIN="H"가 출력되지 않고 퓨즈에 고전계가 인가되지는 않는다.

그 후, 재차 확인 판독이 행해진다. 2회째의 프로그램　②에서 퓨즈가 파괴된 경우에는 이 확인 판독으로 데이터 래치 회로(11)의 노드 FUADD는 "L"이 되어 프로그램 종료를 알린다(도 3).

이상과 같이 본 발명에서는 프로그램된 퓨즈 데이터를 보유하기 위한 데이터 래치 회로(11)는 퓨즈 프로그램을 위한 페일 어드레스 래치 회로로서도 활용되고 있다. 따라서, 퓨즈 프로그램을 위한 전용 페일 어드레스 래치 회로는 필요없다.

또한 프로그램 동작이 행해지는 동안, 페일 어드레스가 보유된 데이터 래치 회로(11)의 노드 FUADD의 상태를 모니터함으로써, 퓨즈가 프로그램되었는지의 여부를 인식하고, 프로그램 동작의 횟수를 퓨즈마다 변경할 수 있다. 즉, 프로그램 선택 회로(13)의 피드백 작용에 의해 프로그램이 종료한 퓨즈마다 프로그램 동작을멈출 수 있다. 이 결과, 임의의 프로그램 사이클에서 파괴된 퓨즈에는 이후의 프로그램 사이클에서 전류가 흐르지 않아 쓸데없는 소비 전력이 삭감된다. 또한， 쓸데없는 전류가 흐르지 않기 때문에 복수의 퓨즈에 공통되는 노드 CN의 프로그램 전압의 강하가 방지되며, 항상 안정된 프로그램 전압의 공급이 행해진다.

도 1의 퓨즈 회로를 DRAM 칩 등에 탑재한 경우, 상술된 바와 같이 패키징 후에 외부로부터 페일 어드레스 FAADD를 공급하는 것은 어렵다. 따라서 실제로는, 도 1의 퓨즈 회로는 내부적으로 셀 어레이의 테스트를 행하여 페일 어드레스를 발생하는 BIST 회로와 함께 집적 회로 칩에 탑재하는 것이 요구된다.

도 5는 그와 같은 바람직한 실시예에서의 논리 혼재 DRAM의 DRAM 회로 구성을 나타내고 있다. 메모리 셀 어레이(100)는 노멀 셀 어레이와 그 불량 구제를 위한 용장 셀 어레이를 포함한다. 이 메모리 셀 어레이(100)의 컬럼, 로우의 메모리 셀 선택을 행하는 것이 컬럼 디코더(101)와 로우 디코더(102)이다. 외부로부터 공급되는 어드레스는 제어 회로(104)를 통해 컬럼 디코더(101) 및 로우 디코더(102)로 전송되어 디코드된다.

컬럼 어드레스, 로우 어드레스에 대해 각각 페일 어드레스를 기억하기 위한 퓨즈 회로(퓨즈 프로그램 제어 회로를 포함함 : 105, 106)가 설치되어 있다. 또한 이들의 퓨즈 회로(105, 106)에 대해, 셀 어레이 테스트를 행하여 페일 어드레스를 공급하고, 자동적으로 프로그래밍 제어를 행하기 위해 BIST 회로(109)가 설치되어 있다. 컬럼, 로우의 어드레스 비교기(107, 108)는 퓨즈 회로(105, 106)에 프로그램된 페일 어드레스와 외부로부터 공급되는 어드레스와의 일치 검출을 행하여 불량의 노멀 셀과 용장 셀과의 치환 제어를 행하는 것이다. 즉, 퓨즈 회로(105, 106) 및 어드레스 비교기(107, 108)의 부분은 불량 어드레스에서 디코드 회로의 전환 제어를 행하기 위한 불량 어드레스 기억 회로를 구성하고 있다.

BIST 회로(109)는 외부로부터의 테스트 신호에 의해 기동되어 메모리 셀 어레이(100)의 테스트를 행한다. 테스트 모드에서는 BIST 회로(109)로부터 테스트 데이터가 입출력 회로(103)에 입력되고, 메모리 셀 어레이(100)에 기입된다. 기입된 데이터는 그 후 판독되어 BIST 회로(109) 내에서 기대치 데이터와의 비교가 행해진다. 비교의 결과, 일치하지 않은 경우에는 그 어드레스가 페일 어드레스로서 퓨즈 회로(105, 106)로 전송되고 퓨즈 프로그램에 이용된다. 퓨즈 회로(105, 106)로부터는 도 1에서 설명한 데이터 래치 회로의 출력 노드 FUADD에 얻어지는 모니터 신호가 BIST 회로(109)로 전송되고, 상기 모니터 신호에 의해 프로그램 동작의 제어, 종료 판정 등이 행해진다.

퓨즈 회로(105, 106)는 구체적으로 도 6과 같이 구성되어 있다. 여기서는, 8비트의 데이터로 하나의 결함을 치환하는 경우를 상정하며, 도 1에서 설명한 퓨즈 회로 유닛(1)이 8의 정수배 만큼 배치된다. 도 6에는 8　비트의 구제 단위에 대응하는 8개의 퓨즈 회로 유닛(1)의 범위만이 나타난다. 8 비트분의 퓨즈 회로 유닛(1)에는 각각 BIST 회로(109)로부터 페일 어드레스 FAADD<0>-FAADD<7>이 전송되고, 래치 신호 LATCH<0>에 의해 데이터 래치 회로(11)에 래치된다.

퓨즈 회로(105, 106)는 BIST 회로(109)로부터 보내진 프로그램 제어 신호 CKPROn, RSTSFTp, PRPRIODp, VERIp가 전송되어, 퓨즈 회로의 프로그램 제어를 행하는 퓨즈 프로그램 제어 회로(200)를 갖는다. 퓨즈 프로그램 제어 회로(200)는 각 퓨즈 회로 유닛(1)의 출력 노드 FUADD<0>-FUADD<7>의 상태를 모니터하여 퓨즈 회로 유닛(1)의 프로그램 제어를 행한다.

도 6의 예에서는, 프로그램 제어는 8 비트의 구제 단위에 대해 또한, 4개씩의 퓨즈 회로 유닛을 1 그룹으로 하여, 그룹마다 순서대로 프로그램을 행하도록 한다. 즉, 프로그램 제어 회로(200)는 4개씩의 퓨즈 회로 유닛의 그룹으로 프로그램 선택 신호 PROG-Tp<0>, <1>, …을 공급한다. 단지, 동시에 프로그램하는 1 그룹의 범위는 4개로 한정되는 것은 아니고, 퓨즈 특성에 따라 결정되는데, 예를 들면 8개의 구제 단위를 동시에 프로그램하도록 해도 좋고 1개의 퓨즈마다 프로그램해도 된다.

프로그램 제어 회로(200)는 구체적으로는 도 7과 같이 구성된다. 종료 판정 게이트(201)는 퓨즈 회로 유닛의 데이터 래치 회로 출력의 4 비트씩에 대해, 이들의 OR 논리에 의해 프로그램 종료를 판정하는 것이다. 프로그램 제어 신호 PRPRIODp는 프로그램의 모든 기간에 걸쳐 "H"가 된다. 이 신호 PRPRIODp를 1 그룹의 퓨즈 회로 유닛의 프로그램 종료 판정을 대기하여 다음 4 비트의 그룹으로 전하기 위해, 클럭 CKSQp에 의해 순차 시프트하는 시프트 레지스터(202)가 설치되어 있다.

또 도 7에서는 래치 신호 LATCH<0>, <1>, …을 발생시키는 회로는 생략되어 있지만, 이것은 8 비트마다 페일 어드레스를 데이터 래치 회로에 저장하도록 동작시키면 되므로, 어떠한 회로라도 좋다.

출력 노드 FUADD<0>-<3> 모두 "L"이고, 종료 판정 게이트(201)로부터 출력되는 판정 신호 DONE<i>가 "H"(종료)가 된다. 이에 따라, 4 비트씩의 시프트 레지스터(202) 간에 설치된 NAND 게이트(203)가 활성이 되고, 시프트 레지스터(202)의 노드 Ni의 "H" 상태가 다음 노드 Ni+1로 전해진다. 그리고, 인접하는 노드 Ni, Ni+1 간의 논리에 의해 프로그램 선택 신호 PROG-Tp<i>는 비활성이 되고, 다음 프로그램 선택 신호 PROG-Tp<i+1>이 활성이 되도록, 순차 프로그램 선택 회로(12)를 활성화하는 선택 신호 출력 게이트(205)가 설치되어 있다. 이에 따라, 순차 그룹 i의 퓨즈가 프로그램된다. 각 노드 Ni에는 리세트용 트랜지스터(204)가 설치되어 있다.

도 6 및 도 7의 퓨즈 회로/퓨즈 프로그램 제어 회로 구성을 이용한 경우의 동작을, 도 8의 동작 파형을 참조하여 다음에 설명한다. 동작은 도 8에 도시된 바와 같이 퓨즈 데이터 래치의 기간과, 프로그램 및 프로그램 확인 기간으로 분리된다. 데이터 래치 기간에, 이 예에서는 8 비트의 결함 구제 단위의 페일 어드레스 데이터 FAADD<0>-<7>이 BIST 회로(109)로부터 전송되며, 래치 신호 LATCH<0>에 의해 8개의 퓨즈 회로 유닛(1)의 데이터 래치 회로로 일괄하여 전송되어 보유된다. 이에 따라, 데이터 래치 회로의 출력 노드 FUADD<0>-<7>은 상술된 바와 같이 프로그램해야 할 어드레스에서는 "H", 프로그램하지 않은 어드레스에서는 "L"이 된다.

다음 8 비트의 페일 어드레스 데이터도 마찬가지로, 다음 래치 신호 LATCH<1>에 의해 다음의 8개의 퓨즈 회로에 래치된다. 이하, 마찬가지의 동작의 반복에 의해 페일 어드레스 데이터가 8 비트씩 입력되어 래치된다.

이 페일 어드레스 래치 기간의 초기에, 리세트 신호 RSTSFTp가 "H"가 되고,리세트 트랜지스터(204)가 온이 되어 노드 Ni는 모두 "L", 따라서 페일 어드레스 래치의 기간 프로그램 선택 신호 PROG-Tp<i>는 출력되지 않는다.

이어서, 프로그램 기간에 들어가서, 우선 신호 PRPRIODp가 "H"가 된다. 도 8에서는 4 비트씩의 퓨즈 회로 유닛에 대해 동시에 2 사이클씩의 프로그램을 행하는 경우를 나타내고 있다. 우선, 클럭 CKSQp가 "H"가 되고, 신호 PRPRIODp가 노드 N0으로 전송된다. 그리고, 클럭 CKSQp의 사이클 내에 클럭 CKPROn이 2회 "L"이 되고, 이 클럭 CKPROn에 의해 노드 N0(="H"), N1(="L")의 논리에 의해 선택 신호 출력 게이트(205)로부터 최초의 4 비트에 대한 2회의 프로그램 선택 신호 PROG-Tp<0>="H"가 출력된다.

상기 프로그램 선택 신호 PROG-Tp<0>에 의해 먼저 도 1에서 설명한 바와 같이, 4 비트분의 퓨즈 회로 유닛에 대해 동시에 2회의 프로그램과 확인 판독이 행해진다. 4 비트 내의 퓨즈 프로그램이 모두 성공하면, 출력 노드 FUADD<0>-<3>이 모두 "L"이 된다. 도 8에서는 최초의 클럭 CKSQp의 사이클에서는 퓨즈 파괴에 실패하고, 다음 클럭 CKSQp의 사이클에서 퓨즈 파괴에 성공한 경우를 나타내고 있다.

4 비트분의 프로그램이 종료하면, 도 1에서 설명한 바와 같이 판독 신호 FPUN에 의해 퓨즈 회로 유닛(1)의 4개의 출력 노드 FUADD0<0>-<3>이 모두 "L"이 된다. 그리고, 확인 신호 VERIp="H"에 의해 활성화되는 종료 판정 게이트(201)에 의해, 판정 신호 DONE<0>="H"가 출력된다. 이에 따라 NAND 게이트(203)가 활성이 되고, 클럭 CKSQp에 의해 노드 N0의 "H"가 전송되어 다음 노드 N1이 "H"가 된다. 그리고, 클럭 CKPROn에 동기하여, 앞의 4 비트분을 대신하여, 다음 4 비트분에 대한프로그램 선택 신호 PROG-Tp="H"가 출력되어 퓨즈 회로 유닛(1)에 대한 프로그램과 확인 판독의 사이클이 행해진다.

도 8에서는 클럭 CKSQp의 1 사이클에서, 프로그램 선택 신호 PROG-Tp<1>에 의해 4 비트분의 프로그램이 종료한 경우, 즉 확인 판독에 의해 FUADD0<4>-<7>가 모두 "L"이 된 경우를 나타내고 있다. 이하, 마찬가지의 동작이 반복된다. 도 8에서는 다음의 결함 구제 단위(8 비트)의 최초의 4 비트분에 대해 클럭 CKSQp의 1 사이클에서 프로그램 선택 신호 PROG-Tp<2>에 의해 프로그램이 종료한 경우, 즉 확인 판독에 의해 FUADD1<0>-<3>이 모두 "L"이 되기까지의 동작 파형을 나타내고 있다.

이렇게 하여, BIST 회로(109)로부터 보내진 페일 어드레스와 제어 신호에 의해 8 비트를 구제 단위로 하는 다수의 퓨즈 회로 유닛을 4 비트분씩 통합하여 프로그램할 수 있다. 또한 이 경우, 4 비트씩의 퓨즈에 대해, 복수의 프로그램과 확인 판독의 사이클을 행한다. 이에 따라, 쓸데없는 전력을 소비하지 않고, 효율적인 퓨즈 프로그래밍이 가능해진다. 즉, 상술된 바와 같이 임의의 프로그램 사이클에서 퓨즈 파괴가 성공한 경우, 그 퓨즈 회로 유닛에 대해서는 다음 프로그램 사이클에서는 고전압이 걸리지 않도록 프로그램 선택 회로가 기능하기 때문이다.

그 효과를 구체적으로, 4개의 퓨즈에 대하여 높은 프로그램 전압을 이용하여 1회의 프로그램으로 파괴하는 경우를 생각한다. 이 경우, 4개의 퓨즈 중 예를 들면 3개는 파괴하기 쉬운 것으로 한다. 이 때, 먼저 3개의 퓨즈가 파괴되면, 이들의 퓨즈가 도통하여 관통 전류가 흐른다. 이 때문에, 프로그램 전압을 공급하는공통 노드 CN의 전압 강하가 생겨 나머지 1개의 퓨즈 파괴를 할 수 없게 될 가능성이 있다.

이에 대하여 본 발명의 경우, 복수 사이클의 프로그램을 행한다. 그리고, 임의의 사이클에서 퓨즈가 파괴되었다면, 다음 사이클에서는 이미 파괴된 퓨즈에 대하여 프로그램 선택이 이루어지지 않는다. 따라서, 공통 노드 CN의 전압 강하가 없어, 나머지 퓨즈에 대한 프로그램이 지장없이 행해지게 된다. 즉, 쓸데없는 전류가 흐르지 않을 뿐만 아니라 프로그램 효율도 우수해진다.

또한, 퓨즈의 그룹마다 프로그램의 종료를 검출할 수 있어, 그에 따라 순서대로 다음 퓨즈 그룹으로 프로그램 동작이 진행되기 때문에, 외부로부터 프로그램되는 퓨즈의 장소를 의식할 필요가 없다. 그리고, 모든 프로그램이 종료했을 때는 마지막 4개의 퓨즈의 프로그램 결과의 DONE 신호가 "H"에서 모든 퓨즈의 프로그램이 종료한 것을 외부에 알릴 수 있다.

본 발명은 DRAM에 한하지 않고, SRAM, EEPROM 등의 용장 회로 방식을 채용하는 각종 메모리를 갖는 반도체 집적 회로에 마찬가지로 적용할 수 있다.

또한 본 발명에 따른 퓨즈 회로는 용장 회로 방식의 메모리에서의 불량 어드레스 기억의 용도뿐아니라, 패키징 후에 집적 회로 칩 내부에서 전기적으로 데이터를 기입하여 불휘발적으로 기억할 필요가 있는 경우에 유효하다.

이상 진술한 바와 같이 본 발명에 따르면, 퓨즈 어드레스를 보유하기 위한 전용 레지스터를 이용하지 않고 효율적인 전기적 프로그램 제어를 가능하게 한 퓨즈 회로를 구비한 반도체 집적 회로 장치를 얻을 수 있다.

Claims

전기적으로 프로그램되는 퓨즈와,

상기 퓨즈가 프로그램된 후의 퓨즈 데이터를 보유하는 데이터 래치 회로와,

상기 퓨즈의 프로그램에 앞서서 상기 데이터 래치 회로에 프로그램해야 할 데이터를 프리셋하는 데이터 프리셋 회로와,

상기 데이터 래치 회로의 데이터 상태를 감시하여, 상기 퓨즈에 대한 프로그램 동작의 가부(可否)를 선택하는 프로그램 선택 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 퓨즈와 상기 데이터 래치 회로 간에 프로그램된 퓨즈 데이터를 판독하여 상기 데이터 래치 회로로 전송하는 판독 회로를 포함하고,

상기 프로그램 선택 회로는 프로그램 후의 상기 판독 회로에 의한 판독 동작으로 상기 데이터 래치 회로에 프리셋된 데이터 상태가 반전된 것을 검출하여, 상기 퓨즈에 대한 프로그램 동작이 재차 행해지는 것을 금지하는 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
전기적으로 프로그램되는 퓨즈와,

상기 퓨즈에 프로그램해야 할 데이터가 래치되는 데이터 래치 회로와,

상기 데이터 래치 회로의 데이터 상태를 감시하여, 상기 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와,

상기 퓨즈에 프로그램된 퓨즈 데이터를 판독하여 상기 데이터 래치 회로로 전송하고, 상기 데이터 래치 회로의 데이터 상태를 갱신시키는 판독 회로를 구비하고,

상기 프로그램 선택 회로는 프로그램 후의 상기 판독 회로에 의한 판독 동작으로 상기 데이터 래치 회로의 데이터 상태가 반전한 것을 검출하여, 상기 퓨즈에 대한 프로그램 동작이 재차 행해지는 것을 금지하는 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항 또는 제3항에 있어서,

상기 퓨즈의 프로그램 동작을 퓨즈 파괴 동작과 그 확인 판독 동작을 1 사이클로 하여 복수 사이클로 행하게 하는 프로그램 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
전기적으로 프로그램되는 복수의 퓨즈와,

이들 퓨즈의 프로그램된 후의 퓨즈 데이터를 보유하기 위해 각 퓨즈마다 설치된 데이터 래치 회로와,

상기 각 퓨즈의 프로그램에 앞서서 상기 데이터 래치 회로에 프로그램해야 할 퓨즈 데이터를 프리셋하는 데이터 프리셋 회로와,

상기 각 데이터 래치 회로의 데이터 상태를 감시하여 상기 각 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와,

상기 복수의 퓨즈를 복수의 그룹으로 분류하여, 각 그룹마다 일괄하여 프로그램하는 동작을 순서대로 행하는 프로그램 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
노멀 셀 어레이와 그 불량 구제를 위한 예비 셀 어레이를 구비하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 메모리 셀 선택을 행하는 디코드 회로와, 불량 어드레스를 기억하고, 입력된 어드레스가 불량 어드레스와 일치했을 때에 치환 신호를 출력하여 상기 예비 셀 어레이를 선택하기 위해 상기 디코드 회로를 전환 제어하는 불량 어드레스 기억 회로를 구비한 반도체 집적 회로 장치에 있어서, 상기　불량 어드레스 기억 회로는,

전기적으로 프로그램되는 복수의 퓨즈와,

이들 퓨즈의 프로그램된 후의 퓨즈 데이터를 보유하기 위해 각 퓨즈마다 설치된 데이터 래치 회로와,

상기 각 퓨즈의 프로그램에 앞서서 상기 데이터 래치 회로에 프로그램해야 할 불량 어드레스 데이터를 프리셋하는 데이터 프리셋 회로와,

상기 각 데이터 래치 회로의 데이터 상태를 감시하여 상기 각 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와,

상기 복수의 퓨즈를 복수의 그룹으로 분류하여, 각 그룹마다 일괄하여 프로그램하는 동작을 순서대로 행하는 프로그램 제어 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항 또는 제6항에 있어서,

상기 프로그램 제어 회로는 클럭에 의해 제어되어 각 그룹의 퓨즈의 프로그램 동작을 퓨즈 파괴 동작과 그 확인 판독 동작을 1 사이클로 하여 복수 사이클로 행하게 하는 제어를 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항 또는 제6항에 있어서,

상기 프로그램 제어 회로는,

각 그룹마다 그룹 내의 복수의 퓨즈에 대응하는 상기 데이터 래치 회로의 데이터 상태를 감시하여 상기 그룹 내의 프로그램해야 할 모든 퓨즈의 프로그램 종료의 판정을 행하는 종료 판정 게이트와,

상기 종료 판정 게이트로부터 얻을 수 있는 판정 신호에 기초하여, 각 그룹의 상기 프로그램 선택 회로를 순서대로 활성화시키는 선택 신호를 출력하는 선택 신호 출력 게이트를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
전기적으로 프로그램되는 복수의 퓨즈와,

이들의 퓨즈에 프로그램해야 할 데이터를 래치하기 위해 각 퓨즈마다 설치된 데이터 래치 회로와,

각 데이터 래치 회로의 데이터 상태를 감시하여 상기 각 퓨즈에 대한 프로그램 동작의 가부를 선택하는 프로그램 선택 회로와,

상기 복수의 퓨즈를 복수의 그룹으로 분류하여, 각 그룹마다 일괄하여 프로그램하는 동작을 순서대로 행하는 프로그램 제어 회로와,

상기 프로그램 제어 회로에 의한 소정의 그룹 내의 복수의 퓨즈에 대한 프로그램 동작 후, 각 퓨즈에 프로그램된 퓨즈 데이터의 판독 동작을 행하는 판독 회로를 포함하고,

상기 프로그램 제어 회로는,

각 그룹마다 상기 판독 회로에 의한 판독 동작에 기초하여 상기 그룹 내의 프로그램해야 할 모든 퓨즈의 프로그램 종료의 판정을 행하는 종료 판정 게이트와,

상기 종료 판정 게이트로부터 얻을 수 있는 판정 신호에 기초하여, 각 그룹의 상기 프로그램 선택 회로를 순서대로 활성화시키는 선택 신호를 출력하는 선택 신호 출력 게이트를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서,

외부로부터의 기동에 의해 상기 메모리 셀 어레이의 테스트를 행하고, 불량 어드레스를 검출하여 상기 불량 어드레스 데이터를 상기 불량 어드레스 기억 회로로 전송하는 테스트 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항, 제3항, 제5항, 제6항, 제9항 중 어느 한 항에 있어서,

상기 퓨즈는 전압 인가에 의해 절연막을 파괴하여 도통시키는 캐패시터형 퓨즈인 것을 특징으로 하는 반도체 집적 회로 장치.