JP3730932B2 - 半導体記憶装置および容量ヒューズの状態確認方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SDRAM(Synchronous Dynamic Random Access Memory)等の半導体記憶装置に関し、特に容量ヒューズを備えた半導体記憶装置およびその容量ヒューズの状態確認方法に関する。
【0002】
【従来の技術】
近年のCPUの高速化にともない、より高速でデータの読み取り/書き込みを行うことができるDRAMが要望されている。このような、データ転送速度の高速化を実現するために、外部からのクロック信号に同期して動作することにより高速な動作を行うSDRAMが広く用いられるようになっている。このSDRAMには、クロック信号の立ち下がり、立ち上がりのいずれか一方のみでデータの転送を行うSDR(Single Data Rate)−SDRAMと、クロック信号の立ち下がり、立ち上がりの両方でデータの転送を行うことによりデータ転送の高速化を図ったDDR(Double Data Rate)−SDRAMがある。また、さらなる高速化のために、DDRの高速化対応のための仕様であるDDR−IIの仕様の検討が行われている。
【0003】
このような半導体記憶装置では、冗長メモリセルのアドレスを記憶したり、初期微調整回路におけるパラメータの設定等を行うためにヒューズ素子が使用される。このヒューズ素子には、通常は抵抗素子として機能し過電流が流れると溶断して絶縁状態となるものや、レーザビームを照射して切断するものがある。
【0004】
しかし、抵抗素子を構成するためにはある程度の面積が必要となるため、このような抵抗素子をヒューズ素子として用いた場合、使用するヒューズ素子の数が多くなるとレイアウト面積が大きくなってしまうという問題が発生する。そのため、少ないレイアウト面積でヒューズ素子を実現するために容量ヒューズが用いられている。容量ヒューズとは、通常は絶縁状態となっている2つの電極間に高電圧を印加することにより誘電体膜を破壊させることにより絶縁破壊を発生させ2つの電極を接続状態となる素子である。このような容量ヒューズを用いれば1つのヒューズ素子を1つのメモリセルと同じレイアウト面積により実現することができる。
【0005】
通常のヒューズ素子は、切断前は抵抗素子として機能していて切断後はオープン状態となるのに対して、容量ヒューズ素子は、切断前はコンデンサとして機能していて2つの端子間はオープン状態となっているが切断後は抵抗素子として機能する。
【0006】
このような容量ヒューズを使用した半導体記憶装置では、半導体記憶装置全体の電源がオンされた際に、この容量ヒューズの切断の有無を検出して、その検出結果をラッチして判定結果とする必要がある。
【0007】
容量ヒューズの切断の有無を検出するための容量ヒューズの状態確認方法の一般的なものとして、容量ヒューズにある電圧を印加し、その電圧の印加を中止した後に容量ヒューズの両端間の電圧を測定する方法が用いられている。この方法では、容量ヒューズが切断されていなければコンデンサとして機能するため印加された電圧が蓄えられるのに対して、容量ヒューズが切断されていれば印加された電圧は蓄えられないことを利用して容量ヒューズの切断の有無を検出する。
【0008】
このような容量ヒューズは、メモリセルと同じ製造工程において生成されるためメモリセルと同様な特性を有している。通常のメモリセルは一端には1.4Vが印加されるが他端には0.7Vの電圧が印加されるたメモリセル両端間には0.7V程度の電圧しか印加されていない。これに対して、容量ヒューズの切断の有無を検出する際には、容量ヒューズの一端の電極には1.4V程度の電圧が印加され他方の電極はGND(グランド)電位となるため、両電極間で1.4Vの電圧が印加されることになる。そして、容量ヒューズには、半導体記憶装置に電源が供給される毎にこの1.4Vの電圧が印加されることになる。
【0009】
容量ヒューズを切断する時に印加される電圧(スーパーボルテージ:SVT)は通常6〜7V程度であるため、容量ヒューズの耐圧はそれほど高くは設定されれいないことが一般的である。そのため、印加される電圧が0.7Vから1.4Vに増加すればその寿命は指数関数的に短くなることとなる。つまり、上述したように容量ヒューズはメモリセルと同様な特性を備えているため、メモリセルに印加される電圧の約2倍の電圧が印加されることにより、劣化が加速され最悪の場合には破壊されてしまう。そして、この容量ヒューズが破壊されて導通状態となってしまうと、設定された仕様が変わってしまったり、故障メモリセルと冗長メモリセルとの置換がうまく行われなくなってしまう等の誤動作が発生してしまうという問題が発生する。
【0010】
しかし、容量ヒューズの両電極間に印加する電圧を単純にメモリセルと同様の0.7Vにしたのでは容量ヒューズの切断の有無を正しく検出することはできない。
【0011】
例えば、容量ヒューズに蓄積されている電圧に基づいて判定信号のラッチを行うラッチ回路部に図6に示すような一般的な構成のインバータが用いられているとする。
【0012】
このインバータは、PチャネルMOSトランジスタ81と、NチャネルMOSトランジスタ82とから構成されていて、入力端子80から入力された電圧の論理を反転して出力端子83から出力する動作を行っている。
【0013】
このインバータでは、入力端子80からハイレベルの電圧が入力された場合、NチャネルMOSトランジスタ82がオンし、PチャネルMOSトランジスタ81がオフとなることにより出力端子83はロウレベルであるGND電位となる。また、入力端子80からロウレベルの電圧が入力された場合、NチャネルMOSトランジスタ82がオフとなり、PチャネルMOSトランジスタ81がオンとなり、ハイレベルである電圧VPERIが出力端子83に出力される。
【0014】
ここで、電圧VPERIが1.8Vの場合であって、入力端子80から入力されるハイレベルの信号が0.7Vの場合の、この図6に示すインバータの動作について以下に説明する。
【0015】
入力端子80に0.7Vの電圧が印加されると、NチャネルMOSトランジスタ82はゲートとソース間がしきい値以上となりオンする。しかし、PチャネルMOSトランジスタ81はソースとゲート間電圧が1.1Vもあるためオフとならない。つまり、PチャネルMOSトランジスタ81とNチャネルMOSトランジスタ82が同時にオンしてしまうことになり反転動作が正常に行われない。
【0016】
従って、容量ヒューズの切断の有無を検出する際に、容量ヒューズの両端に印加する電圧を単純にメモリセルと同様の0.7Vとすることはできない。
【0017】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧が、メモリセルに印加される電圧より高いため信頼性が悪化する可能性があるという問題点があった。
【0018】
本発明の目的は、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧を、メモリセルに印加される電圧と同程度にすることにより信頼性が向上した半導体記憶装置を提供することである。
【0019】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、第1の電圧および該第1の電圧よりも低い第2の電圧を発生させる電源発生回路部と、
容量ヒューズと、前記第1の電圧を前記容量ヒューズにチャージするための回路と、前記容量ヒューズに蓄積されている電圧と前記第2の電圧との電位差を増幅するためのセンスアンプと、前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するラッチ回路部とから構成される容量ヒューズ回路部と、を備えている。
【0020】
本発明によれば、容量ヒューズの切断の有無を検出する際に第1の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第2の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしている。容量ヒューズが切断されていない場合には、センスアンプにより第1の電圧と第2の電圧との電位差が増幅され、容量ヒューズが切断されている場合には、ほぼグランド電位の電圧と第2の電圧との電位差が増幅される。そのため、第1の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができる。従って、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【0021】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第1の電圧の容量ヒューズへのチャージを指示し、拡張モードレジスタ(EMRS)信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【0022】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第1の電圧の容量ヒューズへのチャージを指示し、モードレジスタ(MRS)信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【0023】
さらに、本発明の半導体記憶装置は、前記第1の電圧を、センスアンプ用電源の半分以下の電圧とするようにしてもよい。
【0024】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【0025】
(第1の実施形態)
図1は本発明の第1の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【0026】
本実施形態の半導体記憶装置は、図1に示すように、容量ヒューズ回路部1と、SVT(スーパーボルテージ)供給回路部2と、電源回路部3と、EMRS−ラッチコントロール信号回路部4と、電源供給パワーオンセット回路部5と、テストモード/容量ヒューズカット選択信号回路部6とを備えている。
【0027】
電源供給パワーオンセット回路部5は、半導体記憶装置に電源が供給されたことを検出して、HVCSTA信号をハイレベルとする。また、電源供給パワーオンセット回路部5は、EMRS−ラッチコントロール信号回路部4からのDCTLB信号がロウレベルとなるとHVCSTA信号をハイレベルにラッチする。電源供給パワーオンセット回路部5の具体的な回路構成例を図2に示す。この図2に示す回路では、電源電圧に連動して変化する電圧VBOOTを抵抗分割した電圧が基準電圧REFを越えるとHVCSTA信号をハイレベルとする動作が行われる。
【0028】
EMRS−ラッチコントロール信号回路部4は、電源供給パワーオンセット回路部5からのHVCSTA信号を入力することにより半導体記憶装置に電源が供給されたことを検出して、容量ヒューズ回路部1に対して容量ヒューズ回路部1内の容量ヒューズへのチャージの開始を指示し、DDR−SDRAM特有のDLL(ダブルロックドループ)回路のモードレジスタセットを行うためのEMRS(拡張モードレジスタセット)信号を入力すると容量ヒューズへのチャージの停止、容量ヒューズに蓄積されている電圧の増幅、増幅された電圧のラッチ動作を指示する。
【0029】
EMRS−ラッチコントロール信号回路部4は、容量ヒューズ回路部1を制御するための制御部として機能していて、上記の制御を電源回路部3に対するFSC信号、DCTL信号および容量ヒューズ回路部1に対するFPVP、FPVN、FTG、FLA、FPL信号を制御することにより実現する。
【0030】
テストモード/容量ヒューズカット選択信号回路部6は、容量ヒューズ回路部1内の容量ヒューズを切断する際に、FCT信号をSVT供給回路部2に出力する。
【0031】
図1中の、容量ヒューズ回路部1、SVT供給回路部2、電源回路部3の構成例を図3の回路図に示す。
【0032】
電源回路部3は、DCTL信号がロウレベルになると電源の供給を開始する。具体的には、電源供給回路部3は、DCTL信号がロウレベルとなると、電圧VPERIを抵抗分割して電圧VINTS、HVCCF、HVCCF2を生成し、このうちの電圧HVCCF、HVCCF2を容量ヒューズ回路部1に供給する。ここで、VINTS>HVCCF>HVCCF2の関係となっている。そして、センスアンプ18への電源を制御する信号であるFSC信号をEMRS−ラッチコントロール信号回路部4から入力し、このFSC信号がロウレベルの場合、センスアンプ18の電源FAP、FANに電圧HVCCF2を供給し、FSC信号がハイレベルになると、FAPに電圧VINTSを供給し、FANをGND電位とする。
【0033】
以下の記載においては、説明を簡単にするために、電圧VPERIは1.8V、電圧VINTSは1.4V、電圧HVCCFは0.7V、HVCCF2は、電圧HVCCFよりも若干低い電圧であり、例えば0.5V程度の電圧となっているものとして説明する。ただし、本発明はこのような具体的な電圧値に限定されるものではなく、他の電圧値の場合にも同様に適用することができるものである。
【0034】
SVT供給回路部2は、テストモード/容量ヒューズカット選択信号回路部6からのFCT信号がハイレベルになると、容量ヒューズ10を切断するための電圧であるSVT(スーパーボルテージ)をカット用電圧として容量ヒューズ回路部1に供給し、FCT信号がロウレベルになるとNチャネルMOSトランジスタ21がオンして容量ヒューズ10の高電圧印加側の電極をGND電位とする。また、SVT供給回路部2は、FCT信号の論理を反転した信号であるFCTB信号を容量ヒューズ回路部1に出力する。
【0035】
容量ヒューズ回路部1は、容量ヒューズ10と、PチャネルMOSトランジスタ11と、NチャネルMOSトランジスタ12〜17と、センスアンプ18と、ラッチ回路部19とから構成されている。
【0036】
容量ヒューズ10は、SVTが印加されて切断される前は2つの電極からなるコンデンサであり、SVT供給回路部2からSVTが印加される高電圧印加側の電極と、切断の有無を検出する際の電圧が印加される低電圧印加側の電極とから構成されている。
【0037】
PチャネルMOSトランジスタ11は、ゲートにFPVP信号が入力され、このFPVP信号がロウレベルになるとオンし電圧HVCCF(0.7V)をNチャネルMOSトランジスタ12に印加する。つまり、このPチャネルMOSトランジスタ11は、電圧HVCCFを容量ヒューズ10にチャージするための回路として機能している。
【0038】
NチャネルMOSトランジスタ12は、ゲートにSVT供給回路部2からのFCTB信号が入力されている。ただし、容量ヒューズの切断を行う場合以外はFCT信号はロウレベルとなりFCTB信号はハイレベルとなっているため、容量ヒューズ10の切断の有無の判定が行われている間はNチャネルMOSトランジスタ12は常にオンしている。
【0039】
NチャネルMOSトランジスタ13は、ゲートにFPVN信号が入力され、このFPVN信号がハイレベルになるとオンし、容量ヒューズ10の低電圧印加側の電極をGND電位とする。
【0040】
NチャネルMOSトランジスタ14、16は、ゲートにFPL信号が入力され、このFPL信号がハイレベルになると電源回路部3からの電圧HVCCF2(0.5V)をセンスアンプ18の両端にそれぞれ印加する。NチャネルMOSトランジスタ15は、ゲートにFTG信号が印加され、このFTG信号がハイレベルになるとオンして容量ヒューズ10の低電圧印加側電極の電圧レベルをセンスアンプ18に転送する。
【0041】
センスアンプ18は、メモリセルから読み出された微少電位差を増幅する通常のセンスアンプと同様な回路構成となっており、電源回路部3からNチャネルMOSトランジスタ16を介して供給された電圧HVCCF2と、NチャネルMOSトランジスタ15から転送されてきた節点Aの電圧との電位差を増幅する。
【0042】
NチャネルMOSトランジスタ17は、ゲートにFLA信号が入力され、このFLA信号がハイレベルになるとセンスアンプ18により増幅された電圧をラッチ回路部19に転送する。ラッチ回路部19は、NチャネルMOSトランジスタ17により転送されたセンスアンプ18の電圧レベルをラッチして判定信号として出力する。
【0043】
次に、本実施形態の半導体記憶装置の動作を図4のタイミングチャートを参照して詳細に説明する。
【0044】
先ず、電源供給パワーオンセット回路部5は、半導体記憶装置に電源が供給されたことを検出してHVCSTA信号をハイレベルとする。すると、EMRS−ラッチコントロール信号回路部4は、FPVN、FPVP信号をロウレベルとする。そのため、容量ヒューズ回路部1では、PチャネルMOSトランジスタ11がオンし、NチャネルMOSトランジスタ13がオフとなる。ここで、DCTL信号はロウレベルとなっているため、電源回路部3では、電圧HVCCF(0.7V)、HVCCF2(0.5V)が生成されて容量ヒューズ回路部1に供給されている。また、SVT供給回路部2からのFCTB信号はハイレベルとなっていることにより、容量ヒューズ回路部1ではNチャネルMOSトランジスタ12はオンしている。そのため、電源供給回路部3からの電圧HVCCF(0.7V)は、PチャネルMOSトランジスタ11、NチャネルMOSトランジスタ12を経由して容量ヒューズ10の低電圧印加側の電極に印加される。この際、SVT供給回路部2では、FCTB信号がハイレベルとなっていることによりNチャネルMOSトランジスタ21がオンして容量ヒューズ10の高電圧印加側電極はGND電位に接続されている。上記のような動作が行われることにより、容量ヒューズ10には電圧HVCCF(0.7V)のチャージが行われる。
【0045】
また、容量ヒューズ10に対するHVCCFのチャージと並行し、EMRS−ラッチコントロール信号回路部4からのFSC信号がロウレベルとなっていることにより、電源回路部3では、電圧HVCCF2(0.5V)がセンスアンプ18の電源FAP、FANに供給されている。また、EMRS−ラッチコントロール信号回路部4からのFPL信号がハイレベルとなっていることにより、容量ヒューズ回路部1では、NチャネルMOSトランジスタ14、16が共にオンして、電圧HVCCF2(0.5V)がセンスアンプ18の両端に印加されている。
【0046】
図4のタイミングチャートでは、パワーオンから容量ヒューズ10に電圧HVCCFがチャージされるまで待機する時間は200μsである場合を用いて説明しているがこのスペックは100μsの場合もある。
【0047】
そして、容量ヒューズ10へのHVCCFチャージ時間が経過した後、EMRS−ラッチコントロール信号回路部4は、EMRS信号を入力することにより容量ヒューズ10に蓄えられた電圧の引き抜き動作を開始する。具体的には、EMRS−ラッチコントロール信号回路部4は、FPVP信号をハイレベルとすることにより容量ヒューズ回路部1のPチャネルMOSトランジスタ11をオフさせる。このことにより、電源回路部3からの電圧HVCCF(0.7V)は遮断されることになる。そのため、もし容量ヒューズ10が切断されている場合には、低電圧印加側電極の電圧はSVT供給回路部2のNチャネルMOSトランジスタ21を介して引き抜かれてしまう。ここで容量ヒューズ10が切断されていない場合には、低電圧印加側電極の電圧はHVCCF(0.7V)のまま維持される。
【0048】
そして、引き抜き時間の終了後、EMRS−ラッチコントロール信号回路部4からのFTG信号がハイレベルとなることにより、容量ヒューズ10の低電圧印加側の電極の電圧レベルはセンスアンプ18の節点A側の端子に転送される。その後、EMRS−ラッチコントロール信号回路部4からのFSC信号がハイレベルとなることにより、電源回路部3は電圧VINTS(1.4V)をセンスアンプ18のFAPに供給し、FANをGND電位とする。このことによりセンスアンプ18は動作を開始し、節点A側の端子の電圧と、節点Aの反対側の電圧であるHVCCF2(0.5V)との電位差の増幅を行う。
【0049】
ここで、容量ヒューズが切断されていない場合、節点Aの電圧はHVCCF(0.7V)となっているため、HVCCF>HVCCF2の関係により、A節点の電圧はセンスアンプ18の電源電圧であるVINTS(1.4V)まで増幅される。そして、A節点の反対側端子の電圧はGND電位となる。また、容量ヒューズが切断されている場合、節点Aの電圧はほぼGND電位となっているため、GND<HVCCF2の関係により、A節点の電圧はGND電位となる。そして、A節点の反対側端子の電圧はセンスアンプ18の電源電圧であるVINTS(1.4V)まで増幅される。
【0050】
そして、EMRS−ラッチコントロール信号回路部4からのFLA信号がハイレベルとなることにより、NチャネルMOSトランジスタ17がオンとなり、センスアンプ18により増幅された電圧がラッチ回路部19に転送される。ラッチ回路部19では、NチャネルMOSトランジスタ17からの電圧をラッチして判定信号として出力する。
【0051】
以上説明した制御が行われることにより容量ヒューズ10の切断の有無が検出され、その検出結果に基づいた判定信号が生成される。次に、容量ヒューズ10を切断する場合の動作について説明する。
【0052】
容量ヒューズ10の切断を行う場合、テストモード/容量ヒューズカット選択信号回路部6からのFCT信号がハイレベルとなることにより、SVT供給回路部2では、容量ヒューズ回路部1へのFCTB信号をロウレベルにしてNチャネルMOSトランジスタ12をオフとさせる。そして、SVT供給回路部2からカット用電圧が容量ヒューズ10の高電圧印加側電極に印加される。そのSVT電圧が印加される時間は数秒程度が一般的である。このようにして容量ヒューズ10は絶縁破壊を起こして両電極が電気的に接合され抵抗素子のような状態となる。
【0053】
本実施形態の半導体記憶装置では、容量ヒューズ10の切断の有無を検出する際にセンスアンプ18を駆動するための電源VINTS(1.4V)の半分の電圧である電圧HVCCF(0.7V)を容量ヒューズ10にチャージし、容量ヒューズ10に蓄えられている電圧と電圧HVCCF2(0.5V)との電位差をセンスアンプ18により増幅した後にラッチ回路部19によりラッチして判定信号として出力するようにしている。容量ヒューズ10に蓄えられている電圧が0.7Vの場合でもセンスアンプ18により1.4Vまで増幅されるため、ラッチ回路部19では問題無くラッチ動作を行うことができる。また、容量ヒューズ10の切断の有無を検出する際に、容量ヒューズ10の両電極間には、通常のメモリセルに印加される電圧と同等の電圧である電圧HVCCF(0.7V)しか印加されることがない。そのため、容量ヒューズ10の寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【0054】
また、電源供給パワーオンセット回路部5を使用することなく、EMRS信号から引き抜き・ラッチ等の全動作を行うようにしてもよい。
【0055】
(第2の実施形態)
次に、本発明の第2の実施形態の半導体記憶装置について説明する。上記第1の実施形態は、DDR仕様の半導体記憶装置に本発明を適用した場合であったが、本実施形態はSDR仕様の半導体記憶装置に本実施形態を適用した場合である。
【0056】
本実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成も図1に示した第1の実施形態の半導体記憶装置と同様な構成となる。但し、SDR仕様の場合にはDLL回路が存在しないため、EMRS信号はない。そのため、本実施形態の場合には、EMRS−ラッチコントロール信号回路部4はEMRS信号ではなくMRS信号を基準として、容量ヒューズの引き抜き動作を開始する点が異なっている。
【0057】
またDDR仕様の場合には、EMRS信号が入力されてから通常の動作が開始されるまでの時間が200サイクル(200×5nS=1μS)と長いため、電源供給回路部3の電源供給能力はさほど大きい必要がない。そのため、図3に示したような抵抗分割により電圧VINTS、HVCCF、HVCCF2等の各種電圧を生成するような回路を採用することができた。しかし、SDR仕様の場合にはMRS信号が入力されてから通常の動作が開始されるまでの時間が2サイクル(2×5nS=10nS)と極端に短い。そのため、容量ヒューズからの電圧の引き抜き等の処理を短い時間内で行なわなければならず、DDR仕様の場合と比較して電源供給能力の大きな電源回路部が必要となる。
【0058】
本実施形態の半導体記憶装置における動作を図5のタイミングチャートに示す。本実施形態の半導体記憶装置における基本的な動作は図4に示したタイミングチャートと同様であり、引き抜き動作がEMRS信号により開始される替わりにMRS信号により開始されている点のみが異なっている。
【0059】
上記第1および第2の実施形態の半導体記憶装置では、容量ヒューズ10の切断の有無を検出する際に容量ヒューズ10に印加する電圧はセンスアンプ18の電源電圧VINTSの半分の電圧HVCCFである場合を用いて説明したが、本発明はこれに限定されるものではなく、HVCCF以下の電圧を容量ヒューズ10に印加するようにした場合でも同様に本発明を適用することができるものである。
【0060】
一般的にセンスアンプは微少な電位差であっても増幅することができる。そのため、本実施形態による容量ヒューズの状態確認方法によれば、容量ヒューズに印加する電圧およびその電圧よりもわずかに低い電圧さえ用意すれば、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加する電圧をさらに低くすることができる。
【0061】
【発明の効果】
以上説明したように、本発明によれば、容量ヒューズの切断の有無を検出する際に第1の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第2の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしているため、第1の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができるので、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができるという効果を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【図2】図1中の電源供給パワーオンセット回路5の構成例を示す回路図である。
【図3】図1中の、容量ヒューズ回路部1、SVT供給回路部2、電源回路部3の構成例を示す回路図である。
【図4】本発明の第1の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図5】本発明の第2の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図6】ラッチ回路部におけるインバータの一例を示す回路図である。
【符号の説明】
1 容量ヒューズ回路部
2 SVT供給回路部
3 電源回路部
4 EMRS−ラッチコントロール信号回路部
5 電源供給パワーオンセット回路部
6 テストモード/容量ヒューズカット選択信号回路部
10 容量ヒューズ
11 PチャネルMOSトランジスタ
12〜17 NチャネルMOSトランジスタ
18 センスアンプ
19 ラッチ回路部
21 NチャネルMOSトランジスタ
80 入力端子
81 PチャネルMOSトランジスタ
82 NチャネルMOSトランジスタ
83 出力端子
Claims (9)
- 第1の電圧および該第1の電圧よりも低い第2の電圧を発生させる電源発生回路部と、
容量ヒューズと、前記第1の電圧を前記容量ヒューズにチャージするための回路と、前記容量ヒューズに蓄積されている電圧と前記第2の電圧との電位差を増幅するためのセンスアンプと、前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するラッチ回路部とから構成される容量ヒューズ回路部と、
を備えた半導体記憶装置。 - 電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第1の電圧の容量ヒューズへのチャージを指示し、拡張モードレジスタ(EMRS)信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えた請求項1記載の半導体記憶装置。
- 電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第1の電圧の容量ヒューズへのチャージを指示し、モードレジスタ(MRS)信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えた請求項1記載の半導体記憶装置。
- 前記第1の電圧が、センスアンプ用電源の半分以下の電圧である請求項1から3のいずれか1項記載の半導体記憶装置。
- 半導体記憶装置に備えられた容量ヒューズの切断の有無を検出するための容量ヒューズの状態確認方法であって、
容量ヒューズに第1の電圧をチャージするステップと、
前記第1の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第1の電圧よりも低い第2の電圧との電位差をセンスアンプを用いて増幅するステップと、
前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するステップと、
を備えた容量ヒューズの状態確認方法。 - 前記容量ヒューズに第1の電圧をチャージするステップが、電源が供給されたことを検出することにより前記容量ヒューズに第1の電圧をチャージするステップである請求項5記載の容量ヒューズの状態確認方法。
- 前記第1の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第1の電圧よりも低い第2の電圧との電位差をセンスアンプを用いて増幅するステップが、
拡張モードレジスタ(EMRS)信号を入力することにより、前記容量ヒューズへの前記第1の電圧のチャージを中止するステップをさらに備えた請求項5または6記載の容量ヒューズの状態確認方法。 - 前記第1の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第1の電圧よりも低い第2の電圧との電位差をセンスアンプを用いて増幅するステップが、
モードレジスタ(MRS)信号を入力することにより、前記容量ヒューズへの前記第1の電圧のチャージを中止するステップをさらに備えた請求項5または6記載の容量ヒューズの状態確認方法。 - 前記第1の電圧が、センスアンプ用電源の半分以下の電圧である請求項5から8のいずれか1項記載の容量ヒューズの状態確認方法。
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