JP3730932B2 - 半導体記憶装置および容量ヒューズの状態確認方法 - Google Patents
半導体記憶装置および容量ヒューズの状態確認方法 Download PDFInfo
- Publication number
- JP3730932B2 JP3730932B2 JP2002113322A JP2002113322A JP3730932B2 JP 3730932 B2 JP3730932 B2 JP 3730932B2 JP 2002113322 A JP2002113322 A JP 2002113322A JP 2002113322 A JP2002113322 A JP 2002113322A JP 3730932 B2 JP3730932 B2 JP 3730932B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- fuse
- capacitive
- capacitive fuse
- circuit unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体記憶装置に関し、特に容量ヒューズを備えた半導体記憶装置およびその容量ヒューズの状態確認方法に関する。
【０００２】
【従来の技術】
近年のＣＰＵの高速化にともない、より高速でデータの読み取り／書き込みを行うことができるＤＲＡＭが要望されている。このような、データ転送速度の高速化を実現するために、外部からのクロック信号に同期して動作することにより高速な動作を行うＳＤＲＡＭが広く用いられるようになっている。このＳＤＲＡＭには、クロック信号の立ち下がり、立ち上がりのいずれか一方のみでデータの転送を行うＳＤＲ（Single Data Rate）−ＳＤＲＡＭと、クロック信号の立ち下がり、立ち上がりの両方でデータの転送を行うことによりデータ転送の高速化を図ったＤＤＲ（Double Data Rate）−ＳＤＲＡＭがある。また、さらなる高速化のために、ＤＤＲの高速化対応のための仕様であるＤＤＲ−IIの仕様の検討が行われている。
【０００３】
このような半導体記憶装置では、冗長メモリセルのアドレスを記憶したり、初期微調整回路におけるパラメータの設定等を行うためにヒューズ素子が使用される。このヒューズ素子には、通常は抵抗素子として機能し過電流が流れると溶断して絶縁状態となるものや、レーザビームを照射して切断するものがある。
【０００４】
しかし、抵抗素子を構成するためにはある程度の面積が必要となるため、このような抵抗素子をヒューズ素子として用いた場合、使用するヒューズ素子の数が多くなるとレイアウト面積が大きくなってしまうという問題が発生する。そのため、少ないレイアウト面積でヒューズ素子を実現するために容量ヒューズが用いられている。容量ヒューズとは、通常は絶縁状態となっている２つの電極間に高電圧を印加することにより誘電体膜を破壊させることにより絶縁破壊を発生させ２つの電極を接続状態となる素子である。このような容量ヒューズを用いれば１つのヒューズ素子を１つのメモリセルと同じレイアウト面積により実現することができる。
【０００５】
通常のヒューズ素子は、切断前は抵抗素子として機能していて切断後はオープン状態となるのに対して、容量ヒューズ素子は、切断前はコンデンサとして機能していて２つの端子間はオープン状態となっているが切断後は抵抗素子として機能する。
【０００６】
このような容量ヒューズを使用した半導体記憶装置では、半導体記憶装置全体の電源がオンされた際に、この容量ヒューズの切断の有無を検出して、その検出結果をラッチして判定結果とする必要がある。
【０００７】
容量ヒューズの切断の有無を検出するための容量ヒューズの状態確認方法の一般的なものとして、容量ヒューズにある電圧を印加し、その電圧の印加を中止した後に容量ヒューズの両端間の電圧を測定する方法が用いられている。この方法では、容量ヒューズが切断されていなければコンデンサとして機能するため印加された電圧が蓄えられるのに対して、容量ヒューズが切断されていれば印加された電圧は蓄えられないことを利用して容量ヒューズの切断の有無を検出する。
【０００８】
このような容量ヒューズは、メモリセルと同じ製造工程において生成されるためメモリセルと同様な特性を有している。通常のメモリセルは一端には１．４Ｖが印加されるが他端には０．７Ｖの電圧が印加されるたメモリセル両端間には０．７Ｖ程度の電圧しか印加されていない。これに対して、容量ヒューズの切断の有無を検出する際には、容量ヒューズの一端の電極には１．４Ｖ程度の電圧が印加され他方の電極はＧＮＤ（グランド）電位となるため、両電極間で１．４Ｖの電圧が印加されることになる。そして、容量ヒューズには、半導体記憶装置に電源が供給される毎にこの１．４Ｖの電圧が印加されることになる。
【０００９】
容量ヒューズを切断する時に印加される電圧（スーパーボルテージ：ＳＶＴ）は通常６〜７Ｖ程度であるため、容量ヒューズの耐圧はそれほど高くは設定されれいないことが一般的である。そのため、印加される電圧が０．７Ｖから１．４Ｖに増加すればその寿命は指数関数的に短くなることとなる。つまり、上述したように容量ヒューズはメモリセルと同様な特性を備えているため、メモリセルに印加される電圧の約２倍の電圧が印加されることにより、劣化が加速され最悪の場合には破壊されてしまう。そして、この容量ヒューズが破壊されて導通状態となってしまうと、設定された仕様が変わってしまったり、故障メモリセルと冗長メモリセルとの置換がうまく行われなくなってしまう等の誤動作が発生してしまうという問題が発生する。
【００１０】
しかし、容量ヒューズの両電極間に印加する電圧を単純にメモリセルと同様の０．７Ｖにしたのでは容量ヒューズの切断の有無を正しく検出することはできない。
【００１１】
例えば、容量ヒューズに蓄積されている電圧に基づいて判定信号のラッチを行うラッチ回路部に図６に示すような一般的な構成のインバータが用いられているとする。
【００１２】
このインバータは、ＰチャネルＭＯＳトランジスタ８１と、ＮチャネルＭＯＳトランジスタ８２とから構成されていて、入力端子８０から入力された電圧の論理を反転して出力端子８３から出力する動作を行っている。
【００１３】
このインバータでは、入力端子８０からハイレベルの電圧が入力された場合、ＮチャネルＭＯＳトランジスタ８２がオンし、ＰチャネルＭＯＳトランジスタ８１がオフとなることにより出力端子８３はロウレベルであるＧＮＤ電位となる。また、入力端子８０からロウレベルの電圧が入力された場合、ＮチャネルＭＯＳトランジスタ８２がオフとなり、ＰチャネルＭＯＳトランジスタ８１がオンとなり、ハイレベルである電圧ＶＰＥＲＩが出力端子８３に出力される。
【００１４】
ここで、電圧ＶＰＥＲＩが１．８Ｖの場合であって、入力端子８０から入力されるハイレベルの信号が０．７Ｖの場合の、この図６に示すインバータの動作について以下に説明する。
【００１５】
入力端子８０に０．７Ｖの電圧が印加されると、ＮチャネルＭＯＳトランジスタ８２はゲートとソース間がしきい値以上となりオンする。しかし、ＰチャネルＭＯＳトランジスタ８１はソースとゲート間電圧が１．１Ｖもあるためオフとならない。つまり、ＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳトランジスタ８２が同時にオンしてしまうことになり反転動作が正常に行われない。
【００１６】
従って、容量ヒューズの切断の有無を検出する際に、容量ヒューズの両端に印加する電圧を単純にメモリセルと同様の０．７Ｖとすることはできない。
【００１７】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧が、メモリセルに印加される電圧より高いため信頼性が悪化する可能性があるという問題点があった。
【００１８】
本発明の目的は、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧を、メモリセルに印加される電圧と同程度にすることにより信頼性が向上した半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、第１の電圧および該第１の電圧よりも低い第２の電圧を発生させる電源発生回路部と、
容量ヒューズと、前記第１の電圧を前記容量ヒューズにチャージするための回路と、前記容量ヒューズに蓄積されている電圧と前記第２の電圧との電位差を増幅するためのセンスアンプと、前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するラッチ回路部とから構成される容量ヒューズ回路部と、を備えている。
【００２０】
本発明によれば、容量ヒューズの切断の有無を検出する際に第１の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第２の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしている。容量ヒューズが切断されていない場合には、センスアンプにより第１の電圧と第２の電圧との電位差が増幅され、容量ヒューズが切断されている場合には、ほぼグランド電位の電圧と第２の電圧との電位差が増幅される。そのため、第１の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができる。従って、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【００２１】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、拡張モードレジスタ（ＥＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【００２２】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、モードレジスタ（ＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【００２３】
さらに、本発明の半導体記憶装置は、前記第１の電圧を、センスアンプ用電源の半分以下の電圧とするようにしてもよい。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【００２６】
本実施形態の半導体記憶装置は、図１に示すように、容量ヒューズ回路部１と、ＳＶＴ（スーパーボルテージ）供給回路部２と、電源回路部３と、ＥＭＲＳ−ラッチコントロール信号回路部４と、電源供給パワーオンセット回路部５と、テストモード／容量ヒューズカット選択信号回路部６とを備えている。
【００２７】
電源供給パワーオンセット回路部５は、半導体記憶装置に電源が供給されたことを検出して、ＨＶＣＳＴＡ信号をハイレベルとする。また、電源供給パワーオンセット回路部５は、ＥＭＲＳ−ラッチコントロール信号回路部４からのＤＣＴＬＢ信号がロウレベルとなるとＨＶＣＳＴＡ信号をハイレベルにラッチする。電源供給パワーオンセット回路部５の具体的な回路構成例を図２に示す。この図２に示す回路では、電源電圧に連動して変化する電圧ＶＢＯＯＴを抵抗分割した電圧が基準電圧ＲＥＦを越えるとＨＶＣＳＴＡ信号をハイレベルとする動作が行われる。
【００２８】
ＥＭＲＳ−ラッチコントロール信号回路部４は、電源供給パワーオンセット回路部５からのＨＶＣＳＴＡ信号を入力することにより半導体記憶装置に電源が供給されたことを検出して、容量ヒューズ回路部１に対して容量ヒューズ回路部１内の容量ヒューズへのチャージの開始を指示し、ＤＤＲ−ＳＤＲＡＭ特有のＤＬＬ（ダブルロックドループ）回路のモードレジスタセットを行うためのＥＭＲＳ（拡張モードレジスタセット）信号を入力すると容量ヒューズへのチャージの停止、容量ヒューズに蓄積されている電圧の増幅、増幅された電圧のラッチ動作を指示する。
【００２９】
ＥＭＲＳ−ラッチコントロール信号回路部４は、容量ヒューズ回路部１を制御するための制御部として機能していて、上記の制御を電源回路部３に対するＦＳＣ信号、ＤＣＴＬ信号および容量ヒューズ回路部１に対するＦＰＶＰ、ＦＰＶＮ、ＦＴＧ、ＦＬＡ、ＦＰＬ信号を制御することにより実現する。
【００３０】
テストモード／容量ヒューズカット選択信号回路部６は、容量ヒューズ回路部１内の容量ヒューズを切断する際に、ＦＣＴ信号をＳＶＴ供給回路部２に出力する。
【００３１】
図１中の、容量ヒューズ回路部１、ＳＶＴ供給回路部２、電源回路部３の構成例を図３の回路図に示す。
【００３２】
電源回路部３は、ＤＣＴＬ信号がロウレベルになると電源の供給を開始する。具体的には、電源供給回路部３は、ＤＣＴＬ信号がロウレベルとなると、電圧ＶＰＥＲＩを抵抗分割して電圧ＶＩＮＴＳ、ＨＶＣＣＦ、ＨＶＣＣＦ２を生成し、このうちの電圧ＨＶＣＣＦ、ＨＶＣＣＦ２を容量ヒューズ回路部１に供給する。ここで、ＶＩＮＴＳ＞ＨＶＣＣＦ＞ＨＶＣＣＦ２の関係となっている。そして、センスアンプ１８への電源を制御する信号であるＦＳＣ信号をＥＭＲＳ−ラッチコントロール信号回路部４から入力し、このＦＳＣ信号がロウレベルの場合、センスアンプ１８の電源ＦＡＰ、ＦＡＮに電圧ＨＶＣＣＦ２を供給し、ＦＳＣ信号がハイレベルになると、ＦＡＰに電圧ＶＩＮＴＳを供給し、ＦＡＮをＧＮＤ電位とする。
【００３３】
以下の記載においては、説明を簡単にするために、電圧ＶＰＥＲＩは１．８Ｖ、電圧ＶＩＮＴＳは１．４Ｖ、電圧ＨＶＣＣＦは０．７Ｖ、ＨＶＣＣＦ２は、電圧ＨＶＣＣＦよりも若干低い電圧であり、例えば０．５Ｖ程度の電圧となっているものとして説明する。ただし、本発明はこのような具体的な電圧値に限定されるものではなく、他の電圧値の場合にも同様に適用することができるものである。
【００３４】
ＳＶＴ供給回路部２は、テストモード／容量ヒューズカット選択信号回路部６からのＦＣＴ信号がハイレベルになると、容量ヒューズ１０を切断するための電圧であるＳＶＴ（スーパーボルテージ）をカット用電圧として容量ヒューズ回路部１に供給し、ＦＣＴ信号がロウレベルになるとＮチャネルＭＯＳトランジスタ２１がオンして容量ヒューズ１０の高電圧印加側の電極をＧＮＤ電位とする。また、ＳＶＴ供給回路部２は、ＦＣＴ信号の論理を反転した信号であるＦＣＴＢ信号を容量ヒューズ回路部１に出力する。
【００３５】
容量ヒューズ回路部１は、容量ヒューズ１０と、ＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１２〜１７と、センスアンプ１８と、ラッチ回路部１９とから構成されている。
【００３６】
容量ヒューズ１０は、ＳＶＴが印加されて切断される前は２つの電極からなるコンデンサであり、ＳＶＴ供給回路部２からＳＶＴが印加される高電圧印加側の電極と、切断の有無を検出する際の電圧が印加される低電圧印加側の電極とから構成されている。
【００３７】
ＰチャネルＭＯＳトランジスタ１１は、ゲートにＦＰＶＰ信号が入力され、このＦＰＶＰ信号がロウレベルになるとオンし電圧ＨＶＣＣＦ（０．７Ｖ）をＮチャネルＭＯＳトランジスタ１２に印加する。つまり、このＰチャネルＭＯＳトランジスタ１１は、電圧ＨＶＣＣＦを容量ヒューズ１０にチャージするための回路として機能している。
【００３８】
ＮチャネルＭＯＳトランジスタ１２は、ゲートにＳＶＴ供給回路部２からのＦＣＴＢ信号が入力されている。ただし、容量ヒューズの切断を行う場合以外はＦＣＴ信号はロウレベルとなりＦＣＴＢ信号はハイレベルとなっているため、容量ヒューズ１０の切断の有無の判定が行われている間はＮチャネルＭＯＳトランジスタ１２は常にオンしている。
【００３９】
ＮチャネルＭＯＳトランジスタ１３は、ゲートにＦＰＶＮ信号が入力され、このＦＰＶＮ信号がハイレベルになるとオンし、容量ヒューズ１０の低電圧印加側の電極をＧＮＤ電位とする。
【００４０】
ＮチャネルＭＯＳトランジスタ１４、１６は、ゲートにＦＰＬ信号が入力され、このＦＰＬ信号がハイレベルになると電源回路部３からの電圧ＨＶＣＣＦ２（０．５Ｖ）をセンスアンプ１８の両端にそれぞれ印加する。ＮチャネルＭＯＳトランジスタ１５は、ゲートにＦＴＧ信号が印加され、このＦＴＧ信号がハイレベルになるとオンして容量ヒューズ１０の低電圧印加側電極の電圧レベルをセンスアンプ１８に転送する。
【００４１】
センスアンプ１８は、メモリセルから読み出された微少電位差を増幅する通常のセンスアンプと同様な回路構成となっており、電源回路部３からＮチャネルＭＯＳトランジスタ１６を介して供給された電圧ＨＶＣＣＦ２と、ＮチャネルＭＯＳトランジスタ１５から転送されてきた節点Ａの電圧との電位差を増幅する。
【００４２】
ＮチャネルＭＯＳトランジスタ１７は、ゲートにＦＬＡ信号が入力され、このＦＬＡ信号がハイレベルになるとセンスアンプ１８により増幅された電圧をラッチ回路部１９に転送する。ラッチ回路部１９は、ＮチャネルＭＯＳトランジスタ１７により転送されたセンスアンプ１８の電圧レベルをラッチして判定信号として出力する。
【００４３】
次に、本実施形態の半導体記憶装置の動作を図４のタイミングチャートを参照して詳細に説明する。
【００４４】
先ず、電源供給パワーオンセット回路部５は、半導体記憶装置に電源が供給されたことを検出してＨＶＣＳＴＡ信号をハイレベルとする。すると、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＦＰＶＮ、ＦＰＶＰ信号をロウレベルとする。そのため、容量ヒューズ回路部１では、ＰチャネルＭＯＳトランジスタ１１がオンし、ＮチャネルＭＯＳトランジスタ１３がオフとなる。ここで、ＤＣＴＬ信号はロウレベルとなっているため、電源回路部３では、電圧ＨＶＣＣＦ（０．７Ｖ）、ＨＶＣＣＦ２（０．５Ｖ）が生成されて容量ヒューズ回路部１に供給されている。また、ＳＶＴ供給回路部２からのＦＣＴＢ信号はハイレベルとなっていることにより、容量ヒューズ回路部１ではＮチャネルＭＯＳトランジスタ１２はオンしている。そのため、電源供給回路部３からの電圧ＨＶＣＣＦ（０．７Ｖ）は、ＰチャネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトランジスタ１２を経由して容量ヒューズ１０の低電圧印加側の電極に印加される。この際、ＳＶＴ供給回路部２では、ＦＣＴＢ信号がハイレベルとなっていることによりＮチャネルＭＯＳトランジスタ２１がオンして容量ヒューズ１０の高電圧印加側電極はＧＮＤ電位に接続されている。上記のような動作が行われることにより、容量ヒューズ１０には電圧ＨＶＣＣＦ（０．７Ｖ）のチャージが行われる。
【００４５】
また、容量ヒューズ１０に対するＨＶＣＣＦのチャージと並行し、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＳＣ信号がロウレベルとなっていることにより、電源回路部３では、電圧ＨＶＣＣＦ２（０．５Ｖ）がセンスアンプ１８の電源ＦＡＰ、ＦＡＮに供給されている。また、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＰＬ信号がハイレベルとなっていることにより、容量ヒューズ回路部１では、ＮチャネルＭＯＳトランジスタ１４、１６が共にオンして、電圧ＨＶＣＣＦ２（０．５Ｖ）がセンスアンプ１８の両端に印加されている。
【００４６】
図４のタイミングチャートでは、パワーオンから容量ヒューズ１０に電圧ＨＶＣＣＦがチャージされるまで待機する時間は２００μｓである場合を用いて説明しているがこのスペックは１００μｓの場合もある。
【００４７】
そして、容量ヒューズ１０へのＨＶＣＣＦチャージ時間が経過した後、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＥＭＲＳ信号を入力することにより容量ヒューズ１０に蓄えられた電圧の引き抜き動作を開始する。具体的には、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＦＰＶＰ信号をハイレベルとすることにより容量ヒューズ回路部１のＰチャネルＭＯＳトランジスタ１１をオフさせる。このことにより、電源回路部３からの電圧ＨＶＣＣＦ（０．７Ｖ）は遮断されることになる。そのため、もし容量ヒューズ１０が切断されている場合には、低電圧印加側電極の電圧はＳＶＴ供給回路部２のＮチャネルＭＯＳトランジスタ２１を介して引き抜かれてしまう。ここで容量ヒューズ１０が切断されていない場合には、低電圧印加側電極の電圧はＨＶＣＣＦ（０．７Ｖ）のまま維持される。
【００４８】
そして、引き抜き時間の終了後、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＴＧ信号がハイレベルとなることにより、容量ヒューズ１０の低電圧印加側の電極の電圧レベルはセンスアンプ１８の節点Ａ側の端子に転送される。その後、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＳＣ信号がハイレベルとなることにより、電源回路部３は電圧ＶＩＮＴＳ（１．４Ｖ）をセンスアンプ１８のＦＡＰに供給し、ＦＡＮをＧＮＤ電位とする。このことによりセンスアンプ１８は動作を開始し、節点Ａ側の端子の電圧と、節点Ａの反対側の電圧であるＨＶＣＣＦ２（０．５Ｖ）との電位差の増幅を行う。
【００４９】
ここで、容量ヒューズが切断されていない場合、節点Ａの電圧はＨＶＣＣＦ（０．７Ｖ）となっているため、ＨＶＣＣＦ＞ＨＶＣＣＦ２の関係により、Ａ節点の電圧はセンスアンプ１８の電源電圧であるＶＩＮＴＳ（１．４Ｖ）まで増幅される。そして、Ａ節点の反対側端子の電圧はＧＮＤ電位となる。また、容量ヒューズが切断されている場合、節点Ａの電圧はほぼＧＮＤ電位となっているため、ＧＮＤ＜ＨＶＣＣＦ２の関係により、Ａ節点の電圧はＧＮＤ電位となる。そして、Ａ節点の反対側端子の電圧はセンスアンプ１８の電源電圧であるＶＩＮＴＳ（１．４Ｖ）まで増幅される。
【００５０】
そして、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＬＡ信号がハイレベルとなることにより、ＮチャネルＭＯＳトランジスタ１７がオンとなり、センスアンプ１８により増幅された電圧がラッチ回路部１９に転送される。ラッチ回路部１９では、ＮチャネルＭＯＳトランジスタ１７からの電圧をラッチして判定信号として出力する。
【００５１】
以上説明した制御が行われることにより容量ヒューズ１０の切断の有無が検出され、その検出結果に基づいた判定信号が生成される。次に、容量ヒューズ１０を切断する場合の動作について説明する。
【００５２】
容量ヒューズ１０の切断を行う場合、テストモード／容量ヒューズカット選択信号回路部６からのＦＣＴ信号がハイレベルとなることにより、ＳＶＴ供給回路部２では、容量ヒューズ回路部１へのＦＣＴＢ信号をロウレベルにしてＮチャネルＭＯＳトランジスタ１２をオフとさせる。そして、ＳＶＴ供給回路部２からカット用電圧が容量ヒューズ１０の高電圧印加側電極に印加される。そのＳＶＴ電圧が印加される時間は数秒程度が一般的である。このようにして容量ヒューズ１０は絶縁破壊を起こして両電極が電気的に接合され抵抗素子のような状態となる。
【００５３】
本実施形態の半導体記憶装置では、容量ヒューズ１０の切断の有無を検出する際にセンスアンプ１８を駆動するための電源ＶＩＮＴＳ（１．４Ｖ）の半分の電圧である電圧ＨＶＣＣＦ（０．７Ｖ）を容量ヒューズ１０にチャージし、容量ヒューズ１０に蓄えられている電圧と電圧ＨＶＣＣＦ２（０．５Ｖ）との電位差をセンスアンプ１８により増幅した後にラッチ回路部１９によりラッチして判定信号として出力するようにしている。容量ヒューズ１０に蓄えられている電圧が０．７Ｖの場合でもセンスアンプ１８により１．４Ｖまで増幅されるため、ラッチ回路部１９では問題無くラッチ動作を行うことができる。また、容量ヒューズ１０の切断の有無を検出する際に、容量ヒューズ１０の両電極間には、通常のメモリセルに印加される電圧と同等の電圧である電圧ＨＶＣＣＦ（０．７Ｖ）しか印加されることがない。そのため、容量ヒューズ１０の寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【００５４】
また、電源供給パワーオンセット回路部５を使用することなく、ＥＭＲＳ信号から引き抜き・ラッチ等の全動作を行うようにしてもよい。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体記憶装置について説明する。上記第１の実施形態は、ＤＤＲ仕様の半導体記憶装置に本発明を適用した場合であったが、本実施形態はＳＤＲ仕様の半導体記憶装置に本実施形態を適用した場合である。
【００５６】
本実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成も図１に示した第１の実施形態の半導体記憶装置と同様な構成となる。但し、ＳＤＲ仕様の場合にはＤＬＬ回路が存在しないため、ＥＭＲＳ信号はない。そのため、本実施形態の場合には、ＥＭＲＳ−ラッチコントロール信号回路部４はＥＭＲＳ信号ではなくＭＲＳ信号を基準として、容量ヒューズの引き抜き動作を開始する点が異なっている。
【００５７】
またＤＤＲ仕様の場合には、ＥＭＲＳ信号が入力されてから通常の動作が開始されるまでの時間が２００サイクル（２００×５ｎＳ＝１μＳ）と長いため、電源供給回路部３の電源供給能力はさほど大きい必要がない。そのため、図３に示したような抵抗分割により電圧ＶＩＮＴＳ、ＨＶＣＣＦ、ＨＶＣＣＦ２等の各種電圧を生成するような回路を採用することができた。しかし、ＳＤＲ仕様の場合にはＭＲＳ信号が入力されてから通常の動作が開始されるまでの時間が２サイクル（２×５ｎＳ＝１０ｎＳ）と極端に短い。そのため、容量ヒューズからの電圧の引き抜き等の処理を短い時間内で行なわなければならず、ＤＤＲ仕様の場合と比較して電源供給能力の大きな電源回路部が必要となる。
【００５８】
本実施形態の半導体記憶装置における動作を図５のタイミングチャートに示す。本実施形態の半導体記憶装置における基本的な動作は図４に示したタイミングチャートと同様であり、引き抜き動作がＥＭＲＳ信号により開始される替わりにＭＲＳ信号により開始されている点のみが異なっている。
【００５９】
上記第１および第２の実施形態の半導体記憶装置では、容量ヒューズ１０の切断の有無を検出する際に容量ヒューズ１０に印加する電圧はセンスアンプ１８の電源電圧ＶＩＮＴＳの半分の電圧ＨＶＣＣＦである場合を用いて説明したが、本発明はこれに限定されるものではなく、ＨＶＣＣＦ以下の電圧を容量ヒューズ１０に印加するようにした場合でも同様に本発明を適用することができるものである。
【００６０】
一般的にセンスアンプは微少な電位差であっても増幅することができる。そのため、本実施形態による容量ヒューズの状態確認方法によれば、容量ヒューズに印加する電圧およびその電圧よりもわずかに低い電圧さえ用意すれば、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加する電圧をさらに低くすることができる。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、容量ヒューズの切断の有無を検出する際に第１の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第２の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしているため、第１の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができるので、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【図２】図１中の電源供給パワーオンセット回路５の構成例を示す回路図である。
【図３】図１中の、容量ヒューズ回路部１、ＳＶＴ供給回路部２、電源回路部３の構成例を示す回路図である。
【図４】本発明の第１の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図６】ラッチ回路部におけるインバータの一例を示す回路図である。
【符号の説明】
１ 容量ヒューズ回路部
２ ＳＶＴ供給回路部
３ 電源回路部
４ ＥＭＲＳ−ラッチコントロール信号回路部
５ 電源供給パワーオンセット回路部
６ テストモード／容量ヒューズカット選択信号回路部
１０ 容量ヒューズ
１１ ＰチャネルＭＯＳトランジスタ
１２〜１７ ＮチャネルＭＯＳトランジスタ
１８ センスアンプ
１９ ラッチ回路部
２１ ＮチャネルＭＯＳトランジスタ
８０ 入力端子
８１ ＰチャネルＭＯＳトランジスタ
８２ ＮチャネルＭＯＳトランジスタ
８３ 出力端子
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体記憶装置に関し、特に容量ヒューズを備えた半導体記憶装置およびその容量ヒューズの状態確認方法に関する。
【０００２】
【従来の技術】
近年のＣＰＵの高速化にともない、より高速でデータの読み取り／書き込みを行うことができるＤＲＡＭが要望されている。このような、データ転送速度の高速化を実現するために、外部からのクロック信号に同期して動作することにより高速な動作を行うＳＤＲＡＭが広く用いられるようになっている。このＳＤＲＡＭには、クロック信号の立ち下がり、立ち上がりのいずれか一方のみでデータの転送を行うＳＤＲ（Single Data Rate）−ＳＤＲＡＭと、クロック信号の立ち下がり、立ち上がりの両方でデータの転送を行うことによりデータ転送の高速化を図ったＤＤＲ（Double Data Rate）−ＳＤＲＡＭがある。また、さらなる高速化のために、ＤＤＲの高速化対応のための仕様であるＤＤＲ−IIの仕様の検討が行われている。
【０００３】
このような半導体記憶装置では、冗長メモリセルのアドレスを記憶したり、初期微調整回路におけるパラメータの設定等を行うためにヒューズ素子が使用される。このヒューズ素子には、通常は抵抗素子として機能し過電流が流れると溶断して絶縁状態となるものや、レーザビームを照射して切断するものがある。
【０００４】
しかし、抵抗素子を構成するためにはある程度の面積が必要となるため、このような抵抗素子をヒューズ素子として用いた場合、使用するヒューズ素子の数が多くなるとレイアウト面積が大きくなってしまうという問題が発生する。そのため、少ないレイアウト面積でヒューズ素子を実現するために容量ヒューズが用いられている。容量ヒューズとは、通常は絶縁状態となっている２つの電極間に高電圧を印加することにより誘電体膜を破壊させることにより絶縁破壊を発生させ２つの電極を接続状態となる素子である。このような容量ヒューズを用いれば１つのヒューズ素子を１つのメモリセルと同じレイアウト面積により実現することができる。
【０００５】
通常のヒューズ素子は、切断前は抵抗素子として機能していて切断後はオープン状態となるのに対して、容量ヒューズ素子は、切断前はコンデンサとして機能していて２つの端子間はオープン状態となっているが切断後は抵抗素子として機能する。
【０００６】
このような容量ヒューズを使用した半導体記憶装置では、半導体記憶装置全体の電源がオンされた際に、この容量ヒューズの切断の有無を検出して、その検出結果をラッチして判定結果とする必要がある。
【０００７】
容量ヒューズの切断の有無を検出するための容量ヒューズの状態確認方法の一般的なものとして、容量ヒューズにある電圧を印加し、その電圧の印加を中止した後に容量ヒューズの両端間の電圧を測定する方法が用いられている。この方法では、容量ヒューズが切断されていなければコンデンサとして機能するため印加された電圧が蓄えられるのに対して、容量ヒューズが切断されていれば印加された電圧は蓄えられないことを利用して容量ヒューズの切断の有無を検出する。
【０００８】
このような容量ヒューズは、メモリセルと同じ製造工程において生成されるためメモリセルと同様な特性を有している。通常のメモリセルは一端には１．４Ｖが印加されるが他端には０．７Ｖの電圧が印加されるたメモリセル両端間には０．７Ｖ程度の電圧しか印加されていない。これに対して、容量ヒューズの切断の有無を検出する際には、容量ヒューズの一端の電極には１．４Ｖ程度の電圧が印加され他方の電極はＧＮＤ（グランド）電位となるため、両電極間で１．４Ｖの電圧が印加されることになる。そして、容量ヒューズには、半導体記憶装置に電源が供給される毎にこの１．４Ｖの電圧が印加されることになる。
【０００９】
容量ヒューズを切断する時に印加される電圧（スーパーボルテージ：ＳＶＴ）は通常６〜７Ｖ程度であるため、容量ヒューズの耐圧はそれほど高くは設定されれいないことが一般的である。そのため、印加される電圧が０．７Ｖから１．４Ｖに増加すればその寿命は指数関数的に短くなることとなる。つまり、上述したように容量ヒューズはメモリセルと同様な特性を備えているため、メモリセルに印加される電圧の約２倍の電圧が印加されることにより、劣化が加速され最悪の場合には破壊されてしまう。そして、この容量ヒューズが破壊されて導通状態となってしまうと、設定された仕様が変わってしまったり、故障メモリセルと冗長メモリセルとの置換がうまく行われなくなってしまう等の誤動作が発生してしまうという問題が発生する。
【００１０】
しかし、容量ヒューズの両電極間に印加する電圧を単純にメモリセルと同様の０．７Ｖにしたのでは容量ヒューズの切断の有無を正しく検出することはできない。
【００１１】
例えば、容量ヒューズに蓄積されている電圧に基づいて判定信号のラッチを行うラッチ回路部に図６に示すような一般的な構成のインバータが用いられているとする。
【００１２】
このインバータは、ＰチャネルＭＯＳトランジスタ８１と、ＮチャネルＭＯＳトランジスタ８２とから構成されていて、入力端子８０から入力された電圧の論理を反転して出力端子８３から出力する動作を行っている。
【００１３】
このインバータでは、入力端子８０からハイレベルの電圧が入力された場合、ＮチャネルＭＯＳトランジスタ８２がオンし、ＰチャネルＭＯＳトランジスタ８１がオフとなることにより出力端子８３はロウレベルであるＧＮＤ電位となる。また、入力端子８０からロウレベルの電圧が入力された場合、ＮチャネルＭＯＳトランジスタ８２がオフとなり、ＰチャネルＭＯＳトランジスタ８１がオンとなり、ハイレベルである電圧ＶＰＥＲＩが出力端子８３に出力される。
【００１４】
ここで、電圧ＶＰＥＲＩが１．８Ｖの場合であって、入力端子８０から入力されるハイレベルの信号が０．７Ｖの場合の、この図６に示すインバータの動作について以下に説明する。
【００１５】
入力端子８０に０．７Ｖの電圧が印加されると、ＮチャネルＭＯＳトランジスタ８２はゲートとソース間がしきい値以上となりオンする。しかし、ＰチャネルＭＯＳトランジスタ８１はソースとゲート間電圧が１．１Ｖもあるためオフとならない。つまり、ＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳトランジスタ８２が同時にオンしてしまうことになり反転動作が正常に行われない。
【００１６】
従って、容量ヒューズの切断の有無を検出する際に、容量ヒューズの両端に印加する電圧を単純にメモリセルと同様の０．７Ｖとすることはできない。
【００１７】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧が、メモリセルに印加される電圧より高いため信頼性が悪化する可能性があるという問題点があった。
【００１８】
本発明の目的は、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧を、メモリセルに印加される電圧と同程度にすることにより信頼性が向上した半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、第１の電圧および該第１の電圧よりも低い第２の電圧を発生させる電源発生回路部と、
容量ヒューズと、前記第１の電圧を前記容量ヒューズにチャージするための回路と、前記容量ヒューズに蓄積されている電圧と前記第２の電圧との電位差を増幅するためのセンスアンプと、前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するラッチ回路部とから構成される容量ヒューズ回路部と、を備えている。
【００２０】
本発明によれば、容量ヒューズの切断の有無を検出する際に第１の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第２の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしている。容量ヒューズが切断されていない場合には、センスアンプにより第１の電圧と第２の電圧との電位差が増幅され、容量ヒューズが切断されている場合には、ほぼグランド電位の電圧と第２の電圧との電位差が増幅される。そのため、第１の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができる。従って、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【００２１】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、拡張モードレジスタ（ＥＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【００２２】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、モードレジスタ（ＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【００２３】
さらに、本発明の半導体記憶装置は、前記第１の電圧を、センスアンプ用電源の半分以下の電圧とするようにしてもよい。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【００２６】
本実施形態の半導体記憶装置は、図１に示すように、容量ヒューズ回路部１と、ＳＶＴ（スーパーボルテージ）供給回路部２と、電源回路部３と、ＥＭＲＳ−ラッチコントロール信号回路部４と、電源供給パワーオンセット回路部５と、テストモード／容量ヒューズカット選択信号回路部６とを備えている。
【００２７】
電源供給パワーオンセット回路部５は、半導体記憶装置に電源が供給されたことを検出して、ＨＶＣＳＴＡ信号をハイレベルとする。また、電源供給パワーオンセット回路部５は、ＥＭＲＳ−ラッチコントロール信号回路部４からのＤＣＴＬＢ信号がロウレベルとなるとＨＶＣＳＴＡ信号をハイレベルにラッチする。電源供給パワーオンセット回路部５の具体的な回路構成例を図２に示す。この図２に示す回路では、電源電圧に連動して変化する電圧ＶＢＯＯＴを抵抗分割した電圧が基準電圧ＲＥＦを越えるとＨＶＣＳＴＡ信号をハイレベルとする動作が行われる。
【００２８】
ＥＭＲＳ−ラッチコントロール信号回路部４は、電源供給パワーオンセット回路部５からのＨＶＣＳＴＡ信号を入力することにより半導体記憶装置に電源が供給されたことを検出して、容量ヒューズ回路部１に対して容量ヒューズ回路部１内の容量ヒューズへのチャージの開始を指示し、ＤＤＲ−ＳＤＲＡＭ特有のＤＬＬ（ダブルロックドループ）回路のモードレジスタセットを行うためのＥＭＲＳ（拡張モードレジスタセット）信号を入力すると容量ヒューズへのチャージの停止、容量ヒューズに蓄積されている電圧の増幅、増幅された電圧のラッチ動作を指示する。
【００２９】
ＥＭＲＳ−ラッチコントロール信号回路部４は、容量ヒューズ回路部１を制御するための制御部として機能していて、上記の制御を電源回路部３に対するＦＳＣ信号、ＤＣＴＬ信号および容量ヒューズ回路部１に対するＦＰＶＰ、ＦＰＶＮ、ＦＴＧ、ＦＬＡ、ＦＰＬ信号を制御することにより実現する。
【００３０】
テストモード／容量ヒューズカット選択信号回路部６は、容量ヒューズ回路部１内の容量ヒューズを切断する際に、ＦＣＴ信号をＳＶＴ供給回路部２に出力する。
【００３１】
図１中の、容量ヒューズ回路部１、ＳＶＴ供給回路部２、電源回路部３の構成例を図３の回路図に示す。
【００３２】
電源回路部３は、ＤＣＴＬ信号がロウレベルになると電源の供給を開始する。具体的には、電源供給回路部３は、ＤＣＴＬ信号がロウレベルとなると、電圧ＶＰＥＲＩを抵抗分割して電圧ＶＩＮＴＳ、ＨＶＣＣＦ、ＨＶＣＣＦ２を生成し、このうちの電圧ＨＶＣＣＦ、ＨＶＣＣＦ２を容量ヒューズ回路部１に供給する。ここで、ＶＩＮＴＳ＞ＨＶＣＣＦ＞ＨＶＣＣＦ２の関係となっている。そして、センスアンプ１８への電源を制御する信号であるＦＳＣ信号をＥＭＲＳ−ラッチコントロール信号回路部４から入力し、このＦＳＣ信号がロウレベルの場合、センスアンプ１８の電源ＦＡＰ、ＦＡＮに電圧ＨＶＣＣＦ２を供給し、ＦＳＣ信号がハイレベルになると、ＦＡＰに電圧ＶＩＮＴＳを供給し、ＦＡＮをＧＮＤ電位とする。
【００３３】
以下の記載においては、説明を簡単にするために、電圧ＶＰＥＲＩは１．８Ｖ、電圧ＶＩＮＴＳは１．４Ｖ、電圧ＨＶＣＣＦは０．７Ｖ、ＨＶＣＣＦ２は、電圧ＨＶＣＣＦよりも若干低い電圧であり、例えば０．５Ｖ程度の電圧となっているものとして説明する。ただし、本発明はこのような具体的な電圧値に限定されるものではなく、他の電圧値の場合にも同様に適用することができるものである。
【００３４】
ＳＶＴ供給回路部２は、テストモード／容量ヒューズカット選択信号回路部６からのＦＣＴ信号がハイレベルになると、容量ヒューズ１０を切断するための電圧であるＳＶＴ（スーパーボルテージ）をカット用電圧として容量ヒューズ回路部１に供給し、ＦＣＴ信号がロウレベルになるとＮチャネルＭＯＳトランジスタ２１がオンして容量ヒューズ１０の高電圧印加側の電極をＧＮＤ電位とする。また、ＳＶＴ供給回路部２は、ＦＣＴ信号の論理を反転した信号であるＦＣＴＢ信号を容量ヒューズ回路部１に出力する。
【００３５】
容量ヒューズ回路部１は、容量ヒューズ１０と、ＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１２〜１７と、センスアンプ１８と、ラッチ回路部１９とから構成されている。
【００３６】
容量ヒューズ１０は、ＳＶＴが印加されて切断される前は２つの電極からなるコンデンサであり、ＳＶＴ供給回路部２からＳＶＴが印加される高電圧印加側の電極と、切断の有無を検出する際の電圧が印加される低電圧印加側の電極とから構成されている。
【００３７】
ＰチャネルＭＯＳトランジスタ１１は、ゲートにＦＰＶＰ信号が入力され、このＦＰＶＰ信号がロウレベルになるとオンし電圧ＨＶＣＣＦ（０．７Ｖ）をＮチャネルＭＯＳトランジスタ１２に印加する。つまり、このＰチャネルＭＯＳトランジスタ１１は、電圧ＨＶＣＣＦを容量ヒューズ１０にチャージするための回路として機能している。
【００３８】
ＮチャネルＭＯＳトランジスタ１２は、ゲートにＳＶＴ供給回路部２からのＦＣＴＢ信号が入力されている。ただし、容量ヒューズの切断を行う場合以外はＦＣＴ信号はロウレベルとなりＦＣＴＢ信号はハイレベルとなっているため、容量ヒューズ１０の切断の有無の判定が行われている間はＮチャネルＭＯＳトランジスタ１２は常にオンしている。
【００３９】
ＮチャネルＭＯＳトランジスタ１３は、ゲートにＦＰＶＮ信号が入力され、このＦＰＶＮ信号がハイレベルになるとオンし、容量ヒューズ１０の低電圧印加側の電極をＧＮＤ電位とする。
【００４０】
ＮチャネルＭＯＳトランジスタ１４、１６は、ゲートにＦＰＬ信号が入力され、このＦＰＬ信号がハイレベルになると電源回路部３からの電圧ＨＶＣＣＦ２（０．５Ｖ）をセンスアンプ１８の両端にそれぞれ印加する。ＮチャネルＭＯＳトランジスタ１５は、ゲートにＦＴＧ信号が印加され、このＦＴＧ信号がハイレベルになるとオンして容量ヒューズ１０の低電圧印加側電極の電圧レベルをセンスアンプ１８に転送する。
【００４１】
センスアンプ１８は、メモリセルから読み出された微少電位差を増幅する通常のセンスアンプと同様な回路構成となっており、電源回路部３からＮチャネルＭＯＳトランジスタ１６を介して供給された電圧ＨＶＣＣＦ２と、ＮチャネルＭＯＳトランジスタ１５から転送されてきた節点Ａの電圧との電位差を増幅する。
【００４２】
ＮチャネルＭＯＳトランジスタ１７は、ゲートにＦＬＡ信号が入力され、このＦＬＡ信号がハイレベルになるとセンスアンプ１８により増幅された電圧をラッチ回路部１９に転送する。ラッチ回路部１９は、ＮチャネルＭＯＳトランジスタ１７により転送されたセンスアンプ１８の電圧レベルをラッチして判定信号として出力する。
【００４３】
次に、本実施形態の半導体記憶装置の動作を図４のタイミングチャートを参照して詳細に説明する。
【００４４】
先ず、電源供給パワーオンセット回路部５は、半導体記憶装置に電源が供給されたことを検出してＨＶＣＳＴＡ信号をハイレベルとする。すると、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＦＰＶＮ、ＦＰＶＰ信号をロウレベルとする。そのため、容量ヒューズ回路部１では、ＰチャネルＭＯＳトランジスタ１１がオンし、ＮチャネルＭＯＳトランジスタ１３がオフとなる。ここで、ＤＣＴＬ信号はロウレベルとなっているため、電源回路部３では、電圧ＨＶＣＣＦ（０．７Ｖ）、ＨＶＣＣＦ２（０．５Ｖ）が生成されて容量ヒューズ回路部１に供給されている。また、ＳＶＴ供給回路部２からのＦＣＴＢ信号はハイレベルとなっていることにより、容量ヒューズ回路部１ではＮチャネルＭＯＳトランジスタ１２はオンしている。そのため、電源供給回路部３からの電圧ＨＶＣＣＦ（０．７Ｖ）は、ＰチャネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトランジスタ１２を経由して容量ヒューズ１０の低電圧印加側の電極に印加される。この際、ＳＶＴ供給回路部２では、ＦＣＴＢ信号がハイレベルとなっていることによりＮチャネルＭＯＳトランジスタ２１がオンして容量ヒューズ１０の高電圧印加側電極はＧＮＤ電位に接続されている。上記のような動作が行われることにより、容量ヒューズ１０には電圧ＨＶＣＣＦ（０．７Ｖ）のチャージが行われる。
【００４５】
また、容量ヒューズ１０に対するＨＶＣＣＦのチャージと並行し、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＳＣ信号がロウレベルとなっていることにより、電源回路部３では、電圧ＨＶＣＣＦ２（０．５Ｖ）がセンスアンプ１８の電源ＦＡＰ、ＦＡＮに供給されている。また、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＰＬ信号がハイレベルとなっていることにより、容量ヒューズ回路部１では、ＮチャネルＭＯＳトランジスタ１４、１６が共にオンして、電圧ＨＶＣＣＦ２（０．５Ｖ）がセンスアンプ１８の両端に印加されている。
【００４６】
図４のタイミングチャートでは、パワーオンから容量ヒューズ１０に電圧ＨＶＣＣＦがチャージされるまで待機する時間は２００μｓである場合を用いて説明しているがこのスペックは１００μｓの場合もある。
【００４７】
そして、容量ヒューズ１０へのＨＶＣＣＦチャージ時間が経過した後、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＥＭＲＳ信号を入力することにより容量ヒューズ１０に蓄えられた電圧の引き抜き動作を開始する。具体的には、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＦＰＶＰ信号をハイレベルとすることにより容量ヒューズ回路部１のＰチャネルＭＯＳトランジスタ１１をオフさせる。このことにより、電源回路部３からの電圧ＨＶＣＣＦ（０．７Ｖ）は遮断されることになる。そのため、もし容量ヒューズ１０が切断されている場合には、低電圧印加側電極の電圧はＳＶＴ供給回路部２のＮチャネルＭＯＳトランジスタ２１を介して引き抜かれてしまう。ここで容量ヒューズ１０が切断されていない場合には、低電圧印加側電極の電圧はＨＶＣＣＦ（０．７Ｖ）のまま維持される。
【００４８】
そして、引き抜き時間の終了後、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＴＧ信号がハイレベルとなることにより、容量ヒューズ１０の低電圧印加側の電極の電圧レベルはセンスアンプ１８の節点Ａ側の端子に転送される。その後、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＳＣ信号がハイレベルとなることにより、電源回路部３は電圧ＶＩＮＴＳ（１．４Ｖ）をセンスアンプ１８のＦＡＰに供給し、ＦＡＮをＧＮＤ電位とする。このことによりセンスアンプ１８は動作を開始し、節点Ａ側の端子の電圧と、節点Ａの反対側の電圧であるＨＶＣＣＦ２（０．５Ｖ）との電位差の増幅を行う。
【００４９】
ここで、容量ヒューズが切断されていない場合、節点Ａの電圧はＨＶＣＣＦ（０．７Ｖ）となっているため、ＨＶＣＣＦ＞ＨＶＣＣＦ２の関係により、Ａ節点の電圧はセンスアンプ１８の電源電圧であるＶＩＮＴＳ（１．４Ｖ）まで増幅される。そして、Ａ節点の反対側端子の電圧はＧＮＤ電位となる。また、容量ヒューズが切断されている場合、節点Ａの電圧はほぼＧＮＤ電位となっているため、ＧＮＤ＜ＨＶＣＣＦ２の関係により、Ａ節点の電圧はＧＮＤ電位となる。そして、Ａ節点の反対側端子の電圧はセンスアンプ１８の電源電圧であるＶＩＮＴＳ（１．４Ｖ）まで増幅される。
【００５０】
そして、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＬＡ信号がハイレベルとなることにより、ＮチャネルＭＯＳトランジスタ１７がオンとなり、センスアンプ１８により増幅された電圧がラッチ回路部１９に転送される。ラッチ回路部１９では、ＮチャネルＭＯＳトランジスタ１７からの電圧をラッチして判定信号として出力する。
【００５１】
以上説明した制御が行われることにより容量ヒューズ１０の切断の有無が検出され、その検出結果に基づいた判定信号が生成される。次に、容量ヒューズ１０を切断する場合の動作について説明する。
【００５２】
容量ヒューズ１０の切断を行う場合、テストモード／容量ヒューズカット選択信号回路部６からのＦＣＴ信号がハイレベルとなることにより、ＳＶＴ供給回路部２では、容量ヒューズ回路部１へのＦＣＴＢ信号をロウレベルにしてＮチャネルＭＯＳトランジスタ１２をオフとさせる。そして、ＳＶＴ供給回路部２からカット用電圧が容量ヒューズ１０の高電圧印加側電極に印加される。そのＳＶＴ電圧が印加される時間は数秒程度が一般的である。このようにして容量ヒューズ１０は絶縁破壊を起こして両電極が電気的に接合され抵抗素子のような状態となる。
【００５３】
本実施形態の半導体記憶装置では、容量ヒューズ１０の切断の有無を検出する際にセンスアンプ１８を駆動するための電源ＶＩＮＴＳ（１．４Ｖ）の半分の電圧である電圧ＨＶＣＣＦ（０．７Ｖ）を容量ヒューズ１０にチャージし、容量ヒューズ１０に蓄えられている電圧と電圧ＨＶＣＣＦ２（０．５Ｖ）との電位差をセンスアンプ１８により増幅した後にラッチ回路部１９によりラッチして判定信号として出力するようにしている。容量ヒューズ１０に蓄えられている電圧が０．７Ｖの場合でもセンスアンプ１８により１．４Ｖまで増幅されるため、ラッチ回路部１９では問題無くラッチ動作を行うことができる。また、容量ヒューズ１０の切断の有無を検出する際に、容量ヒューズ１０の両電極間には、通常のメモリセルに印加される電圧と同等の電圧である電圧ＨＶＣＣＦ（０．７Ｖ）しか印加されることがない。そのため、容量ヒューズ１０の寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【００５４】
また、電源供給パワーオンセット回路部５を使用することなく、ＥＭＲＳ信号から引き抜き・ラッチ等の全動作を行うようにしてもよい。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体記憶装置について説明する。上記第１の実施形態は、ＤＤＲ仕様の半導体記憶装置に本発明を適用した場合であったが、本実施形態はＳＤＲ仕様の半導体記憶装置に本実施形態を適用した場合である。
【００５６】
本実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成も図１に示した第１の実施形態の半導体記憶装置と同様な構成となる。但し、ＳＤＲ仕様の場合にはＤＬＬ回路が存在しないため、ＥＭＲＳ信号はない。そのため、本実施形態の場合には、ＥＭＲＳ−ラッチコントロール信号回路部４はＥＭＲＳ信号ではなくＭＲＳ信号を基準として、容量ヒューズの引き抜き動作を開始する点が異なっている。
【００５７】
またＤＤＲ仕様の場合には、ＥＭＲＳ信号が入力されてから通常の動作が開始されるまでの時間が２００サイクル（２００×５ｎＳ＝１μＳ）と長いため、電源供給回路部３の電源供給能力はさほど大きい必要がない。そのため、図３に示したような抵抗分割により電圧ＶＩＮＴＳ、ＨＶＣＣＦ、ＨＶＣＣＦ２等の各種電圧を生成するような回路を採用することができた。しかし、ＳＤＲ仕様の場合にはＭＲＳ信号が入力されてから通常の動作が開始されるまでの時間が２サイクル（２×５ｎＳ＝１０ｎＳ）と極端に短い。そのため、容量ヒューズからの電圧の引き抜き等の処理を短い時間内で行なわなければならず、ＤＤＲ仕様の場合と比較して電源供給能力の大きな電源回路部が必要となる。
【００５８】
本実施形態の半導体記憶装置における動作を図５のタイミングチャートに示す。本実施形態の半導体記憶装置における基本的な動作は図４に示したタイミングチャートと同様であり、引き抜き動作がＥＭＲＳ信号により開始される替わりにＭＲＳ信号により開始されている点のみが異なっている。
【００５９】
上記第１および第２の実施形態の半導体記憶装置では、容量ヒューズ１０の切断の有無を検出する際に容量ヒューズ１０に印加する電圧はセンスアンプ１８の電源電圧ＶＩＮＴＳの半分の電圧ＨＶＣＣＦである場合を用いて説明したが、本発明はこれに限定されるものではなく、ＨＶＣＣＦ以下の電圧を容量ヒューズ１０に印加するようにした場合でも同様に本発明を適用することができるものである。
【００６０】
一般的にセンスアンプは微少な電位差であっても増幅することができる。そのため、本実施形態による容量ヒューズの状態確認方法によれば、容量ヒューズに印加する電圧およびその電圧よりもわずかに低い電圧さえ用意すれば、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加する電圧をさらに低くすることができる。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、容量ヒューズの切断の有無を検出する際に第１の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第２の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしているため、第１の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができるので、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【図２】図１中の電源供給パワーオンセット回路５の構成例を示す回路図である。
【図３】図１中の、容量ヒューズ回路部１、ＳＶＴ供給回路部２、電源回路部３の構成例を示す回路図である。
【図４】本発明の第１の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図６】ラッチ回路部におけるインバータの一例を示す回路図である。
【符号の説明】
１ 容量ヒューズ回路部
２ ＳＶＴ供給回路部
３ 電源回路部
４ ＥＭＲＳ−ラッチコントロール信号回路部
５ 電源供給パワーオンセット回路部
６ テストモード／容量ヒューズカット選択信号回路部
１０ 容量ヒューズ
１１ ＰチャネルＭＯＳトランジスタ
１２〜１７ ＮチャネルＭＯＳトランジスタ
１８ センスアンプ
１９ ラッチ回路部
２１ ＮチャネルＭＯＳトランジスタ
８０ 入力端子
８１ ＰチャネルＭＯＳトランジスタ
８２ ＮチャネルＭＯＳトランジスタ
８３ 出力端子
Claims (9)
- 第１の電圧および該第１の電圧よりも低い第２の電圧を発生させる電源発生回路部と、
容量ヒューズと、前記第１の電圧を前記容量ヒューズにチャージするための回路と、前記容量ヒューズに蓄積されている電圧と前記第２の電圧との電位差を増幅するためのセンスアンプと、前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するラッチ回路部とから構成される容量ヒューズ回路部と、
を備えた半導体記憶装置。 - 電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、拡張モードレジスタ（ＥＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えた請求項１記載の半導体記憶装置。
- 電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、モードレジスタ（ＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えた請求項１記載の半導体記憶装置。
- 前記第１の電圧が、センスアンプ用電源の半分以下の電圧である請求項１から３のいずれか１項記載の半導体記憶装置。
- 半導体記憶装置に備えられた容量ヒューズの切断の有無を検出するための容量ヒューズの状態確認方法であって、
容量ヒューズに第１の電圧をチャージするステップと、
前記第１の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第１の電圧よりも低い第２の電圧との電位差をセンスアンプを用いて増幅するステップと、
前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するステップと、
を備えた容量ヒューズの状態確認方法。 - 前記容量ヒューズに第１の電圧をチャージするステップが、電源が供給されたことを検出することにより前記容量ヒューズに第１の電圧をチャージするステップである請求項５記載の容量ヒューズの状態確認方法。
- 前記第１の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第１の電圧よりも低い第２の電圧との電位差をセンスアンプを用いて増幅するステップが、
拡張モードレジスタ（ＥＭＲＳ）信号を入力することにより、前記容量ヒューズへの前記第１の電圧のチャージを中止するステップをさらに備えた請求項５または６記載の容量ヒューズの状態確認方法。 - 前記第１の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第１の電圧よりも低い第２の電圧との電位差をセンスアンプを用いて増幅するステップが、
モードレジスタ（ＭＲＳ）信号を入力することにより、前記容量ヒューズへの前記第１の電圧のチャージを中止するステップをさらに備えた請求項５または６記載の容量ヒューズの状態確認方法。 - 前記第１の電圧が、センスアンプ用電源の半分以下の電圧である請求項５から８のいずれか１項記載の容量ヒューズの状態確認方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002113322A JP3730932B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置および容量ヒューズの状態確認方法 |
| US10/410,124 US6714474B2 (en) | 2002-04-16 | 2003-04-09 | Method of checking the state of a capacitor fuse in which the voltage applied to the capacitor fuse is the same level as voltage applied to memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002113322A JP3730932B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置および容量ヒューズの状態確認方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003317496A JP2003317496A (ja) | 2003-11-07 |
| JP3730932B2 true JP3730932B2 (ja) | 2006-01-05 |
Family
ID=29207618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002113322A Expired - Fee Related JP3730932B2 (ja) | 2002-04-16 | 2002-04-16 | 半導体記憶装置および容量ヒューズの状態確認方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6714474B2 (ja) |
| JP (1) | JP3730932B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719178B1 (ko) * | 2003-08-29 | 2007-05-17 | 주식회사 하이닉스반도체 | 비휘발성 디램의 구동방법 |
| JP2006059429A (ja) * | 2004-08-19 | 2006-03-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7369452B2 (en) * | 2006-04-07 | 2008-05-06 | Freescale Semiconductor, Inc. | Programmable cell |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801574A (en) | 1996-10-07 | 1998-09-01 | Micron Technology, Inc. | Charge sharing detection circuit for anti-fuses |
| KR100359855B1 (ko) | 1998-06-30 | 2003-01-15 | 주식회사 하이닉스반도체 | 가변전압발생기를이용한앤티퓨즈의프로그래밍회로 |
| KR100321169B1 (ko) | 1998-06-30 | 2002-05-13 | 박종섭 | 앤티퓨즈의프로그래밍회로 |
| US6256237B1 (en) * | 1999-12-28 | 2001-07-03 | United Microelectronics Corp. | Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell |
| JP2001195893A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP2002042472A (ja) | 2000-07-27 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3821637B2 (ja) * | 2000-08-24 | 2006-09-13 | 株式会社東芝 | 半導体集積回路装置 |
-
2002
- 2002-04-16 JP JP2002113322A patent/JP3730932B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-09 US US10/410,124 patent/US6714474B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003317496A (ja) | 2003-11-07 |
| US6714474B2 (en) | 2004-03-30 |
| US20030198107A1 (en) | 2003-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6297624B1 (en) | Semiconductor device having an internal voltage generating circuit | |
| US7502269B2 (en) | Semiconductor memory device capable of controlling drivability of overdriver | |
| US7675350B2 (en) | VPP voltage generator for generating stable VPP voltage | |
| US20080019204A1 (en) | Apparatus and Method for Supplying Power in Semiconductor Device | |
| KR100965773B1 (ko) | 메모리소자의 센스앰프제어회로 및 그 제어방법 | |
| US20160054374A1 (en) | Semiconductor device including temperature ranges having temperature thresholds and method of determining therefor | |
| KR20070011744A (ko) | 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩 | |
| US8923082B2 (en) | Semiconductor device on which wafer-level burn-in test is performed and manufacturing method thereof | |
| JPH11162194A (ja) | 半導体装置 | |
| US6606274B2 (en) | Semiconductor memory device having function of supplying stable power supply voltage | |
| US6778460B1 (en) | Semiconductor memory device and method for generation of core voltage | |
| US7872926B2 (en) | Input buffer and method with AC positive feedback, and a memory device and computer system using same | |
| US8565032B2 (en) | Semiconductor device | |
| KR100925368B1 (ko) | 센스앰프 전압 공급 회로 및 그의 구동 방법 | |
| US20120120750A1 (en) | Semiconductor device having electrical fuse and control method thereof | |
| JP4495854B2 (ja) | 半導体メモリ装置及びそれの読み出し方法 | |
| JP3730932B2 (ja) | 半導体記憶装置および容量ヒューズの状態確認方法 | |
| US10998893B2 (en) | Semiconductor device, delay circuit, and related method | |
| KR100745072B1 (ko) | 내부전압 방전회로 | |
| US6654300B2 (en) | Semiconductor memory device having internal circuit screening function | |
| JP3887241B2 (ja) | プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法 | |
| JP3279955B2 (ja) | 半導体回路 | |
| KR100889324B1 (ko) | 코아전압 릴리즈 드라이버 | |
| KR100941630B1 (ko) | 내부전압 제어회로 및 방법 | |
| JP2000340756A (ja) | 半導体装置の電圧検出回路及び電圧ブースティング回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041203 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041203 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050928 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051007 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111014 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121014 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131014 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |