JP3730932B2 - Semiconductor memory device and capacity fuse state confirmation method - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等の半導体記憶装置に関し、特に容量ヒューズを備えた半導体記憶装置およびその容量ヒューズの状態確認方法に関する。
【０００２】
【従来の技術】
近年のＣＰＵの高速化にともない、より高速でデータの読み取り／書き込みを行うことができるＤＲＡＭが要望されている。このような、データ転送速度の高速化を実現するために、外部からのクロック信号に同期して動作することにより高速な動作を行うＳＤＲＡＭが広く用いられるようになっている。このＳＤＲＡＭには、クロック信号の立ち下がり、立ち上がりのいずれか一方のみでデータの転送を行うＳＤＲ（Single Data Rate）−ＳＤＲＡＭと、クロック信号の立ち下がり、立ち上がりの両方でデータの転送を行うことによりデータ転送の高速化を図ったＤＤＲ（Double Data Rate）−ＳＤＲＡＭがある。また、さらなる高速化のために、ＤＤＲの高速化対応のための仕様であるＤＤＲ−IIの仕様の検討が行われている。
【０００３】
このような半導体記憶装置では、冗長メモリセルのアドレスを記憶したり、初期微調整回路におけるパラメータの設定等を行うためにヒューズ素子が使用される。このヒューズ素子には、通常は抵抗素子として機能し過電流が流れると溶断して絶縁状態となるものや、レーザビームを照射して切断するものがある。
【０００４】
しかし、抵抗素子を構成するためにはある程度の面積が必要となるため、このような抵抗素子をヒューズ素子として用いた場合、使用するヒューズ素子の数が多くなるとレイアウト面積が大きくなってしまうという問題が発生する。そのため、少ないレイアウト面積でヒューズ素子を実現するために容量ヒューズが用いられている。容量ヒューズとは、通常は絶縁状態となっている２つの電極間に高電圧を印加することにより誘電体膜を破壊させることにより絶縁破壊を発生させ２つの電極を接続状態となる素子である。このような容量ヒューズを用いれば１つのヒューズ素子を１つのメモリセルと同じレイアウト面積により実現することができる。
【０００５】
通常のヒューズ素子は、切断前は抵抗素子として機能していて切断後はオープン状態となるのに対して、容量ヒューズ素子は、切断前はコンデンサとして機能していて２つの端子間はオープン状態となっているが切断後は抵抗素子として機能する。
【０００６】
このような容量ヒューズを使用した半導体記憶装置では、半導体記憶装置全体の電源がオンされた際に、この容量ヒューズの切断の有無を検出して、その検出結果をラッチして判定結果とする必要がある。
【０００７】
容量ヒューズの切断の有無を検出するための容量ヒューズの状態確認方法の一般的なものとして、容量ヒューズにある電圧を印加し、その電圧の印加を中止した後に容量ヒューズの両端間の電圧を測定する方法が用いられている。この方法では、容量ヒューズが切断されていなければコンデンサとして機能するため印加された電圧が蓄えられるのに対して、容量ヒューズが切断されていれば印加された電圧は蓄えられないことを利用して容量ヒューズの切断の有無を検出する。
【０００８】
このような容量ヒューズは、メモリセルと同じ製造工程において生成されるためメモリセルと同様な特性を有している。通常のメモリセルは一端には１．４Ｖが印加されるが他端には０．７Ｖの電圧が印加されるたメモリセル両端間には０．７Ｖ程度の電圧しか印加されていない。これに対して、容量ヒューズの切断の有無を検出する際には、容量ヒューズの一端の電極には１．４Ｖ程度の電圧が印加され他方の電極はＧＮＤ（グランド）電位となるため、両電極間で１．４Ｖの電圧が印加されることになる。そして、容量ヒューズには、半導体記憶装置に電源が供給される毎にこの１．４Ｖの電圧が印加されることになる。
【０００９】
容量ヒューズを切断する時に印加される電圧（スーパーボルテージ：ＳＶＴ）は通常６〜７Ｖ程度であるため、容量ヒューズの耐圧はそれほど高くは設定されれいないことが一般的である。そのため、印加される電圧が０．７Ｖから１．４Ｖに増加すればその寿命は指数関数的に短くなることとなる。つまり、上述したように容量ヒューズはメモリセルと同様な特性を備えているため、メモリセルに印加される電圧の約２倍の電圧が印加されることにより、劣化が加速され最悪の場合には破壊されてしまう。そして、この容量ヒューズが破壊されて導通状態となってしまうと、設定された仕様が変わってしまったり、故障メモリセルと冗長メモリセルとの置換がうまく行われなくなってしまう等の誤動作が発生してしまうという問題が発生する。
【００１０】
しかし、容量ヒューズの両電極間に印加する電圧を単純にメモリセルと同様の０．７Ｖにしたのでは容量ヒューズの切断の有無を正しく検出することはできない。
【００１１】
例えば、容量ヒューズに蓄積されている電圧に基づいて判定信号のラッチを行うラッチ回路部に図６に示すような一般的な構成のインバータが用いられているとする。
【００１２】
このインバータは、ＰチャネルＭＯＳトランジスタ８１と、ＮチャネルＭＯＳトランジスタ８２とから構成されていて、入力端子８０から入力された電圧の論理を反転して出力端子８３から出力する動作を行っている。
【００１３】
このインバータでは、入力端子８０からハイレベルの電圧が入力された場合、ＮチャネルＭＯＳトランジスタ８２がオンし、ＰチャネルＭＯＳトランジスタ８１がオフとなることにより出力端子８３はロウレベルであるＧＮＤ電位となる。また、入力端子８０からロウレベルの電圧が入力された場合、ＮチャネルＭＯＳトランジスタ８２がオフとなり、ＰチャネルＭＯＳトランジスタ８１がオンとなり、ハイレベルである電圧ＶＰＥＲＩが出力端子８３に出力される。
【００１４】
ここで、電圧ＶＰＥＲＩが１．８Ｖの場合であって、入力端子８０から入力されるハイレベルの信号が０．７Ｖの場合の、この図６に示すインバータの動作について以下に説明する。
【００１５】
入力端子８０に０．７Ｖの電圧が印加されると、ＮチャネルＭＯＳトランジスタ８２はゲートとソース間がしきい値以上となりオンする。しかし、ＰチャネルＭＯＳトランジスタ８１はソースとゲート間電圧が１．１Ｖもあるためオフとならない。つまり、ＰチャネルＭＯＳトランジスタ８１とＮチャネルＭＯＳトランジスタ８２が同時にオンしてしまうことになり反転動作が正常に行われない。
【００１６】
従って、容量ヒューズの切断の有無を検出する際に、容量ヒューズの両端に印加する電圧を単純にメモリセルと同様の０．７Ｖとすることはできない。
【００１７】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧が、メモリセルに印加される電圧より高いため信頼性が悪化する可能性があるという問題点があった。
【００１８】
本発明の目的は、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加される電圧を、メモリセルに印加される電圧と同程度にすることにより信頼性が向上した半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、第１の電圧および該第１の電圧よりも低い第２の電圧を発生させる電源発生回路部と、
容量ヒューズと、前記第１の電圧を前記容量ヒューズにチャージするための回路と、前記容量ヒューズに蓄積されている電圧と前記第２の電圧との電位差を増幅するためのセンスアンプと、前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するラッチ回路部とから構成される容量ヒューズ回路部と、を備えている。
【００２０】
本発明によれば、容量ヒューズの切断の有無を検出する際に第１の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第２の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしている。容量ヒューズが切断されていない場合には、センスアンプにより第１の電圧と第２の電圧との電位差が増幅され、容量ヒューズが切断されている場合には、ほぼグランド電位の電圧と第２の電圧との電位差が増幅される。そのため、第１の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができる。従って、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【００２１】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、拡張モードレジスタ（ＥＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【００２２】
また、本発明の半導体記憶装置は、電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、モードレジスタ（ＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えるようにしてもよい。
【００２３】
さらに、本発明の半導体記憶装置は、前記第１の電圧を、センスアンプ用電源の半分以下の電圧とするようにしてもよい。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【００２６】
本実施形態の半導体記憶装置は、図１に示すように、容量ヒューズ回路部１と、ＳＶＴ（スーパーボルテージ）供給回路部２と、電源回路部３と、ＥＭＲＳ−ラッチコントロール信号回路部４と、電源供給パワーオンセット回路部５と、テストモード／容量ヒューズカット選択信号回路部６とを備えている。
【００２７】
電源供給パワーオンセット回路部５は、半導体記憶装置に電源が供給されたことを検出して、ＨＶＣＳＴＡ信号をハイレベルとする。また、電源供給パワーオンセット回路部５は、ＥＭＲＳ−ラッチコントロール信号回路部４からのＤＣＴＬＢ信号がロウレベルとなるとＨＶＣＳＴＡ信号をハイレベルにラッチする。電源供給パワーオンセット回路部５の具体的な回路構成例を図２に示す。この図２に示す回路では、電源電圧に連動して変化する電圧ＶＢＯＯＴを抵抗分割した電圧が基準電圧ＲＥＦを越えるとＨＶＣＳＴＡ信号をハイレベルとする動作が行われる。
【００２８】
ＥＭＲＳ−ラッチコントロール信号回路部４は、電源供給パワーオンセット回路部５からのＨＶＣＳＴＡ信号を入力することにより半導体記憶装置に電源が供給されたことを検出して、容量ヒューズ回路部１に対して容量ヒューズ回路部１内の容量ヒューズへのチャージの開始を指示し、ＤＤＲ−ＳＤＲＡＭ特有のＤＬＬ（ダブルロックドループ）回路のモードレジスタセットを行うためのＥＭＲＳ（拡張モードレジスタセット）信号を入力すると容量ヒューズへのチャージの停止、容量ヒューズに蓄積されている電圧の増幅、増幅された電圧のラッチ動作を指示する。
【００２９】
ＥＭＲＳ−ラッチコントロール信号回路部４は、容量ヒューズ回路部１を制御するための制御部として機能していて、上記の制御を電源回路部３に対するＦＳＣ信号、ＤＣＴＬ信号および容量ヒューズ回路部１に対するＦＰＶＰ、ＦＰＶＮ、ＦＴＧ、ＦＬＡ、ＦＰＬ信号を制御することにより実現する。
【００３０】
テストモード／容量ヒューズカット選択信号回路部６は、容量ヒューズ回路部１内の容量ヒューズを切断する際に、ＦＣＴ信号をＳＶＴ供給回路部２に出力する。
【００３１】
図１中の、容量ヒューズ回路部１、ＳＶＴ供給回路部２、電源回路部３の構成例を図３の回路図に示す。
【００３２】
電源回路部３は、ＤＣＴＬ信号がロウレベルになると電源の供給を開始する。具体的には、電源供給回路部３は、ＤＣＴＬ信号がロウレベルとなると、電圧ＶＰＥＲＩを抵抗分割して電圧ＶＩＮＴＳ、ＨＶＣＣＦ、ＨＶＣＣＦ２を生成し、このうちの電圧ＨＶＣＣＦ、ＨＶＣＣＦ２を容量ヒューズ回路部１に供給する。ここで、ＶＩＮＴＳ＞ＨＶＣＣＦ＞ＨＶＣＣＦ２の関係となっている。そして、センスアンプ１８への電源を制御する信号であるＦＳＣ信号をＥＭＲＳ−ラッチコントロール信号回路部４から入力し、このＦＳＣ信号がロウレベルの場合、センスアンプ１８の電源ＦＡＰ、ＦＡＮに電圧ＨＶＣＣＦ２を供給し、ＦＳＣ信号がハイレベルになると、ＦＡＰに電圧ＶＩＮＴＳを供給し、ＦＡＮをＧＮＤ電位とする。
【００３３】
以下の記載においては、説明を簡単にするために、電圧ＶＰＥＲＩは１．８Ｖ、電圧ＶＩＮＴＳは１．４Ｖ、電圧ＨＶＣＣＦは０．７Ｖ、ＨＶＣＣＦ２は、電圧ＨＶＣＣＦよりも若干低い電圧であり、例えば０．５Ｖ程度の電圧となっているものとして説明する。ただし、本発明はこのような具体的な電圧値に限定されるものではなく、他の電圧値の場合にも同様に適用することができるものである。
【００３４】
ＳＶＴ供給回路部２は、テストモード／容量ヒューズカット選択信号回路部６からのＦＣＴ信号がハイレベルになると、容量ヒューズ１０を切断するための電圧であるＳＶＴ（スーパーボルテージ）をカット用電圧として容量ヒューズ回路部１に供給し、ＦＣＴ信号がロウレベルになるとＮチャネルＭＯＳトランジスタ２１がオンして容量ヒューズ１０の高電圧印加側の電極をＧＮＤ電位とする。また、ＳＶＴ供給回路部２は、ＦＣＴ信号の論理を反転した信号であるＦＣＴＢ信号を容量ヒューズ回路部１に出力する。
【００３５】
容量ヒューズ回路部１は、容量ヒューズ１０と、ＰチャネルＭＯＳトランジスタ１１と、ＮチャネルＭＯＳトランジスタ１２〜１７と、センスアンプ１８と、ラッチ回路部１９とから構成されている。
【００３６】
容量ヒューズ１０は、ＳＶＴが印加されて切断される前は２つの電極からなるコンデンサであり、ＳＶＴ供給回路部２からＳＶＴが印加される高電圧印加側の電極と、切断の有無を検出する際の電圧が印加される低電圧印加側の電極とから構成されている。
【００３７】
ＰチャネルＭＯＳトランジスタ１１は、ゲートにＦＰＶＰ信号が入力され、このＦＰＶＰ信号がロウレベルになるとオンし電圧ＨＶＣＣＦ（０．７Ｖ）をＮチャネルＭＯＳトランジスタ１２に印加する。つまり、このＰチャネルＭＯＳトランジスタ１１は、電圧ＨＶＣＣＦを容量ヒューズ１０にチャージするための回路として機能している。
【００３８】
ＮチャネルＭＯＳトランジスタ１２は、ゲートにＳＶＴ供給回路部２からのＦＣＴＢ信号が入力されている。ただし、容量ヒューズの切断を行う場合以外はＦＣＴ信号はロウレベルとなりＦＣＴＢ信号はハイレベルとなっているため、容量ヒューズ１０の切断の有無の判定が行われている間はＮチャネルＭＯＳトランジスタ１２は常にオンしている。
【００３９】
ＮチャネルＭＯＳトランジスタ１３は、ゲートにＦＰＶＮ信号が入力され、このＦＰＶＮ信号がハイレベルになるとオンし、容量ヒューズ１０の低電圧印加側の電極をＧＮＤ電位とする。
【００４０】
ＮチャネルＭＯＳトランジスタ１４、１６は、ゲートにＦＰＬ信号が入力され、このＦＰＬ信号がハイレベルになると電源回路部３からの電圧ＨＶＣＣＦ２（０．５Ｖ）をセンスアンプ１８の両端にそれぞれ印加する。ＮチャネルＭＯＳトランジスタ１５は、ゲートにＦＴＧ信号が印加され、このＦＴＧ信号がハイレベルになるとオンして容量ヒューズ１０の低電圧印加側電極の電圧レベルをセンスアンプ１８に転送する。
【００４１】
センスアンプ１８は、メモリセルから読み出された微少電位差を増幅する通常のセンスアンプと同様な回路構成となっており、電源回路部３からＮチャネルＭＯＳトランジスタ１６を介して供給された電圧ＨＶＣＣＦ２と、ＮチャネルＭＯＳトランジスタ１５から転送されてきた節点Ａの電圧との電位差を増幅する。
【００４２】
ＮチャネルＭＯＳトランジスタ１７は、ゲートにＦＬＡ信号が入力され、このＦＬＡ信号がハイレベルになるとセンスアンプ１８により増幅された電圧をラッチ回路部１９に転送する。ラッチ回路部１９は、ＮチャネルＭＯＳトランジスタ１７により転送されたセンスアンプ１８の電圧レベルをラッチして判定信号として出力する。
【００４３】
次に、本実施形態の半導体記憶装置の動作を図４のタイミングチャートを参照して詳細に説明する。
【００４４】
先ず、電源供給パワーオンセット回路部５は、半導体記憶装置に電源が供給されたことを検出してＨＶＣＳＴＡ信号をハイレベルとする。すると、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＦＰＶＮ、ＦＰＶＰ信号をロウレベルとする。そのため、容量ヒューズ回路部１では、ＰチャネルＭＯＳトランジスタ１１がオンし、ＮチャネルＭＯＳトランジスタ１３がオフとなる。ここで、ＤＣＴＬ信号はロウレベルとなっているため、電源回路部３では、電圧ＨＶＣＣＦ（０．７Ｖ）、ＨＶＣＣＦ２（０．５Ｖ）が生成されて容量ヒューズ回路部１に供給されている。また、ＳＶＴ供給回路部２からのＦＣＴＢ信号はハイレベルとなっていることにより、容量ヒューズ回路部１ではＮチャネルＭＯＳトランジスタ１２はオンしている。そのため、電源供給回路部３からの電圧ＨＶＣＣＦ（０．７Ｖ）は、ＰチャネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトランジスタ１２を経由して容量ヒューズ１０の低電圧印加側の電極に印加される。この際、ＳＶＴ供給回路部２では、ＦＣＴＢ信号がハイレベルとなっていることによりＮチャネルＭＯＳトランジスタ２１がオンして容量ヒューズ１０の高電圧印加側電極はＧＮＤ電位に接続されている。上記のような動作が行われることにより、容量ヒューズ１０には電圧ＨＶＣＣＦ（０．７Ｖ）のチャージが行われる。
【００４５】
また、容量ヒューズ１０に対するＨＶＣＣＦのチャージと並行し、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＳＣ信号がロウレベルとなっていることにより、電源回路部３では、電圧ＨＶＣＣＦ２（０．５Ｖ）がセンスアンプ１８の電源ＦＡＰ、ＦＡＮに供給されている。また、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＰＬ信号がハイレベルとなっていることにより、容量ヒューズ回路部１では、ＮチャネルＭＯＳトランジスタ１４、１６が共にオンして、電圧ＨＶＣＣＦ２（０．５Ｖ）がセンスアンプ１８の両端に印加されている。
【００４６】
図４のタイミングチャートでは、パワーオンから容量ヒューズ１０に電圧ＨＶＣＣＦがチャージされるまで待機する時間は２００μｓである場合を用いて説明しているがこのスペックは１００μｓの場合もある。
【００４７】
そして、容量ヒューズ１０へのＨＶＣＣＦチャージ時間が経過した後、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＥＭＲＳ信号を入力することにより容量ヒューズ１０に蓄えられた電圧の引き抜き動作を開始する。具体的には、ＥＭＲＳ−ラッチコントロール信号回路部４は、ＦＰＶＰ信号をハイレベルとすることにより容量ヒューズ回路部１のＰチャネルＭＯＳトランジスタ１１をオフさせる。このことにより、電源回路部３からの電圧ＨＶＣＣＦ（０．７Ｖ）は遮断されることになる。そのため、もし容量ヒューズ１０が切断されている場合には、低電圧印加側電極の電圧はＳＶＴ供給回路部２のＮチャネルＭＯＳトランジスタ２１を介して引き抜かれてしまう。ここで容量ヒューズ１０が切断されていない場合には、低電圧印加側電極の電圧はＨＶＣＣＦ（０．７Ｖ）のまま維持される。
【００４８】
そして、引き抜き時間の終了後、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＴＧ信号がハイレベルとなることにより、容量ヒューズ１０の低電圧印加側の電極の電圧レベルはセンスアンプ１８の節点Ａ側の端子に転送される。その後、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＳＣ信号がハイレベルとなることにより、電源回路部３は電圧ＶＩＮＴＳ（１．４Ｖ）をセンスアンプ１８のＦＡＰに供給し、ＦＡＮをＧＮＤ電位とする。このことによりセンスアンプ１８は動作を開始し、節点Ａ側の端子の電圧と、節点Ａの反対側の電圧であるＨＶＣＣＦ２（０．５Ｖ）との電位差の増幅を行う。
【００４９】
ここで、容量ヒューズが切断されていない場合、節点Ａの電圧はＨＶＣＣＦ（０．７Ｖ）となっているため、ＨＶＣＣＦ＞ＨＶＣＣＦ２の関係により、Ａ節点の電圧はセンスアンプ１８の電源電圧であるＶＩＮＴＳ（１．４Ｖ）まで増幅される。そして、Ａ節点の反対側端子の電圧はＧＮＤ電位となる。また、容量ヒューズが切断されている場合、節点Ａの電圧はほぼＧＮＤ電位となっているため、ＧＮＤ＜ＨＶＣＣＦ２の関係により、Ａ節点の電圧はＧＮＤ電位となる。そして、Ａ節点の反対側端子の電圧はセンスアンプ１８の電源電圧であるＶＩＮＴＳ（１．４Ｖ）まで増幅される。
【００５０】
そして、ＥＭＲＳ−ラッチコントロール信号回路部４からのＦＬＡ信号がハイレベルとなることにより、ＮチャネルＭＯＳトランジスタ１７がオンとなり、センスアンプ１８により増幅された電圧がラッチ回路部１９に転送される。ラッチ回路部１９では、ＮチャネルＭＯＳトランジスタ１７からの電圧をラッチして判定信号として出力する。
【００５１】
以上説明した制御が行われることにより容量ヒューズ１０の切断の有無が検出され、その検出結果に基づいた判定信号が生成される。次に、容量ヒューズ１０を切断する場合の動作について説明する。
【００５２】
容量ヒューズ１０の切断を行う場合、テストモード／容量ヒューズカット選択信号回路部６からのＦＣＴ信号がハイレベルとなることにより、ＳＶＴ供給回路部２では、容量ヒューズ回路部１へのＦＣＴＢ信号をロウレベルにしてＮチャネルＭＯＳトランジスタ１２をオフとさせる。そして、ＳＶＴ供給回路部２からカット用電圧が容量ヒューズ１０の高電圧印加側電極に印加される。そのＳＶＴ電圧が印加される時間は数秒程度が一般的である。このようにして容量ヒューズ１０は絶縁破壊を起こして両電極が電気的に接合され抵抗素子のような状態となる。
【００５３】
本実施形態の半導体記憶装置では、容量ヒューズ１０の切断の有無を検出する際にセンスアンプ１８を駆動するための電源ＶＩＮＴＳ（１．４Ｖ）の半分の電圧である電圧ＨＶＣＣＦ（０．７Ｖ）を容量ヒューズ１０にチャージし、容量ヒューズ１０に蓄えられている電圧と電圧ＨＶＣＣＦ２（０．５Ｖ）との電位差をセンスアンプ１８により増幅した後にラッチ回路部１９によりラッチして判定信号として出力するようにしている。容量ヒューズ１０に蓄えられている電圧が０．７Ｖの場合でもセンスアンプ１８により１．４Ｖまで増幅されるため、ラッチ回路部１９では問題無くラッチ動作を行うことができる。また、容量ヒューズ１０の切断の有無を検出する際に、容量ヒューズ１０の両電極間には、通常のメモリセルに印加される電圧と同等の電圧である電圧ＨＶＣＣＦ（０．７Ｖ）しか印加されることがない。そのため、容量ヒューズ１０の寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができる。
【００５４】
また、電源供給パワーオンセット回路部５を使用することなく、ＥＭＲＳ信号から引き抜き・ラッチ等の全動作を行うようにしてもよい。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体記憶装置について説明する。上記第１の実施形態は、ＤＤＲ仕様の半導体記憶装置に本発明を適用した場合であったが、本実施形態はＳＤＲ仕様の半導体記憶装置に本実施形態を適用した場合である。
【００５６】
本実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成も図１に示した第１の実施形態の半導体記憶装置と同様な構成となる。但し、ＳＤＲ仕様の場合にはＤＬＬ回路が存在しないため、ＥＭＲＳ信号はない。そのため、本実施形態の場合には、ＥＭＲＳ−ラッチコントロール信号回路部４はＥＭＲＳ信号ではなくＭＲＳ信号を基準として、容量ヒューズの引き抜き動作を開始する点が異なっている。
【００５７】
またＤＤＲ仕様の場合には、ＥＭＲＳ信号が入力されてから通常の動作が開始されるまでの時間が２００サイクル（２００×５ｎＳ＝１μＳ）と長いため、電源供給回路部３の電源供給能力はさほど大きい必要がない。そのため、図３に示したような抵抗分割により電圧ＶＩＮＴＳ、ＨＶＣＣＦ、ＨＶＣＣＦ２等の各種電圧を生成するような回路を採用することができた。しかし、ＳＤＲ仕様の場合にはＭＲＳ信号が入力されてから通常の動作が開始されるまでの時間が２サイクル（２×５ｎＳ＝１０ｎＳ）と極端に短い。そのため、容量ヒューズからの電圧の引き抜き等の処理を短い時間内で行なわなければならず、ＤＤＲ仕様の場合と比較して電源供給能力の大きな電源回路部が必要となる。
【００５８】
本実施形態の半導体記憶装置における動作を図５のタイミングチャートに示す。本実施形態の半導体記憶装置における基本的な動作は図４に示したタイミングチャートと同様であり、引き抜き動作がＥＭＲＳ信号により開始される替わりにＭＲＳ信号により開始されている点のみが異なっている。
【００５９】
上記第１および第２の実施形態の半導体記憶装置では、容量ヒューズ１０の切断の有無を検出する際に容量ヒューズ１０に印加する電圧はセンスアンプ１８の電源電圧ＶＩＮＴＳの半分の電圧ＨＶＣＣＦである場合を用いて説明したが、本発明はこれに限定されるものではなく、ＨＶＣＣＦ以下の電圧を容量ヒューズ１０に印加するようにした場合でも同様に本発明を適用することができるものである。
【００６０】
一般的にセンスアンプは微少な電位差であっても増幅することができる。そのため、本実施形態による容量ヒューズの状態確認方法によれば、容量ヒューズに印加する電圧およびその電圧よりもわずかに低い電圧さえ用意すれば、容量ヒューズの切断の有無を検出する際に容量ヒューズに印加する電圧をさらに低くすることができる。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、容量ヒューズの切断の有無を検出する際に第１の電圧を容量ヒューズにチャージし、容量ヒューズに蓄えられている電圧と第２の電圧との電位差をセンスアンプにより増幅した後にラッチ回路部によりラッチして判定信号として出力するようにしているため、第１の電圧を通常のメモリセルに印加される電圧と同等の低い電圧とした場合でもラッチ回路部において正常なラッチ動作を行うことができるので、容量ヒューズの寿命を通常のメモリセルと同程度とすることにより半導体記憶装置の信頼性を向上することができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置における容量ヒューズの切断および切断の有無を検出するための回路部分の構成を示すブロック図である。
【図２】図１中の電源供給パワーオンセット回路５の構成例を示す回路図である。
【図３】図１中の、容量ヒューズ回路部１、ＳＶＴ供給回路部２、電源回路部３の構成例を示す回路図である。
【図４】本発明の第１の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態の半導体記憶装置の動作を示すタイミングチャートである。
【図６】ラッチ回路部におけるインバータの一例を示す回路図である。
【符号の説明】
１ 容量ヒューズ回路部
２ ＳＶＴ供給回路部
３ 電源回路部
４ ＥＭＲＳ−ラッチコントロール信号回路部
５ 電源供給パワーオンセット回路部
６ テストモード／容量ヒューズカット選択信号回路部
１０ 容量ヒューズ
１１ ＰチャネルＭＯＳトランジスタ
１２〜１７ ＮチャネルＭＯＳトランジスタ
１８ センスアンプ
１９ ラッチ回路部
２１ ＮチャネルＭＯＳトランジスタ
８０ 入力端子
８１ ＰチャネルＭＯＳトランジスタ
８２ ＮチャネルＭＯＳトランジスタ
８３ 出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device such as an SDRAM (Synchronous Dynamic Random Access Memory), and more particularly to a semiconductor memory device including a capacitor fuse and a method for checking the state of the capacitor fuse.
[0002]
[Prior art]
With the recent increase in CPU speed, a DRAM capable of reading / writing data at higher speed is demanded. In order to realize such a high data transfer rate, SDRAMs that operate at high speed by operating in synchronization with an external clock signal are widely used. This SDRAM has an SDR (Single Data Rate) -SDRAM that transfers data at only one of the falling edge and the rising edge of the clock signal, and the data transfer at both the falling edge and the rising edge of the clock signal. There is a DDR (Double Data Rate) -SDRAM designed to speed up data transfer. In order to further increase the speed, the specification of DDR-II, which is a specification for supporting high speed DDR, has been studied.
[0003]
In such a semiconductor memory device, a fuse element is used to store an address of a redundant memory cell and to set parameters in an initial fine adjustment circuit. There are fuse elements that normally function as resistance elements and are blown into an insulating state when an overcurrent flows, and those that are cut by irradiation with a laser beam.
[0004]
However, since a certain area is required to configure the resistance element, when such a resistance element is used as a fuse element, the layout area increases as the number of fuse elements used increases. Will occur. Therefore, a capacitive fuse is used to realize a fuse element with a small layout area. A capacitive fuse is an element in which a dielectric film is broken by applying a high voltage between two electrodes that are normally in an insulating state, thereby causing a dielectric breakdown and connecting the two electrodes. If such a capacitive fuse is used, one fuse element can be realized with the same layout area as one memory cell.
[0005]
A normal fuse element functions as a resistance element before cutting and becomes an open state after cutting, whereas a capacitive fuse element functions as a capacitor before cutting and an open state between two terminals. However, it functions as a resistance element after cutting.
[0006]
In a semiconductor memory device using such a capacitive fuse, when the power supply of the entire semiconductor memory device is turned on, it is necessary to detect whether or not the capacitive fuse is cut and to latch the detection result as a determination result There is.
[0007]
As a general method of confirming the state of a capacitive fuse for detecting whether or not a capacitive fuse has been disconnected, a voltage is applied to the capacitive fuse and the voltage across the capacitive fuse is measured after the voltage application is stopped. Method is used. This method utilizes the fact that the applied voltage is stored to function as a capacitor unless the capacitive fuse is cut, whereas the applied voltage cannot be stored if the capacitive fuse is cut. Detects whether or not the capacitive fuse is blown.
[0008]
Since such a capacitive fuse is generated in the same manufacturing process as the memory cell, it has the same characteristics as the memory cell. In a normal memory cell, 1.4V is applied to one end, but a voltage of about 0.7V is applied between both ends of the memory cell to which a voltage of 0.7V is applied to the other end. On the other hand, when detecting whether or not the capacitor fuse is cut, a voltage of about 1.4 V is applied to the electrode at one end of the capacitor fuse, and the other electrode has a GND (ground) potential. A voltage of 1.4 V is applied between them. The voltage of 1.4 V is applied to the capacitor fuse every time power is supplied to the semiconductor memory device.
[0009]
Since the voltage (super voltage: SVT) applied when the capacitive fuse is cut is usually about 6 to 7 V, the breakdown voltage of the capacitive fuse is generally not set so high. Therefore, if the applied voltage is increased from 0.7V to 1.4V, the lifetime is exponentially shortened. In other words, as described above, the capacity fuse has the same characteristics as the memory cell, and therefore, by applying a voltage about twice the voltage applied to the memory cell, the deterioration is accelerated and in the worst case. It will be destroyed. If this capacitive fuse is destroyed and becomes conductive, malfunctions may occur, such as changing the set specifications or failing to replace failed memory cells with redundant memory cells. The problem of end up occurs.
[0010]
However, if the voltage applied between both electrodes of the capacitive fuse is simply set to 0.7 V, which is the same as that of the memory cell, it is not possible to correctly detect whether or not the capacitive fuse is cut.
[0011]
For example, it is assumed that an inverter having a general configuration as shown in FIG. 6 is used in a latch circuit portion that latches a determination signal based on a voltage stored in a capacitor fuse.
[0012]
This inverter is composed of a P-channel MOS transistor 81 and an N-channel MOS transistor 82, and performs an operation of inverting the logic of the voltage input from the input terminal 80 and outputting it from the output terminal 83.
[0013]
In this inverter, when a high-level voltage is input from the input terminal 80, the N-channel MOS transistor 82 is turned on and the P-channel MOS transistor 81 is turned off, so that the output terminal 83 becomes the GND potential at the low level. When a low level voltage is input from the input terminal 80, the N-channel MOS transistor 82 is turned off, the P-channel MOS transistor 81 is turned on, and the high-level voltage VPERI is output to the output terminal 83.
[0014]
Here, the operation of the inverter shown in FIG. 6 when the voltage VPERI is 1.8 V and the high level signal input from the input terminal 80 is 0.7 V will be described below.
[0015]
When a voltage of 0.7 V is applied to the input terminal 80, the N-channel MOS transistor 82 is turned on because the gap between the gate and the source is not less than the threshold value. However, the P-channel MOS transistor 81 is not turned off because the source-gate voltage is 1.1V. That is, the P-channel MOS transistor 81 and the N-channel MOS transistor 82 are simultaneously turned on, and the inversion operation is not normally performed.
[0016]
Therefore, when detecting whether or not the capacitive fuse is cut, the voltage applied to both ends of the capacitive fuse cannot be simply set to 0.7 V, which is the same as that of the memory cell.
[0017]
[Problems to be solved by the invention]
In the above-described conventional semiconductor memory device, there is a problem that reliability may be deteriorated because the voltage applied to the capacitor fuse is higher than the voltage applied to the memory cell when detecting whether or not the capacitor fuse is cut. There was a point.
[0018]
An object of the present invention is to provide a semiconductor memory device with improved reliability by making the voltage applied to the capacitor fuse equal to the voltage applied to the memory cell when detecting whether the capacitor fuse is cut or not. It is to be.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor memory device according to the present invention includes a power generation circuit unit that generates a first voltage and a second voltage lower than the first voltage;
A capacitive fuse, a circuit for charging the capacitive fuse with the first voltage, a sense amplifier for amplifying a potential difference between the voltage stored in the capacitive fuse and the second voltage, and the sense And a capacitor fuse circuit unit configured to latch a voltage level amplified by the amplifier and output as a determination signal.
[0020]
According to the present invention, when detecting whether or not the capacitive fuse is cut, the first voltage is charged to the capacitive fuse, and the potential difference between the voltage stored in the capacitive fuse and the second voltage is amplified by the sense amplifier. Later, the data is latched by the latch circuit unit and output as a determination signal. When the capacitive fuse is not cut, the potential difference between the first voltage and the second voltage is amplified by the sense amplifier. When the capacitive fuse is cut, the voltage of the ground potential is almost equal to the second voltage. The potential difference from the voltage is amplified. Therefore, a normal latch operation can be performed in the latch circuit portion even when the first voltage is set to a low voltage equivalent to the voltage applied to the normal memory cell. Therefore, the reliability of the semiconductor memory device can be improved by making the life of the capacitor fuse the same as that of a normal memory cell.
[0021]
Further, when the semiconductor memory device of the present invention detects that power is supplied, the semiconductor memory device instructs the capacitive fuse circuit unit to charge the capacitive fuse of the first voltage, and an extended mode register (EMRS) signal May be further provided with a control unit that instructs the capacitive fuse circuit unit to stop charging the capacitive fuse, to perform amplification by a sense amplifier, and to latch the amplified voltage level.
[0022]
When the semiconductor memory device of the present invention detects that power is supplied, the semiconductor memory device instructs the capacitive fuse circuit unit to charge the capacitive fuse of the first voltage, and outputs a mode register (MRS) signal. When input, the control unit may further include a control unit that instructs the capacitive fuse circuit unit to stop charging the capacitive fuse, to perform amplification by a sense amplifier, and to latch the amplified voltage level.
[0023]
Furthermore, in the semiconductor memory device of the present invention, the first voltage may be a voltage that is half or less of a sense amplifier power supply.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[0025]
(First embodiment)
FIG. 1 is a block diagram showing a configuration of a circuit portion for detecting the disconnection and disconnection of a capacitive fuse in the semiconductor memory device according to the first embodiment of the present invention.
[0026]
As shown in FIG. 1, the semiconductor memory device of the present embodiment includes a capacitive fuse circuit unit 1, an SVT (super voltage) supply circuit unit 2, a power supply circuit unit 3, an EMRS-latch control signal circuit unit 4, A power supply power on set circuit unit 5 and a test mode / capacitance fuse cut selection signal circuit unit 6 are provided.
[0027]
The power supply power onset circuit unit 5 detects that power is supplied to the semiconductor memory device and sets the HVCSTA signal to a high level. The power supply power onset circuit unit 5 latches the HVCSTA signal at a high level when the DCTLB signal from the EMRS-latch control signal circuit unit 4 is at a low level. A specific circuit configuration example of the power supply power onset circuit unit 5 is shown in FIG. In the circuit shown in FIG. 2, when the voltage obtained by dividing the voltage VBOOT that changes in conjunction with the power supply voltage exceeds the reference voltage REF, an operation for setting the HVCSTA signal to a high level is performed.
[0028]
The EMRS-latch control signal circuit unit 4 detects that power is supplied to the semiconductor memory device by inputting the HVCSTA signal from the power supply power onset circuit unit 5, and detects the power supply to the capacitive fuse circuit unit 1. When the start of charging to the capacitive fuse in the capacitive fuse circuit unit 1 is instructed and an EMRS (extended mode register set) signal for inputting a mode register set of a DLL (double-locked loop) circuit specific to DDR-SDRAM is input, the capacitance This command instructs to stop charging the fuse, amplify the voltage stored in the capacitor fuse, and latch the amplified voltage.
[0029]
The EMRS-latch control signal circuit unit 4 functions as a control unit for controlling the capacitive fuse circuit unit 1, and performs the above control on the FSC signal, the DCTL signal, and the FPVP for the capacitive fuse circuit unit 1. This is realized by controlling the FPVN, FTG, FLA, and FPL signals.
[0030]
The test mode / capacitance fuse cut selection signal circuit unit 6 outputs an FCT signal to the SVT supply circuit unit 2 when the capacitor fuse in the capacitor fuse circuit unit 1 is cut.
[0031]
A configuration example of the capacitive fuse circuit unit 1, the SVT supply circuit unit 2, and the power supply circuit unit 3 in FIG. 1 is shown in the circuit diagram of FIG.
[0032]
The power supply circuit unit 3 starts supplying power when the DCTL signal becomes low level. Specifically, when the DCTL signal becomes low level, the power supply circuit unit 3 divides the voltage VPERI into resistors to generate voltages VINTS, HVCCF, and HVCCF2, and the voltages HVCCF and HVCCF2 among these are supplied to the capacitive fuse circuit unit 1. Supply. Here, the relationship is VINTS>HVCCF> HVCCF2. Then, an FSC signal, which is a signal for controlling the power supply to the sense amplifier 18, is input from the EMRS-latch control signal circuit unit 4, and when this FSC signal is at a low level, the voltage HVCCF2 is supplied to the power supplies FAP and FAN of the sense amplifier 18. When the FSC signal becomes high level, the voltage VINTS is supplied to the FAP and the FAN is set to the GND potential.
[0033]
In the following description, the voltage VPERI is 1.8V, the voltage VINTS is 1.4V, the voltage HVCCF is 0.7V, and the HVCCF2 is a voltage slightly lower than the voltage HVCCF, for example, for simplicity. It is assumed that the voltage is about 5V. However, the present invention is not limited to such specific voltage values, and can be similarly applied to other voltage values.
[0034]
When the FCT signal from the test mode / capacitance fuse cut selection signal circuit unit 6 becomes high level, the SVT supply circuit unit 2 uses SVT (super voltage), which is a voltage for cutting the capacitive fuse 10, as a cut voltage. When the FCT signal is supplied to the fuse circuit unit 1 and the FCT signal becomes low level, the N-channel MOS transistor 21 is turned on, and the electrode on the high voltage application side of the capacitive fuse 10 is set to the GND potential. The SVT supply circuit unit 2 outputs an FCTB signal, which is a signal obtained by inverting the logic of the FCT signal, to the capacitive fuse circuit unit 1.
[0035]
The capacitive fuse circuit unit 1 includes a capacitive fuse 10, a P channel MOS transistor 11, N channel MOS transistors 12 to 17, a sense amplifier 18, and a latch circuit unit 19.
[0036]
Capacitance fuse 10 is a capacitor composed of two electrodes before being cut by applying SVT. When detecting whether or not a high voltage application electrode to which SVT is applied from SVT supply circuit section 2 is disconnected. And an electrode on the low voltage application side to which the above voltage is applied.
[0037]
The P-channel MOS transistor 11 is turned on when the FPVP signal is input to the gate and the FPVP signal becomes low level, and the voltage HVCCF (0.7 V) is applied to the N-channel MOS transistor 12. That is, the P channel MOS transistor 11 functions as a circuit for charging the voltage HVCCF to the capacitor fuse 10.
[0038]
The N-channel MOS transistor 12 has a gate to which the FCTB signal from the SVT supply circuit unit 2 is input. However, since the FCT signal is low level and the FCTB signal is high level except when the capacitive fuse is cut, the N-channel MOS transistor 12 is always in the middle of determining whether or not the capacitive fuse 10 is cut. Is on.
[0039]
The N-channel MOS transistor 13 is turned on when the FPVN signal is input to the gate and the FPVN signal becomes high level, and the electrode on the low voltage application side of the capacitive fuse 10 is set to the GND potential.
[0040]
The N-channel MOS transistors 14 and 16 receive the FPL signal at their gates, and when the FPL signal becomes high level, apply the voltage HVCCF2 (0.5 V) from the power supply circuit unit 3 to both ends of the sense amplifier 18, respectively. The N channel MOS transistor 15 is turned on when the FTG signal is applied to the gate and the FTG signal becomes high level, and transfers the voltage level of the low voltage application side electrode of the capacitive fuse 10 to the sense amplifier 18.
[0041]
The sense amplifier 18 has a circuit configuration similar to that of a normal sense amplifier that amplifies a minute potential difference read from a memory cell, and the voltage HVCCF2 supplied from the power supply circuit unit 3 via the N-channel MOS transistor 16 The potential difference from the voltage at the node A transferred from the N-channel MOS transistor 15 is amplified.
[0042]
N-channel MOS transistor 17 receives a FLA signal at its gate, and transfers the voltage amplified by sense amplifier 18 to latch circuit unit 19 when this FLA signal goes high. The latch circuit unit 19 latches the voltage level of the sense amplifier 18 transferred by the N channel MOS transistor 17 and outputs it as a determination signal.
[0043]
Next, the operation of the semiconductor memory device of this embodiment will be described in detail with reference to the timing chart of FIG.
[0044]
First, the power supply power onset circuit unit 5 detects that power is supplied to the semiconductor memory device and sets the HVCSTA signal to a high level. Then, the EMRS-latch control signal circuit unit 4 sets the FPVN and FPVP signals to the low level. Therefore, in the capacitive fuse circuit portion 1, the P channel MOS transistor 11 is turned on and the N channel MOS transistor 13 is turned off. Here, since the DCTL signal is at a low level, voltages HVCCF (0.7 V) and HVCCF 2 (0.5 V) are generated and supplied to the capacitive fuse circuit unit 1 in the power supply circuit unit 3. Further, since the FCTB signal from the SVT supply circuit unit 2 is at a high level, the N-channel MOS transistor 12 is turned on in the capacitive fuse circuit unit 1. Therefore, the voltage HVCCF (0.7 V) from the power supply circuit unit 3 is applied to the electrode on the low voltage application side of the capacitive fuse 10 via the P-channel MOS transistor 11 and the N-channel MOS transistor 12. At this time, in the SVT supply circuit section 2, when the FCTB signal is at a high level, the N-channel MOS transistor 21 is turned on, and the high voltage application side electrode of the capacitive fuse 10 is connected to the GND potential. By performing the operation as described above, the capacitive fuse 10 is charged with the voltage HVCCF (0.7 V).
[0045]
In parallel with the charging of the HVCCF to the capacitor fuse 10, the voltage HVCCF2 (0.5V) is supplied to the sense amplifier in the power supply circuit unit 3 because the FSC signal from the EMRS-latch control signal circuit unit 4 is at a low level. 18 power supplies FAP and FAN are supplied. Further, since the FPL signal from the EMRS-latch control signal circuit unit 4 is at the high level, in the capacitive fuse circuit unit 1, both the N-channel MOS transistors 14 and 16 are turned on, and the voltage HVCCF2 (0.5V ) Is applied to both ends of the sense amplifier 18.
[0046]
In the timing chart of FIG. 4, the case where the standby time from power-on until the voltage HVCCF is charged to the capacitive fuse 10 is 200 μs, but this specification may be 100 μs.
[0047]
Then, after the HVCCF charging time to the capacitive fuse 10 has elapsed, the EMRS-latch control signal circuit unit 4 starts the operation of extracting the voltage stored in the capacitive fuse 10 by inputting the EMRS signal. Specifically, the EMRS-latch control signal circuit unit 4 turns off the P-channel MOS transistor 11 of the capacitive fuse circuit unit 1 by setting the FPVP signal to a high level. As a result, the voltage HVCCF (0.7 V) from the power supply circuit unit 3 is cut off. Therefore, if the capacitor fuse 10 is cut, the voltage of the low voltage application side electrode is pulled out via the N-channel MOS transistor 21 of the SVT supply circuit section 2. Here, when the capacitive fuse 10 is not cut, the voltage of the low voltage application side electrode is maintained as HVCCF (0.7 V).
[0048]
After the extraction time is completed, the FTG signal from the EMRS-latch control signal circuit unit 4 becomes a high level, so that the voltage level of the electrode on the low voltage application side of the capacitive fuse 10 is on the node A side of the sense amplifier 18. Transferred to the terminal. Thereafter, when the FSC signal from the EMRS-latch control signal circuit unit 4 becomes a high level, the power supply circuit unit 3 supplies the voltage VINTS (1.4 V) to the FAP of the sense amplifier 18 and sets FAN to the GND potential. . As a result, the sense amplifier 18 starts operating, and amplifies the potential difference between the voltage at the terminal on the node A side and HVCCF2 (0.5 V), which is the voltage on the opposite side of the node A.
[0049]
Here, when the capacitor fuse is not cut, the voltage at the node A is HVCCF (0.7 V). Therefore, the voltage at the node A is VINTS which is the power supply voltage of the sense amplifier 18 because of the relationship of HVCCF> HVCCF2. Amplified to (1.4V). The voltage at the terminal on the opposite side of the A node is the GND potential. When the capacitive fuse is cut, the voltage at the node A is almost the GND potential. Therefore, the voltage at the A node becomes the GND potential because of the relationship of GND <HVCCF2. The voltage at the terminal opposite to the node A is amplified to VINTS (1.4 V) which is the power supply voltage of the sense amplifier 18.
[0050]
Then, when the FLA signal from the EMRS-latch control signal circuit unit 4 becomes high level, the N-channel MOS transistor 17 is turned on, and the voltage amplified by the sense amplifier 18 is transferred to the latch circuit unit 19. The latch circuit unit 19 latches the voltage from the N channel MOS transistor 17 and outputs it as a determination signal.
[0051]
By performing the control described above, it is detected whether the capacitive fuse 10 is cut or not, and a determination signal based on the detection result is generated. Next, the operation when the capacitive fuse 10 is cut will be described.
[0052]
When the capacitor fuse 10 is cut, the FCT signal from the test mode / capacitor fuse cut selection signal circuit unit 6 becomes high level, so that the SVT supply circuit unit 2 sets the FCTB signal to the capacitor fuse circuit unit 1 to low level. Then, the N channel MOS transistor 12 is turned off. Then, a cutting voltage is applied from the SVT supply circuit unit 2 to the high voltage application side electrode of the capacitive fuse 10. The time for applying the SVT voltage is generally about several seconds. In this manner, the capacitive fuse 10 undergoes dielectric breakdown, and both electrodes are electrically joined to form a resistance element state.
[0053]
In the semiconductor memory device of the present embodiment, the voltage HVCCF (0.7 V), which is half the voltage of the power supply VINTS (1.4 V) for driving the sense amplifier 18 when detecting whether or not the capacitive fuse 10 is cut, is applied. The capacitor fuse 10 is charged, and the potential difference between the voltage stored in the capacitor fuse 10 and the voltage HVCCF2 (0.5 V) is amplified by the sense amplifier 18 and then latched by the latch circuit unit 19 and output as a determination signal. ing. Even when the voltage stored in the capacitive fuse 10 is 0.7V, the sense amplifier 18 amplifies the voltage to 1.4V, so that the latch circuit unit 19 can perform a latch operation without any problem. Further, when detecting whether or not the capacitive fuse 10 is cut, only a voltage HVCCF (0.7 V), which is a voltage equivalent to a voltage applied to a normal memory cell, is applied between both electrodes of the capacitive fuse 10. There is nothing to do. Therefore, the reliability of the semiconductor memory device can be improved by making the life of the capacitive fuse 10 comparable to that of a normal memory cell.
[0054]
Further, all operations such as extraction and latching from the EMRS signal may be performed without using the power supply power onset circuit unit 5.
[0055]
(Second Embodiment)
Next, a semiconductor memory device according to a second embodiment of the present invention will be described. The first embodiment is a case where the present invention is applied to a DDR specification semiconductor memory device. However, the present embodiment is a case where the present embodiment is applied to an SDR specification semiconductor memory device.
[0056]
The configuration of the circuit portion for detecting the cutting of the capacitive fuse and the presence or absence of the disconnection in the semiconductor memory device of this embodiment is the same as that of the semiconductor memory device of the first embodiment shown in FIG. However, in the case of the SDR specification, there is no EMRS signal because there is no DLL circuit. Therefore, the present embodiment is different in that the EMRS-latch control signal circuit unit 4 starts the extraction operation of the capacitive fuse based on the MRS signal instead of the EMRS signal.
[0057]
In the case of the DDR specification, since the time from the input of the EMRS signal to the start of normal operation is as long as 200 cycles (200 × 5 nS = 1 μS), the power supply capability of the power supply circuit unit 3 is not so large. There is no need to be big. Therefore, it is possible to employ a circuit that generates various voltages such as voltages VINTS, HVCCF, and HVCCF2 by resistance division as shown in FIG. However, in the case of the SDR specification, the time from the input of the MRS signal to the start of normal operation is extremely short, 2 cycles (2 × 5 nS = 10 nS). For this reason, processing such as extraction of the voltage from the capacitor fuse must be performed within a short time, and a power supply circuit portion having a larger power supply capability than that in the DDR specification is required.
[0058]
The operation of the semiconductor memory device of this embodiment is shown in the timing chart of FIG. The basic operation in the semiconductor memory device of this embodiment is the same as that in the timing chart shown in FIG. 4 except that the extraction operation is started by the MRS signal instead of the EMRS signal.
[0059]
In the semiconductor memory devices of the first and second embodiments, the voltage applied to the capacitive fuse 10 when detecting whether or not the capacitive fuse 10 is cut is a voltage HVCCF that is half the power supply voltage VINTS of the sense amplifier 18. However, the present invention is not limited to this, and the present invention can be similarly applied even when a voltage equal to or lower than the HVCCF is applied to the capacitive fuse 10.
[0060]
In general, a sense amplifier can amplify even a slight potential difference. Therefore, according to the method for checking the state of the capacitive fuse according to the present embodiment, as long as the voltage applied to the capacitive fuse and a voltage slightly lower than the voltage are prepared, the capacitive fuse can be detected when detecting whether or not the capacitive fuse is cut. The applied voltage can be further reduced.
[0061]
【The invention's effect】
As described above, according to the present invention, the first voltage is charged to the capacitive fuse when detecting whether the capacitive fuse is cut, and the potential difference between the voltage stored in the capacitive fuse and the second voltage is detected. Is amplified by a sense amplifier and then latched by a latch circuit unit and output as a determination signal. Therefore, even when the first voltage is set to a low voltage equivalent to the voltage applied to a normal memory cell, the latch circuit Therefore, it is possible to improve the reliability of the semiconductor memory device by making the life of the capacitive fuse the same as that of a normal memory cell.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a circuit portion for detecting the cutting of a capacitive fuse and the presence / absence of a cut in a semiconductor memory device according to a first embodiment of the present invention;
2 is a circuit diagram showing a configuration example of a power supply power on-set circuit 5 in FIG. 1;
3 is a circuit diagram illustrating a configuration example of a capacitive fuse circuit unit 1, an SVT supply circuit unit 2, and a power supply circuit unit 3 in FIG. 1;
FIG. 4 is a timing chart showing an operation of the semiconductor memory device according to the first embodiment of the present invention.
FIG. 5 is a timing chart showing an operation of the semiconductor memory device according to the second embodiment of the present invention.
FIG. 6 is a circuit diagram showing an example of an inverter in a latch circuit section.
[Explanation of symbols]
1 Capacitance fuse circuit
2 SVT supply circuit
3 Power supply circuit
4 EMRS-Latch control signal circuit part
5 Power supply power onset circuit
6 Test mode / capacitance fuse cut selection signal circuit
10 Capacitive fuse
11 P-channel MOS transistor
12-17 N-channel MOS transistor
18 sense amplifier
19 Latch circuit
21 N-channel MOS transistor
80 input terminals
81 P-channel MOS transistor
82 N-channel MOS transistor
83 Output terminal

Claims (9)

第１の電圧および該第１の電圧よりも低い第２の電圧を発生させる電源発生回路部と、
容量ヒューズと、前記第１の電圧を前記容量ヒューズにチャージするための回路と、前記容量ヒューズに蓄積されている電圧と前記第２の電圧との電位差を増幅するためのセンスアンプと、前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するラッチ回路部とから構成される容量ヒューズ回路部と、
を備えた半導体記憶装置。A power generation circuit section for generating a first voltage and a second voltage lower than the first voltage;
A capacitive fuse, a circuit for charging the capacitive fuse with the first voltage, a sense amplifier for amplifying a potential difference between the voltage stored in the capacitive fuse and the second voltage, and the sense A capacitive fuse circuit unit configured to latch a voltage level amplified by an amplifier and output as a determination signal;
A semiconductor memory device. 電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、拡張モードレジスタ（ＥＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えた請求項１記載の半導体記憶装置。When it is detected that power is supplied, the capacitor fuse circuit unit is instructed to charge the capacitor fuse of the first voltage, and when an extended mode register (EMRS) signal is input, the capacitor fuse circuit unit receives 2. The semiconductor memory device according to claim 1, further comprising a control unit for instructing stop of charging to the capacitive fuse, amplification by a sense amplifier, and latch operation of the amplified voltage level. 電源が供給されたことを検出すると、前記容量ヒューズ回路部に対して前記第１の電圧の容量ヒューズへのチャージを指示し、モードレジスタ（ＭＲＳ）信号を入力すると、前記容量ヒューズ回路部に対して前記容量ヒューズへのチャージの停止、センスアンプによる増幅、増幅された電圧レベルのラッチ動作を指示する制御部をさらに備えた請求項１記載の半導体記憶装置。When it is detected that power is supplied, the capacitor fuse circuit unit is instructed to charge the capacitor fuse of the first voltage, and when a mode register (MRS) signal is input, the capacitor fuse circuit unit is 2. The semiconductor memory device according to claim 1, further comprising a control unit that instructs to stop charging the capacitive fuse, amplify by a sense amplifier, and a latch operation of the amplified voltage level. 前記第１の電圧が、センスアンプ用電源の半分以下の電圧である請求項１から３のいずれか１項記載の半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein the first voltage is a voltage that is half or less of a power supply for a sense amplifier. 半導体記憶装置に備えられた容量ヒューズの切断の有無を検出するための容量ヒューズの状態確認方法であって、
容量ヒューズに第１の電圧をチャージするステップと、
前記第１の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第１の電圧よりも低い第２の電圧との電位差をセンスアンプを用いて増幅するステップと、
前記センスアンプにより増幅された電圧レベルをラッチして判定信号として出力するステップと、
を備えた容量ヒューズの状態確認方法。A method for confirming a state of a capacitive fuse for detecting whether or not a capacitive fuse provided in a semiconductor memory device is cut,
Charging a first voltage to the capacitive fuse;
A sense amplifier is used to amplify the potential difference between the voltage stored in the capacitive fuse and the second voltage lower than the first voltage after a lapse of a certain time after stopping the charging of the first voltage. Steps,
Latching the voltage level amplified by the sense amplifier and outputting as a determination signal;
Checking the status of the capacitive fuse with 前記容量ヒューズに第１の電圧をチャージするステップが、電源が供給されたことを検出することにより前記容量ヒューズに第１の電圧をチャージするステップである請求項５記載の容量ヒューズの状態確認方法。6. The method for confirming a state of a capacitive fuse according to claim 5, wherein the step of charging the first voltage to the capacitive fuse is a step of charging the first voltage to the capacitive fuse by detecting that power is supplied. . 前記第１の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第１の電圧よりも低い第２の電圧との電位差をセンスアンプを用いて増幅するステップが、
拡張モードレジスタ（ＥＭＲＳ）信号を入力することにより、前記容量ヒューズへの前記第１の電圧のチャージを中止するステップをさらに備えた請求項５または６記載の容量ヒューズの状態確認方法。A sense amplifier is used to amplify the potential difference between the voltage stored in the capacitive fuse and the second voltage lower than the first voltage after a lapse of a certain time after stopping the charging of the first voltage. Step is
7. The method for confirming a state of a capacitive fuse according to claim 5, further comprising a step of stopping charging of the first voltage to the capacitive fuse by inputting an extended mode register (EMRS) signal. 前記第１の電圧のチャージを中止した後の一定時間経過後に前記容量ヒューズに蓄えられている電圧と、前記第１の電圧よりも低い第２の電圧との電位差をセンスアンプを用いて増幅するステップが、
モードレジスタ（ＭＲＳ）信号を入力することにより、前記容量ヒューズへの前記第１の電圧のチャージを中止するステップをさらに備えた請求項５または６記載の容量ヒューズの状態確認方法。A sense amplifier is used to amplify the potential difference between the voltage stored in the capacitive fuse and the second voltage lower than the first voltage after a lapse of a certain time after stopping the charging of the first voltage. Step is
7. The method for confirming a state of a capacitive fuse according to claim 5, further comprising a step of stopping charging of the first voltage to the capacitive fuse by inputting a mode register (MRS) signal. 前記第１の電圧が、センスアンプ用電源の半分以下の電圧である請求項５から８のいずれか１項記載の容量ヒューズの状態確認方法。9. The method of checking a state of a capacitive fuse according to claim 5, wherein the first voltage is a voltage that is half or less of a power supply for a sense amplifier.
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