KR0174337B1 - 유연한 배열 용장 방식을 갖는 랜덤 액세스 메모리 - Google Patents

Abstract

보다 효과적인 용장 방식을 갖는 넓은 입출력(I/O) 랜덤 액세스 메모리(RAM)를 제공하였다. 상기 RAM 배열은 개개의 유닛으로 나뉘어질 수 있다. 각 유닛은 서브배열 블록(서브배열의 블록)으로 다시 나뉘어진다. 각 서브배열 또는 세그먼트는 하나로 구성되어 하나의 예비 열을 포함하고, 예비 워드 라인을 포함할 수 있다. 블록이 액세스될 때, 세그먼트의 하프(half)만이 액세스된다. 세그먼트가 엑세스될 때마다, 그 세그먼트의 예비 열은 엑세스되지 않는다. 엑세스되지 않은 하프로부터의 예비 열이 액세스된 하프의 불량 열의 수선에 사용가능하다. 액세스된 하프 내의 열에서의 데이타와 액세스되지 않은 하프 내의 예비 열에서의 데이타가 로컬 데이타 라인(LDL)에 전송되고, 다시 LDL로부터 마스터 데이타 라인(MDL)으로 전송된다. 액세스된 열 라인으로부터의 유효 데이타와 선택된 예비 라인으로부터의 유효 데이타는 MDL상에서 제2 센스 증폭기로 제공된다. 불량 열은 상기 제2 센스 증폭기 이후에 예비열로 전기적으로 대체된다. 따라서, 각 서브배열 블록의 각 하프 내의 모든 예비 열은 다른 하프의 임의의 세그먼트 내의 임의의 위치에서의 동일한 수의 불량 열을 대체하는 데에 사용가능하다.

Description

유연한 배열 용장 방식을 갖는 랜덤 액세스 메모리

제1도는 넓은(wide) I/O RAM을 위한 종래의 용장 방식의 개략도.

제2a도는 본 발명의 바람직한 실시예에 따른 넓은 I/O256Mb DRAM 칩의 평면도.

제2b도는 제2도의 256Mb DRAM칩의 16Mb 유닛의 개략도

제2c도는 제2도의 16Mb 유닛의 세그먼트의 개략도.

제3도는 본 발명의 바람직한 실시예에 따른 16Mb 유닛의 개략 단면도.

제4a도는 본 발명의 바람직한 실시예에 따른 세그먼트의 트랜지스터 레벨의 개략 단면도.

제4b도는 제4a도 구성의 타이밍도.

제4c도는 센스 증폭기와 제2센스 증폭기 사이의 열 접속(column connetion)의 개략도.

제5a도는 프로그래머를 용단형 래치 회로(programmable fuse latch cirtuit)의 개략도.

제5b도는 프로그래머를 어드레스 선택 회로의 개략도.

제5c도는 CRDN회로의 개략도.

제6a도는 IOSW 회로를 통한 유닛의 개략 단면도.

제6b도는 IOSU회로의 개략도.

* 도면의 주요부분에 대한 부호의 설명

124 : I/O 스위치(IOSW) 126 : 메모리 블록

130 : 세그먼트 132 : 비트 라인

134 : 예비 열 136 : 로컬 데이터 라인(LDL)

138 : 마스터 데이터 라인(MDL) 140 : 좌측 하프 블록

142 : 우측 하프 블록

본 출원은 본 출원인의 양수인에게 양도되고 본 출원과 함께 출원되었으며 본 출원에 참조로서 통합된 키리하타 등의 출원 제08/ 호, 간단한 시험 구성을 갖는 랜덤 액세스 메모리와 관련되어 있다.

본 발명은 반도체 메모리에 관한 것이고, 특히 불량 메모리 셀을 대체하기 위한 용장 메모리 셀을 갖는 반도체 메모리에 관한 것이다.

메모리 셀의 불량 및 메모리 배열의 불량에는 많은 원인이 있고, 따라서 많은 해결방식이 있다. 메모리 전체에 걸쳐 셀 결함이 하나씩 떨어져서 발생할 수 도 있지만, 많은 경우 인접한 영역의 다중의 셀에 결함이 발생한다. 다중셀 결함이 발생하면, 상기 결함은 워드 라인 결함 (즉, 동일 워드 라인 어드레스 상에서 복수의 셀 결함이 발생), 비트 [열(column)] 라인 결함 (즉, 동일 비트 라인 어드레서 상에서 복수의 셀 결함이 발생), 또는 이 모두를 포함하는 형태로 특징지어질 수 있다. 이러한 다중 셀 결함의 원인에는 여러 가지가 있다. 특히, 비트 라인 결함은 비트 라인의 개방, 비트 라인의 단락, 필드 산화물의 부족, 산화물의 과다, 셀간 누설, 또는 기타 다양한 원인에 의하여 발생할 수 있다. 따라서, 메모리 셀은 불량 셀을 식별하기 위하여 광범위하게 시험을 받는다.

많은 경우, 불량 셀을 갖는 칩을 수리하는 것이 가능하다. 일단 식별되면, 배열 내에 예비 셀이 있는 경우에 상기 불량 셀을 예비 셀로 전기적으로 대체한다. 셀 결함을 수리하기 위하여 온-칩 예비 셀을 제공하는 것은 본 기술 분야에서는온-칩 용장 방식( on-chip redundancy)로 알려져 있다. 본 기술 분야에서 전형적인 용장 방식에서는 하나 떠는 그 이상의 예비 행(용장 행) 및/또는 하나 또는 그 이상의 예비열(용장 열)이 제공된다. 이러한 예비 행/열은 용단형 프로그래머블 디코더(fuse programmable decoder)를 구비하고 있는데, 상기 디코더는 불량 행/열의 어드레스에 응답하는 동시에 상기 불량 셀의 선택을 디스에이블시키는 역할을 한다. 전기적으로는, 수리된 칩과 완전한 칩을 구별하는 것은 불가능하다.

결함 셀을 식별하기 위한 메모리 칩의 시험은 복잡하고 특별한 테스트 패턴(test patterns)을 필요로 하며, 각각의 결함 유형을 식별하도록 설계된다. 여러 테스트 패턴의 각각을 적어도 한번은 기입하고 판독하여 하므로, 메모리 칩의 시험에는 많은 시간이 소모될 수 있다. 예를 들어, 단일 데이터 입출력 (D1/D0) 및 70ns의 액세스 시간을 갖는 16Mb RAM 칩에 있어서, 1600만개의 셀 상에서 하나의 테스트 패턴을 시험하기 위해서는 수 초가 소모될 것이다. 상기 메모리 배열을 완전히 시험하기 위해서는, 상기 시험이 여러 상이한 테스트 패턴에 대하여 이루어질 것이 요구되므로 수 분이 소모될 수 있다. 수백 개의 칩을 갖는 반도체 웨이퍼에 있어서, 하나의 웨이퍼를 시험하기 위하여 여러 시간이 소모될 수 있다. 더욱이, 초기 웨이퍼 선별(initial wafer screen)(완성된 RAM 위치 각각에 대한 기초 웨이퍼 시험)로부터 최정 선적에 이르는 각 단계마다 이 시험이 한번 이상 수행된다.

또한 64Mb 또는 256Mb와 같이 칩 밀도가 올라감에 따라, 시험 시간도 점차로 증가한다. 각 칩 세대(chip generation)마다, 칩 밀도는 4배, 즉 4X로 증가하낟. 전형적으로, 상기 4X의 증가는 어드레스 지정이 가능한 위치에 있어서 4X의 증가에 해당한다. 그러나, 각 세대의 성능 향상은 대개 2x 이하이다. 따라서, 각 세대마다 시험 시간은 점점 길어지고, 따라서 점점더 문제가 된다.

배열 시험 시간의 감소를 포함한 여러 가지 이유로, 이러한 고집적 RAM은 32비트(X32) 또는 이보다 넓은 데이터 경로(data path)를 구비하여 구성되고 있다. 상기 넓은 입출력(I/O)구조에 의하여 각 사이클 동안 더 많은 셀이 액세스되기 때문에 배열 시험 시간이 대단히 감소된다. 각 사이클에 더 많은 셀이 액세스되므로, 각 테스트 패턴에 대하여 더 적은 판독/기입 사이클이 필요하다. 예를 들어, 1비트 데이터 경로의 64Mb 칩 상에서 하나의 테스트 패턴을 시험하기 위해서는 메로리 배열에 로딩하기 위한 6,400만번 이상의 기입 사이클, 및 이 메모리 배열이 상기 저장된 테스트 패턴을 가지고 있다는 것을 증명하기 위한 6,400만번 이상의 판독 사이클이 필요하다. 반면, 512k x 128b의 넓은 I/O 구조의 칩 상에서는 각 128비트에 대하여 하나의 기입/판독 사이클이 필요하므로 단지 512000번의 기입 사이클과 512000번의 판독 사이클이 필요할 뿐이다. 따라서, 보다 적은 수의 시험 사이클만이 필요하므로 넓은 I/O구조는 시험 시간을 대단히 줄여 줄 수 있다.

시험 시간을 줄이는 것 이외에도, 현재의 시스템에는 넓은 I/O구조를 구비할 다른 이유가 있다. 현재의 마이크로프로세서 기술은 전형적으로 32비트 또는 64비트 데이터 워드(data word)를 채용한다. 이러한 마이크로프로세서로 구성된 컴퓨터 시스템은 일반적으로 4내지 8 메가바이트(MB)의 다이나믹 RAM(DRAM)을 필요로 한다. 이러한 시스템을 위한 8MB(2M·32비트)의 메모리는 네 개의 16Mb (2MX8)칩으로 매우 간단히 만들 수 있다. 예를들어, 2M·32비트의 싱글 인-라인 메로리 모듈(SIMM)은 2M·8비트 칩 네 개를 병렬로 사용할 것이다. 그러나, 8M·8비트의 64Mb 칩은 그렇게 간단히 재구성될 수 없다. 8M·8비트 Ⅹ32 SIMM 구조는 추가적으로 복잡한 논리 회로를 필요로하는데, 이는 상당한 성능 저하를 유발한다. 반면, 넓은 I/O구조는 현재의 전형적인 마이크로프로세서 기술에 기초한 시스템에서 사용하기에 최적의 64Mb칩 구성을 제공하며, 이는 2M·32비트, 1M·64비트 또는 512K·128비트로 구성될 수 있다. 사실, 512K·128비트 구조는 네 개의 32비트 워드를 동시에 액세스한다. 칩 밀도가 256Mb 또는 그 이상으로 증가함에 따라, 256비트 또는 그 이상의 명령을 구비한 VLIW(Very Long Instruction Word)와 같은 새로운 보다 넓은 워드 구조가 앞으로 나올 것이다.

초고밀도 칩이 넓은 I/O DRAM구성을 갖게 되는 또 다른 이유는 고성능 마이크로프로세서와 함께 사용되기 위하여 요구되는 DRAM의 성능 때문이다. 전형적인 종래의 DRAM은 상기 요구되는 성능을 만족시키지 못한다. 동기 DRAM(SDRAM)의 성능을 증가시키기 위한 현재의 접근 방식은 선취(Perfetch) 방식으로 알려져 있다. 선취 방식의 SDRAM은 오프-칩(I/O(off-chip I/O) (예를 들어, 32비트의 오프-칩 I/O)보다 넓은 온-칩 데이터 경로(예를 들어, 64비트의 온-칩 경로)를 갖는다. 모든 배열(온-칩) 조작은 예를 들어 64비트 배열 판독 및 기입과 같이 동시에 일어나고, 오프-칩 전송은 예를 들어 두 개의 32비트 전송과 같이 순차적으로 일어난다. 따라서, 넓은 I/O RAM이 시험 시간을 감소시키고 메모리 시스템 설계를 간략화하며 RAM성능을 향상시키므로, 넓은 I/O RAM이 요구된다.

불행하게도, 종래 기술의 용장 방식은 넓은 I/O RAM에는 적절하지 않다. RAM칩에 열 용장성(column redundancy)을 제공하기 위하여 종래에 여러 가지 접근 방식이 제시되었다. 어떤 종래의 방식에서는, 작은 (용장) 배열 내에 예비 열이 분리되어 있다. 열 어드레스가 불량 열을 지시하는 경우, 상기 용장 배열의 상기 예비 열중에서 미리 프로그램된 열이 대신 선택된다. 이에 대한 예로서 본 출원에 참조로서 통합된 요시다 등의 미국 출원 제4, 727, 516호, 용장 수단을 갖는 반도체 메모리 장치가 있다. 그러나, 요시다의 접근 방식은 속도가 느리고, 많은 부가적인 논리 회로를 필요로 한다. 상기 부가적인 논리 회로는 열 어드레스가 불량 열을 가리키고 있는지를 판단하고, 만일 그러하다면 상기 불량 열을 피하며 프로그램된 예비 열을 선택하는 데에 필요하다. 용장 검출 논리 회로(redundancy detect logic)가 상기 열어드레스가 불량 열을 가리키고 있는지를 판단하고, 만일 그러하다면 대신 정확한 예비 열을 선택하기 위하여, 셀 액세스 시간에 시간 지연(delay)을 삽입하여야 한다. 이러한 용장 방식은 좁은 I/O칩(8 I/O 이하)에는 사용은 가능하지만 너무 느리고, 넓은 I/O칩에 사용하기에는 유연성이 없으며 성가시다.

메모리 배열의 밀도가 증감함에 따라, RAM배열이 계층적으로 구성되어 예를 들어 배열이 4분되는 것과 같이 RAM배열이 작은 서브배열(subarray)의 그룹으로 되면서 다른 용장 방식이 사용되었다. 종래 기술의 이 제2 용장 방식에서는, 각 서브배열에 용장 열이 포함되어 이에 전용적으로 사용된다. 상기 제1 용장 방식에서와 같이 어드레스가 불량 열을 가리킬 때마다 개개의 서브배열로부터 데이터를 대체하는 대신, 서브배열 내의 용장 열라인이 선택된다.

제1도는 넓은 I/O 16Mb DRAM칩에 대한 상기 종래 기술의 이 제2 용장 방식의 개략도이다. 칩(100)은 각 서브배열(106)에 대하여 두 개의 예비 열을 제공하는 두 개의 용장 비트 라인(RBL : 102, 104)를 포함하도록 구성된다. 각 서브배열(106)은 2n개의 비트 라인(BL : 108) (n은 전형적으로 5내지 8) 및 용장 비트 라인(제1도에서는 2개)를 포함한다. 각 서브배열(106)은 서브배열 블록(110)의 부분을 이룬다. 모든 서브배열 블록(110)은 총괄하여 전체 RAM배열를 형성한다. 예를 들어, 16Mb RAM은 각 1Mb용량을 갖는 16개의 블록(110)을 갖는다. 블록 크기, 서브배열 크기 및 블록(110)당 서브배열(106)의 수는 서로 관련되어 칩 성능 및 사용하는 논리 회로에 따라 선택된다.

상기 종래 기술의 제2 용장 방식은 상기 제1 방식에 비하여 속도는 빠르지만 유연성은 부족하다. 종래 기술의 제1 방식에서는 용장 열 블록의 임의의 예비 열이 임의의 불량 열을 대체할 수 있다. 상기 종래 기술의 제2 방식에서는 불량 열은 동일한 서브배열 내의 예비 열에 의해서만 대체될 수 있다. 따라서, 전체 팁을 커버하기 위하여 각 서브배열에 대하여 하나 이상의 예비 열이 필요하다. 이 제2 방식으로 상이한 서브배열에서 둘 이상의 불량 열을 대체할 수 있지만, 서브배열(106)당 제공된 두 개의 예비 열은 각 칩당 두 개의 불량 열의 수리를 보장할 수 있을 뿐이다. 동일한 서브배열(106)내의 세 개의 불량 열은 수선이 불가능하다.

더욱이, 유연성이 부족한 점 외에도, 상기 제2 방식은 용장에 의한 시간 지연을 제거하지 못한다. 서브배열(106)은 한 워드 라인(112)이 선택되어 하이(high)로 구동될 때 액세스된다. 액세스된 셀이 데이터는 동시에 비트 라인(108)과 용장 비트 라인(102. 104)로 제공된다. 예비 열이 어드레스되었는지를 용장 디코더(redundancy decoder)가 판단하기에 충분한 소정의 최소 시간 지연 후에 각 서브배열(106)에 대하여 한 비트 라인(108) 또는 용장 비트 라인(102, 104)가 선택된다. 각 서브배열에서, 선택된 비트 라인(108) 또는 용장 비트 라인(102, 104)는 로컬 데이터 라인(LDL: 114)에 결합된다. LDL(114)는 마스터 데이터 라인(MDL : 116)에 결합된다. MDL(116)은 각 서브배열 블록(110)에서 대응하는 서브배열(106)에 접속되어 있다. 데이터는 MDL(116)로 서브배열(106)과 칩 I/O사이에서 전송된다.

일반적으로 비트 선택 논리 회로가 용장 디코딩 논리 회로보다 빠르다. 그러나 상기 양 논리 회로가 동일한 빠르기를 갖더라도, 상기 제2 방식에서는 경합 조건(race condition)이라고 알려진 타이밍 충돌(timing conflict)을 피하기 위하여 비트 라인 선택이 시간 지연되어야 한다. 경합 조건이 발생하면, 짧은 시간 동안 용장 비트 라인(102, 104)와 불량 비트 라인 동시에 LDL에 접속하게 되고, 따라서 서로 단락된다. 경합 조건으로 인한 문제는 데이타처리를 늦추는 것(즉, 1 또는 0이 저장되어 있는지의 감지)에서부터 메모리 배열에 저장되어 있는 데이터를 적절하지 않게 스위칭하거나 잘못된 데이터가 판독/기입되도록 하는 것에까지 다양하다. 경합 조건을 피하기 위하여, 비트 라인을 선택하기 전에 칩 타이밍에 약간의 시간 지연을 가해 주어야 한다. 종래 기술의 제1 방식에서의 시간 지연보다는 훨씬 작지만, 상기 시간 지연은 용장 방식을 구비하기 위하여 일부러 칩 액세스 속도를 저하시킬 것을 요구하고 있다. 칩 액세스 속도의 저하는 대부분의 RAM의 목적인 고성능과는 상반되는 것이다.

유연성이 부족하고 칩 액세스 속도를 저하시키는 것을 외에도 종래 기술의 제2 용장 방식은 비능률적이다. 전술한 16Mb 칩에서 모든 2⁵=32비트 라인(108)에 대하여 두 개의 용장 비트 라인(102, 104)가 있다. 적어도 6.25%의 메모리 배열 영역이 예비 셀로 전용되는데 이 비율은 용량 행이 포함되는 경우 더 높아진다. 그러나, 동일한 서브배열(106)내에 존재하는 세 개의 불량 열은 다른 모든 서브배열(106)의 예비 열(102, 104)가 사용되고 있지 않다 하더라도 수리할 수 없다. 따라서, 동일한 서브배열에 세 개의 불량 열이 있는 칩은 다른 점에서는 정상이라 하더라도 수리 될 수 없는 것으로 따라서 사용할 수 없는 것으로 취급된다.

넓은 I/O배열 칩을 위한 종래의 용장 방식은 전술한 종래 방식을 확장시킨 것이다. 좁은 I/O RAM에 제한적으로 이점을 갖는 이러한 종래 기술의 용장 방식은 넓은 I/O RAM또는 선취형(prefetch type) SDRAM에 적절하지 않다. 전술한 바와 같이 초고밀도 RAM이 될 수록 넓은 I/O RAM 구조가 더욱더 요구된다. 따라서 유연한 용장성 및 개선된 시험 성능을 갖는 넓은 I/O RAM 구조가 필요하다.

본 발명의 목적은 용장에 필요한 RAM 영역을 감소시키는 것이다.

본 발명의 다른 목적은 RAM 제품 비율(yield)을 개선시키는 것이다.

본 발명의 또다른 목적은 넓은 I/O RAM에 대한 용장 효율을 개선시키는 것이다.

본 발명의 또다른 목적은 선취형 SDRAM에 대한 용장 효율을 개선시키는 것이다.

본 발명의 또다른 목적은 RAM성능을 개선시키는 것이다.

본 발명의 또다른 목적은 용장에 필요한 RAM 영역을 감소시키면서 RAM 제품 비율을 개선시키는 것이다.

본 발명의 또다른 목적은 다중 데이터 입출력을 갖는 RAM 제품 비율을 개선시키는 것이다.

본 발명의 또다른 목적은 RAM 배열에서 전체 예비 열의 수를 증가시키지 않고 불량 열의 수리에 사용가능한 예비 열의 수를 증가시키는 것이다.

본 발명의 또다른 목적은 불량 열을 대체하기 위한 예비 열의 수를 증가시키면서 RAM 배열에 포함된 예비 열의 수를 감소시키는 것이다.

본 발명의 또다른 목적은 RAM 배열에서 전체 예비 열의 수를 증가시키지 않고 RAM 성능을 개선하면서 불량 열의 수리에 사용가능한 예비 열의 수를 증가시는 것이다.

본 발명의 또다른 목적은 불량 열을 대체하기 위한 예비 열의 수를 증가시키고 RAM 성능을 개선하면서 RAM 배열에 포함된 예비 열의 수를 감소시키는 것이다.

본 발명은 넓은 I/O 랜덤 액세스 메모리(RAM)와 이를 위한 구조 및 용장 방식이다. 대용량의 RAM은 유닛으로 나뉘어진다. 각 유닛 또는 보다 작은 RAM에 있어서, 이 메모리는 블록으로 다시 나뉘어진다. 블록은 세그먼트(segment)로 다시 나뉘어진다. 세크먼트들은 행과 열로 배열되고. 각 세그먼트는 하나 이상의 예비 열을 포함한다. 한편, 세그먼트는 예비 행을 포함할 수 있다. 행 선택은 행 어드레스에 응답하여 이루어지고 블록 내의 모든 세그먼트에 공통으로 이루어진다. 배열 액세스 시에는 블록 내의 세그먼트 중에서 절반만이 액세스된다. 하나 또는 그 이상의 액세스된 세그먼트 내의 불량 열을 대체하기 위하여 액세스되지 않은 절반의 세그먼트로부터 용장 열을 선택할 수 있다. 선택된 용장 열을 사이클 후반부에 불량열과 교환되어, 액세스에 용장 디코딩 시간 지연을 필요로 하지 않는다.

제2a도는 용장 방식을 포함하고 본 발명의 바람직한 실시예에 따라 구성된 넓은 I/O 256Mb DRAM 칩(120)의 평면도이다. 256Mb 배열은 16개의 동일한 16Mb 유닛 또는 배열 블록(122)로 나뉘어진다.

제2b도는 하나의 16Mb 유닛(122)의 개략도이다. 제1도 종래 기술의 16Mb RAM칩에서와 같이 각 16Mb 유닛(122)은 복수의 블록(126)으로 나뉘어진다. 복수의 워드 라인(128)이 각 서브배열 블록(126)에 수평으로 설치되어 있다. 각 블록(126)은 복수의 서브배열 또는 세그먼트(130)으로 다시 나뉘어진다. 제2c도는 세그먼트(130)의 개략도이다. 각 세그먼트(130)은 2n개의 비트라인(132) 및 하나의 예비 열 라인(134)를 포함한다. 본 명세서 및 본 기술 분야에서 열과 비트 라인은 서로 바꾸어 사용할 수 있고 본 기술 분야에서의 통상의 의미에서와 같이 공통 비트 어드레스를 갖는 복수의 서브배열 셀을 가리키는 용어이다. 본 실시예에서 비트 라인은 사실상 네 개의 상보 라인쌍(complementary pairs of lines)을 가리킨다. 각 상보 라인쌍에 있어서 절반의 셀이 한 라인에 접속되어 있고, 나머지 절반의 셀은 다른 라인에 접속되어 있다.

본 실시예에서 있어서, 네 개의 유닛 DI/DO에 대하여 각각 두 개의 세그먼트(130)이 제공되어 각 블록(126)에 총 16개의 세그먼트(130)가 제공된다. 블록 액세스 동안 단지 절반의 세그먼트(130) (즉, 8개의 세그먼트)만이 액세스된다. 액세스된 세그먼트(130)으로부터의 데이터는 I/O 스위치(IOSW : 124)로 전달된다. IOSW(124)는 데이터를 재구동하여(redrive) 각 액세스된 세그먼트(130)으로부터 4비트를 I/O버스로 전달된다. 따라서, 16개의 32비트 유닛(122)을 갖는 제2a도의 256Mb DRAM은 시험을 위하여 또한 원한다면 보통의 조작을 위하여 512k x 512구조로 구성될 수 있다.

제2c도의 설명을 계속하면, 각 세그먼트(130)의 비트 라인(132) 및 예비 열(134)는 로컬 데이터 라인(LDL : 136) 및 상보 라인쌍에 선택적으로 결합된다. 각 유닛(122)로부터의 MDL은 대응하는 IOSW(124)에 접속되어 있다. 용장 방식의 바람직한 실시예에 있어서 각 블록(126)은 좌측 하프 블록(140)과 우측 하프 블록(142)로 다시 나뉘어진다. 전술한 바와 같이 메모리 배열의 액세스 동안 블록에서 절반의 세그먼트, 즉 우측 하프 블록(140) 또는 좌측 하프 블록(142)만이 액세스된다. 액세스된 세그먼트를 갖는 절반의 블록을 액세스된 하프 블록(accessed half)이라고 한다. 나머지 (액세스되지 않은) 절반의 블록은 용장 하프 블록(redundant half)으로 지정된다. 화살표(144)는 하프 블록(140, 142)에서 각각의 다른 하프 블록(142, 140) 내의 세그먼트(130)의 불량 비트 라인을 대체하는 데에 사용가능한 예비 열(134)를 나타낸다. 따라서, 종래 기술의 제2 방식에서와 같은 예비 열과 세그먼트 사이의 1:1의 대응 즉 단지 하나의 예비 비트 라인(134)가 세그먼트(130)의 불량 비트 라인을 대체하는 데에 사용가능한 방식 대신(용장 하프 블록으로부터의) 여덟 개의 예비 비트 라인(134)모두가 사용가능하다. 한편 각 유닛(122)는 결함 워드 라인을 대체하기 위한 용장 워드 라인 블록(145)를 포함할 수 있다.

제3도는 본 발명의 바람직한 실시예에 따른 유닛의 예를 제1도의 종래 기술의 16M칩 정도의 상세도로 도시한 것이다. 제3도의 실시예에서 액세스된 우축 하프 블록(140)내의 각 세그먼트(130)의 비트 라인(132)는 액세스되고 동시에 좌측의 용장 하프 블록(142)내의 세그먼트(130)의 용장 비트 라인(134)가 액세스 된다. 액세스된 하프 블록(140)내의 [불량 비트 라인(146)을 포함하는] 비트 라인(132) 및 용장 하프 블록(142)내의 용장 비트 라인(134)로부터 LDL(136)으로 데이터가 전달된다. LDL(136)상의 데이터는 대응하는 MDL(138)로 전달된다. IOSW 회로(124)는 MDL(138)에서 I/O라인(148, 150, 152, 156)으로 데이터를 선택적으로 전달한다. 각 액세스된 하프 블록(140)으로부터의 유효한 데이터만이 I/O 라인(148)로 전달된다. 동시에 IOSW(124)는 불량 비트 라인(146)으로부터의 잘못된 데이터는 차단하고 대신 용장(좌측) 하프 블록(142)내의 프로그램된 예비 열(154)로부터의 유효한 데이터를 전달한다. IOSW(124)는 또한 나머지 I/O라인(156)에 데이터가 전달되는 것을 차단한다.

제3도의 실시예에서는 액세스된 하프 블록(140)의 하나의 불량 비트 라인(146)이 용장 하프 블록(142)로부터의 용장 비트 라인(134)에 의하여 전기적으로 대체되었다. 그러나, 하프 블록(140, 142)에서 각각 8개까지의 불량 비트 라인이 수리될 수 있다. 따라서 세그먼트(130)당 하나의 용장 비트 라인(134) 대신, 공통의 비트 어드레스를 갖는 여러 개의 불량 열이 여러 개의 예비 열(134)에 의하여 대체될 수 있다. 한편 동일한 세그먼트(130)내의 여러 불량 열이 대체될 수 있다.

비트, LDL(136) 및 M이(138)의 선택은 제3도의 배열 블록의 트랜지스터 레벨 단편 개략도(제4도)로부터 보다 쉽게 이해될 수 있다. 전술한 바와 같이, 본 발명의 바람직한 실시예에서 제4a도의 단일 라인쌍으로 표시된 비트 라인(132)는 네 개의 상보 라인쌍이다. 인접하는 워드 라인(127, 128)에 접속된 셀(162, 164)는 각 쌍의 서로 마주하는 라인(166, 168)에 접속되어 있다. 따라서 절반의 워드 라인(128) (예를 들어 짝수 어드레슬 갖는 워드 라인)은 비트 라인쌍의 한 라인(166)상의 셀(162)를 선택한다. 반면 나머지 절반의 워드 라인(127) (홀수 어드레스의 워드 라인)은 비트 라인쌍의 나머지 라인(168)상의 셀(164)를 선택한다. 배열에 저장된 1은 센스 증폭기를 소정의 1의 조건(one condition)으로 세팅한다. 따라서 1이 라인(166)이 하이이고 라인(168)이 로우인 것으로 정의되어 있다면 셀의 저장 캐패시터(178)을 하이로 충전시킴으로써 셀(162) [ 및 라인(166)에 접속된 다른 모든 셀]에 1이 저장된다. 반대로 셀의 저장 캐패시터(192)를 완전히 방전시킴으로써 셀(164) [ 및 라인(168)에 접속된 다른 모든 셀]에 1이 저장된다.

제4a도는 회로의 동작은 제4b도의 타이밍도에 따른다. 셀(162 또는 164)를 선택하기 전에 배열은 정상 상태 대기 상태(steady-state standby condition)에 있게 된다. 동화 트랜지스터(equalization transistor : 172)의 케이드(170)을 하이로 하여 비트 라인쌍(166, 168)의 전압은 V_DD/2로 동일하게 설정된다. 대기 상태 동안 워드라인(WL : 127, 128) 및 열선택(CSL) 라인(174)는 로우로 유지된다. 워드 라인(128 또는 127)이 하이로 구동되면, 워드 라인(128)상의 각 셀(162)의 셀 트랜지스터(176)이 턴온되어 대응하는 셀의 저장 캐패시터(178)을 상보 라인쌍의 라인(166)에 결합시킨다. 전하가 저장 캐패시터(178)에 저장되어 잇는 경우에는 라인(166)의 전위가 약간 상승하고 전하가 저장되어 있지 않은 경우에는 (즉, 저장 캐패시터가 방전된 경우에는)라인 전위가 약간 저하된다. 상보 라인쌍의 제2 라인(168)은 프리차지된(precharged) 전압 VDD/2로 유지되어 센스 증폭기(180)의 기준 전압의 기능을 한다. 라인(166)상에 1 또는 0을 감지할 수 있는 만큼의 전하가 이전되기에 충분한 시간 지연 후에 센스 증폭기(180)이 세팅된다. 센스 증폭기는 센스 증폭기 인에이블(SAE) 라인(182)을 하이로 구동하고 이의 반전 라인(184)를 로우로 구동함으로써 세팅된다. 센스 증폭기를 세팅한 후 비트 라인쌍(166, 168)로 전송된 데이타가 비트라인쌍(166, 168)상에서 증폭되고 재구동되어, 셀(162)에 저장되어 잇는 데이터에 따라 상기 비트 라인쌍(166, 168)을 하이/로우 또는 로우/하이로 강제한다. 일단 모든 비트 라인쌍(166, 168)이 센스 증폭기에 의하여 재구동되면 세그먼트 선택 신호(SEGi)가 상승하여 CSL(174)를 하이로 구동하고 이로써 각각의 액세스된 세그먼트 (130)에서 하나의 열을 선택한다. CSL(174)상의 하이 신호는 선택되어 재구동된 비트 라인쌍(166, 168)을 패스 게이트(194, 196)을 통하여 LDL(188, 190)에 접속시킨다. CSL 타이밍은 SEGi와 실질적으로 동일하지만, 이보다는 약간 시간적으로 지연되어 있다.

불량 열을 어드레스하고 있는 경우에는, 용장 하프 블록(142) 내의 CSL을 구동함과 동시에 예비 열 선택 인에이블 신호(SCSLEj)가 상승하여 예비 열 선택(SCSL) [예비 열에서 (174)]를 하이로 구동하고 용장 열(134)로부터의 데이터가 패스 게이트(194, 196)을 통하여 LDL쌍(188, 190)으로 전달된다. 하이로 되는 SCSL은 열 선택 디스에이블 신호(CSDL)를 하이로 구동하는데. 이는 함께 구동되는 CSL(174)를 로우로 떨어뜨려 상기 불량 열을 LDL(134)로부터 분리시킨다. SCSL 타이밍은 SCSLEj와 실질적으로 동일하지만 이보다는 약간 시간적으로 지연되어 있다.

마지막으로 제4c도에서 LDL쌍(188,190)은 마스터 데이터 선택 라인(MSL : 208)에 의하여 패스 게이트(202, 204)를 통하여 마스터 데이터 라인쌍(198, 200)에 접속되어 있다. MDL쌍(198, 200)상의 데이터는 제2 센스 증폭기(206)에 의하여 재감지되고 재구동된다. 보다 상세히 후술하는 바와 같이 각 제2 센스 증폭기(206)의 출력은 글로벌 데이터 라인(GDL : 210)에 선택적으로 결합되어 있고, 상기 GDL(210)은 칩 I/O에 결합되어 있다.

용장 열 디코더의 프로그래밍은 프로그래머블 용단형 래치 회로(210)의 개략도인 제5a도를 참조하여 쉽게 이해할 수 있다. 프로그래머블 용단형 래치 회로(210)은 P형FET(PFET : 214)의 그라운드와 드레인 사이에 접속된 퓨즈(212)를 포함한다. 상기 퓨즈는 낮은 저항값을 제공하여 인버터(216)의 입력을 로우로 고정시킨다. 입력이 로우로 고정된 인버터(216)은 인버터(218, 220)에 하이를 전달한다. 인버터(216, 218)은 래치 회로를 형성한다. 인버터(220)은 인버터(216)으로부터의 전압 레벨을 재반전시킨다. 프로그래머블 용단형 래치 회로의 출력은 인버터(216, 220)의 출력이다. (일반적으로 레이저 프로그래밍으로)상기 퓨즈를 제거하고 PFET(214)의 게이트(222)에 로우 레벨의 펄스를 가하여 상기 래치 회로를 초기화하면, 인버터(220)의 출력은 하이로 되고 인버터(216)의 출력은 로우가 된다. 각 세그먼트 용장 열 라인을 인에이블하기 위한 하나의 프로그래머블 용단형 래치 회로와 상기 인에이블된 용장 열 라인이 대체할 불량 열 라인을 포함하는 세그먼트를 식별하기 위한 세 개의 프로그래머블 용단형 래치 회를 구비한다. 용장 열 라인 인에이블 레벨(FMAC)은 인버터(220)의 재반전 출력이다. 상기 세 개의 세그먼트 식별 래치 회로는 인번터(220, 216)으로부터 m=0, 1, 2에 대하여 각각 FS_m과으로 표시된 진정 출려과 상보 출력을 제공한다. 이러한 출력에 대하여는 보다 상세히 후슬한다.

제5b도의 프로그래머블 어드레스 선택 회로는 제5a도의 프로그래머블 용단형 래치 회로(210)을 포함한다. 퓨즈(212)의 상태는 상보형 트랜지스터쌍(234, 236 및 226, 228)으로 구성된 2:1 먹스(mux)의 상태를 결정한다. 퓨즈(212)가 있는 경우에는 래치 출력(230)은 하이라고 버퍼(220)의 출력은 로우이다. 상보형 쌍(234, 236)는 턴온되고 상보형 쌍(226, 228)은 턴오프된다. 상기 2:1 먹스는 ADD(비반전 어드레스 신호)를 출력(An : 232)로 전달하고 bADD(ADD의 상보 신호)를 차단한다. 반대로 퓨즈(212)가 제거되면 래치 출력(230)은 로우이고 버퍼(220)의 출력은 하이이다. 상보형 상(226, 228)은 턴온되고 상보형 쌍(234, 236)는 턴오프된다. 이 상태에서 상기 먹스는 bADD를 출력(232)로 통과시키고 ADD를 차단한다.

제5c도는 본 발명의 바람직한 실시예에 따른 DRDN회로의 개략도이다. NAND게이트(240, 242, 244)와 NOR 게이트(246)의 조합이 프로그래머블 어드레스 선택 출력(A0-An, n=9)을 프로그래머블 래치 출력(FMAC)과 논리적 AND를 행함으로써 퓨즈 프로그래밍된 어드레스(fuse programmed address)를 디코딩한다. 프로그래머블 용단형 래치 회로(21)의 출력(FMAC)상기 퓨즈(212)가 제거되면 하이로 되어 CRDN을 인에이블시킨다. NOR게이트(246)의 디코더 출력은 세그먼트 번호 j(j는 0내지 7)에 대하여 세그먼트 열 선택 인에이블 신호(SCSLEj)이다. SCSLEj는 FMAC가 하이인 경우 즉 CRDN이 인에이블된 경우에만 하이로 되고 A0-An은 상기 프로그램된 어드레스가 액세스되는 경우 하이로 구동된다. A0-An은 각가의 프로그래머블 어드레스 선택 회로 내의 퓨즈(212)의 상태 및 열 어드레스에 기초하여 하이이다. 따라서, 예비 열 선택은 불량 열을 어드레스하는 경유 퓨즈를 제거하여 FMAC를 하이로 만들고 A0-An에 하이를 제공함으로써 프로그램된다. SCSLEj는 (불량 열의) 상기 프로그램된 어드레스가 액세스될 때 하이로 구동된다. 각 세그먼트는 전용 CRDN회로를 포함한다. 따라서 예비 열에 대한 액세스가 종래 기술에서의 방식에 비하여 빠르고 배열 비트라인 액세스가 예비 열 액세스에 부합하고 또한 동시에 일어난다.

따라서 SCSLE가 하이로 되면, 상기 예비 열이 인에이블되어 상기 액세스된 하프 블록(140)내의 하나의 불량 열을 대체한다. 상기 대체될 불량 열을 포함하는 세그먼트는 FSEGj에 의하여 식별된다. FSEGi는 NOR 게이트(254)의 출력이다. (여덟개의 NOR 게이트를 대표하는) NOR 게이트(254)의 입력(256)은 FS_m또는이다. NOR 게이트(254)는 3입력의 8:1 디코딩에 영향을 가하여 FSEG_0-7의 어는 하나가 하이가 되도록 한다. 상기 하이 상태의 FSEG_0-7은 각각 상기 예비 열이 세그먼트 0-7 내의 불량 열을 대체하도록 퓨주 프로그램밍되었다는 것을 표시한다. NAND 게이트(248, 250, 252)는 (각 엑세스된 세그먼트에 대하여 하나씩 할당된) 여덟 개의 NAND 게이트를 대표한다. SCSLE가 하이로 되면 상기 예비 열이 액세스된다. bFCHITi중에서 하나가 하강하여, FSEGi에 의하여 식별된 세그먼트에 대하여 용단된 열(Fused Column)상에 매칭되는 것이 있다는 것을 표시한다.

제6a도는 IOSW회로(124)를 통한 유닛(122)의 개략 단면도로서 불량 열(136)을 예비 열(134)로 대체하기 위한 논리 회로를 포함한다. 제6a도의 단면도에서 디코딩 논리회로(decode logic)는 용장 하프 블록(256) 및 액세스된 하프 블록(258) 모두를 위하여 제공된다. 제5c도의 CRDN회로는 논리 블록(262)로 대표되어 있다. 퓨즈 선택된 예비 열(fuse selected-spare column)을 어드레스하고 용장 하프 블록(256)에서 bFCHIT_0-7을 로우로 보낸 다음, NAND 게이트(264)에 의하여 I/O 디스에이블(IODISi)이 하이로 구동된다. IODISi는 상기 선택된 용장 열을 포함하는 세그먼트의 출력이고 상기 불량 열 세그먼트를 위한 IOSW 논리 회로(266)의 입력이다. IODISi상의 하이신호는 상기 액세스된 불량 세그먼트 내의 제2 센스 증폭기(270)의 출력을 디스에이블시키는데 이는 NOR 게이트(268)의 출력인 상기 IOSWi 신호를 로울 강제함으로써 이루어진다. 상기 IOSWi는 인에이블된 제2 센스 증폭기(270)의 내용을 I/O 상보형쌍(272, 274)에 선택적으로 결합시킨다. IOSWi 또한 타이밍 신호및 NOR 게이트(276)을 통하여 SEGi와 SCSLEj에 의하여 제어된다.

MDL(138)상의 데이터는 전술한 바와 같이 상보형 쌍(194, 196)상에서 제2 센스 증폭기(270)으로 제공된다. 제2 센스 증폭기(270)이 세팅되면 이는 재구동된 데이터를 상보형 쌍(280, 282)상으로 전달하여 FET(284, 286) 중의 어느 하나를 턴온시킨다. I/O 상보형 쌍(272, 274)는 하이로 프리차지된다. 하이로 구동된 IOSWi는 FET(288, 290)을 턴온시켜 FET(284, 286)을 각각 상보 라인(272, 274)에 결합시킨다. 상기 제2 센스 증폭기의 상태에 따라 라인(272 또는 274)는 각각 FET(284, 288 또는 286, 290)을 통하여 로우로 강제된다. 따라서 상기 배열에서 I/O 라인쌍(272, 274)로 전송되는 데이터는 칩 데이터로 간주된다.

전술한 바와 같이 용장 데이터의 대체가 액세스 사이클의 상당한 후반부에서 일어나기 때문에 열 어드레스를 수신하는 시점과 제2 센스 증폭기를 세팅하는 시점사이의 시간이 불량 열이 어드레스되었는지를 판단하기에 충분히 길다. 따라서, 종래의 기술의 방식에서와 같이 추가적인 시간 지연을 액세스 사이클에 넣어 줄 필요가 없다. 따라서 본 발명의 용장 방식은 종래 기술의 방식에 비하여 보다 빠르고 보다 유연성이 있으며 보다 효율적이다.

바람직한 실시예로 본 발명을 설명하였지만 본 기술 분야에서 지식을 갖는 자는 청구된 본 발명의 본질을 벗어나지 않고 다양한 변화와 변경을 이룰 수 있다. 본 발명의 특허 청구의 범위는 이러한 본 발명의 본질 내에서의 변화와 변경을 포함하도록 기재되었다.

Claims (10)

1. 행과 열로 각각 배열된 복수의 메모리 세그먼트, 상기 복수의 메모리 세그먼트 각각에 있는 하나 이상의 예비 열(spare column) 행 어드레스에 따라 상기 세그먼트중의 둘 이상의 세그먼트에서 메모리 셀의 각각의 행을 동시에 선택하기 위한 행 선택수단 및 열 어드레스에 따라 상기 둘 이상의 메모리 세그먼트 제1 하프(first half of said at least two memory segments)내에 있는 각각의 상기 세그먼트의 열들로부터 각각의 열을 선택하기 위한 열 선택 수단을 포함하고 상기 제1 하프는 액세스된 하프(accessed half)이고 제2 하프는 용장 하프(redundand half)인 메모리 배열: 상기 액세스된 하프 내에서 소정의 불량 열(defective column)이 선택되었을 때 상기 용장 하프로부터 하나 이상의 예비 열을 선택하기 위한 용장 선택 수단(redundacy selection means): 및 상기 소정의 불량 열을 상기 선택된 예비 열로 전기적으로 대체하기 위한 대체수단(substitution means)을 포함하는 것을 특징으로 하는 랜덤 엑세스 메모리(RAM).
2. 제1항에 있어서 상기 메모리 배열이 복수의 메모리 세그먼트를 각각 구비하는 복수의 서브배열 블록(subarray blocks)을 더 포함하는 것을 특징으로 하는 RAM.
3. 제2항에 있어서 상기 행 선택 수단이 상기 복수의 서브배열 블록의 한 블록을 선택하고 상기 선택된 서브배열 블록에서 한 행을 선택하며 상기 선택된 행이 상기 선택된 서브배열 블록 내의 상기 모든 메모리 세그먼트에 공통인 것을 특징으로 하는 RAM.
4. 제3항에 있어서 복수의 유닛을 더 포함하고 각각의 상기 유닛은 상기 복수의 서브배열 블록 중에서 둘 이상의 블록을 포함하는 것을 특징으로 하는 RAM.
5. 제1항에 있어서 상기 용장 선택 수단은 상기 액세스된 하프로부터 소정의 불량열(bad column)이 선택될 때마다, 상기 선택된 소정의 불량 열 각각에 대하여 상기 용장 하프로부터 예비 열을 선택하기 위한 수단을 포함하는 것을 특징으로 하는 RAM.
6. 제5항에 있어서 상기 대체수단(substitution means)이 하나 또는 그 이상의 상기 소정의 불량 열을 하나 또는 그 이상의 상기 선택된 예비 열로 전기적으로 대체 하기 위한 수단을 더 포함하는 것을 특징으로 하는 RAM.
7. 복수의 서브배열을 블록을 각각 포함하는 복수의 배열 유닛으로서 상기 복수의 서브 배열 블록 각각은 복수의 세그먼트를 포함하고 상기 복수의 세그먼트 각각은 2차원의 어드레스의 지정이 가능한 행과 열의 배열(two-dimensional addressable array of rows and columns)로 배치된 복수의 메모리 셀 및 하나 이상의 예비 열을 포함하는 복수의 배열 유닛: 행 어드레스에 응답하여 상기 행 각각을 선택하기 위한 행 선택 수단 열 어드레스에 응답하여 액세스된 하프 또는 용장 하프로서 서브배열 블록의 하프를 선택하고 상기 액세스한 하프 내의 모든 세그먼트의 상기 열 각각을 선택하기 위한 열 선택 수단. 상기 액세스된 하프에서 선택된 소정의 불량 열 각각에 대하여 상기 용장 하프로부터 예비 열을 선택하기 위한 용장 선택 수단(redundancy selection means): 및 상기 소정의 불량 열 각각을 상기 선택된 예비 열 각각으로 전기적으로 대체하기 위한 대체 수단을 포함하는 것을 특징으로 하는 랜덤 엑세스 메모리(RAM).
8. 제7항에 있어서 행 어드레스에 응답하여 서브배열 블록을 선택하기 위한 서브배열 블록 선택 수단 : 및 배열 블록 어드레스에 응답하여 유닛을 선택하기 위한 유닛 선택 수단을 더 포함하는 것을 특징으로 하는 RAM.
9. 제8항에 있어서 복수의 예비 행을 더 포함하는 것을 특징으로 하는 RAM.
10. 제9항에 있어서 상기 배열 블록 각각이 복수의 상기 예비 행을 포함하는 것을 특징으로 하는 RAM.