KR960002014B1 - 결점을 수리하는 용장메모리셀 어레이를 포함하는 반도체 기억장치 - Google Patents

결점을 수리하는 용장메모리셀 어레이를 포함하는 반도체 기억장치 Download PDF

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Abstract

내용 없음.

Description

결점을 수리하는 용장메모리셀 어레이를 포함하는 반도체 기억장치
제1도는 본 발명의 1실시예를 설명하는 SRAM의 블록도.
제2도는 제1도에 설명된 어드레스 프로그램회로의 블록도.
제3도는 제2도에 설명된 퓨즈회로도.
제4도는 제2도에 설명된 군선택회로도.
제5도는 제1도에 설명된 용장메모리셀 어레이와 스위칭회로의 계통도.
제6도는 제1도에 설명된 I/O프로그래밍회로의 결점열 지정회로도.
제7도는 제1도에 설명된 I/O프로그래밍회로의 결점열 지정코드의 디코드회로도.
제8도는 제1도에 설명된 I/O프로그래밍회로의 스위칭 제어신호 배선회로도.
제9도는 제1도에 설명된 선출회로의 블록도.
제10도는 제9도에 설명된 스위칭회로도.
제11도는 제1도에 설명된 비교회로도.
제12도는 용장회로를 포함하는 종래의 SRAM의 블록도.
제13도는 제12도에 설명된 전달게이트 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 용장메모리셀 어레이 2 : 로우디코더
3 : 어드레스 프로그래밍회로 4 : I/O프로그래밍회로
6 : 비교회로 9 : 입력버퍼
10 : 출력버퍼 13 : 스위칭회로
본 발명은 일반적으로 반도체 기억장치에 관한 것이고, 특히, 결점을 수리하는 용장메모리셀 어레이를 포함하는 반도체 기억장치에 관한 것이다.
본 발명은 반도체 기억장치에 특수한 적응성을 가지고, 특히 출하전 검사용 데이터 비교회로를 포함하는 스테이틱랜덤 액세스 메모리(SRAM)에 관한 것이다.
종래에는, 스태이틱랜덤 액세스 메모리(이후 "SRAM"이라 하고)와 다이나믹랜덤 액세스 메모리(이후 "DRAM"이라 한다)와 같은 반도체 기억장치는 제조의 수율을 증가하기 위해 용장회로를 가진다. 어떠한 결점이 제조되는 반도체 기억장치에 존재할때, 거기의 용장회로의 기능에 의해 수리된다.
특히, 종래의 반도체 기억장치에 있어서는, 결점메모리셀을 함유하는 행과 열은 소정의 스페어행과 열에 의해 기능적으로 대체된다.
본 발명은 SRAM과 DRAM과 같은 반도체 기억장치에 일반적으로 적용가능하고, 다음 사항이 본 발명이 1예로서 SRAM에 적용되는 경우를 설명한다.
제12도는 용장회로를 포함하는 종래의 SRAM의 블록도이다.
제12도를 참조하여 SRAM(100)은 데이터를 기억하는 메모리셀 어레이(80)와, 메모리셀 어레이(80)에서 워드선(WL)를 선택하는 행어드레스신호(RA)에 응답하는 행디코더(82)와, 메모리셀 어레이(80)에서 열을 선택하는 열어드레스신호(CA)에 응답하는 열디코더(83)와, 그리고 센스앰프(85)를 포함한다.
SRAM(100)은 더욱 용장회로로서 스페어 메모리셀열(81)과, 결점이 존재하는 위치를 표시하는 결점어드레스를 프로그램하는 어드레스 프로그래밍회로와, 그리고 I/O프로그래밍회로(87)를 포함한다.
동작에 있어서, 행디코더(82)는 외부로 적용되는 행어드레스신호(RA)에 응답하고 메모리셀 어레이(80)의 1워드선(WL)을 활성화한다.
열디코더(83)는 외부로 적용되는 열어드레스신호(CA)에 응답하고 액세스되게 1열을 선택한다.
특히, 열디코더(83)는 선택적으로 액세스되게 열에 접속되는 전송게이트(TG1)를 턴온하여, 그의 비트선은 전기적으로 기록드라이버(84) 또는 센스앰프(85)에 접속될 수가 있다. 기록동작에 있어서, 외부로 적용된 입력데이터(Di)는 로우디코더(82)와 컬럼디코더(83)에 의해 선택되는 메모리셀에 기록된다.
판독동작에 있어, 한편, 센스앰프(85)는 로우디코더(82)와 컬럼디코더(83)에 의해 선택된 메모리셀에서 판독되는 데이터신호를 증폭하고 그리고 증폭된 신호는 출력데이터(Do)로서 제공된다.
어떤 결점이 어느 메모리셀 컬럼에 존재하는 것이 발견되면, 그 결점메모리셀 컬럼은 기능적으로 다음과 같이 스페어 메모리셀 컬럼(81)으로 대체된다.
결점메모리셀 컬럼의 위치를 표시하는 결점어드레스는 퓨즈(표시되지 않음)을 선택적으로 분출로서 어드레스 프로그래밍회로(86)에 프로그램된다.
표시되지 않은, 일치검출회로를 포함하는 어드레스 프로그래밍회로(86)는 외부로 적용된 컬럼어드레스신호(CA)와 프로그램된 어드레스신호의 일치를 검출한다.
그리고 일치검출신호(CO)는 I/O프로그래밍회로(87)에 적용된다. I/O프로그래밍회로(87)(표시되지 않음)에서의 퓨즈는 사전에 선택적으로 분출되므로서, 스페어 메모리셀 컬럼(81)의 비트선은 기록드라이버회로(84)와/또는 센스앰프(85)에 전송게이트회로(TG2)를 경유하여 접속된다.
결과로서, 컬럼어드레스신호(CA)가 프로그램된 신호에 일치할때, 스페어 메모리셀 어레이(81)의 액세스는 메모리셀 어레이의 정상액세스의 장소에서 만들어진다.
이때에, 전송게이트회로(TG1)은 턴오프된다.
설명을 간략하기 위해, 제12도가 메모리셀 어레이(80)와 그의 주변회로(82, 83…) 표시할 때, 종래의 SRAM은 일반적으로 복수의 메모리셀 어레이와 주변회로를 포함한다.
특히, 제12도가 메모리셀 어레이의 블록과 그의 주변회로만을 표시할때, 예를들면 복수의 블록(64)이 실제로 공급된다. 제12도에서 볼 수 있는 것과 같이 각 메모리셀 어레이(80)에 1 또는 2스페어 메모리셀 컬럼(또는 로우)이 제공되므로, 예를들면 복수의 메모리셀 어레이(64)를 포함하는 SRAM은 64 또는 128스페어 메모리셀 컬럼(또는 로우)를 포함한다.
결점을 포함하는 SRAM이 상기와 같이 거기의 스페어 메모리셀 컬럼을 이용하여 수리된 후, 선적전 다음 시험이 반도체장치의 제조공장에 실행된다.
시험모드신호가 우선 외부에서 SRAM에 적용되는, 그 SRAM 시험모드에 있게 만들어질 수가 있다.
이 시험모드에서, 시험데이터가 SRAM범위내에 2메모리셀 어레이로 기록된다.
기록된 시험데이터, 즉 2메모리셀 어레이에서 데이터를 기억한 2개의 데이터는 판독된다.
그 2개 판독데이터는 이러한 데이터가 서로 동일한가를 검출하기 위해 비교회로에 적용된다.
이 2개 판독데이터가 일치하면, SRAM의 결점은 수리되었다고 인식되고, 일치가 검출되지 않으면, SRAM은 거기에 더욱 결점을 포함하고 있다는 것을 표시하고, 측정이 그 결점을 수리하기 위해 취해진다.
일반적으로 비교회로는 멀티비트(예를들면, 8비트)를 가지는 2개 데이터를 비교할 수 있다.
특히, 비교회로는 거기의 대응하는 비트사이의 2개 판독데이터의 일치를 검출할 수가 있다.
1일치 검출동작은 복수의 메모리셀에서 결점의 존재를 결정할 수 있으므로, 선적전 검증시험이 짧은 기간에 완성될 수가 있다.
제13도는 제12도에 표시된 전송게이트회로(TG1과 TG2)의 도면이다.
제13도를 참조하여 전송게이트회로(TG1)는 정상메모리셀 어레이의 데이터선쌍(DLa와 DLb)와 그리고 비트선쌍(BLa와 BLb)사이에 접속되고, 한편 전송게이트회로(TG2)는 스페어 메모리셀 컬럼의 데이터선쌍(DLa와 DLb) 그리고 비트선쌍(RBLa와 RBLb)사이에 접속된다.
전송게이트회로(TG1)는 컬럼디코더(표시되지 않음)에서 적용되는 하이레벨(YL)의 컬럼선택신호에 응답하고 턴온되어서, 비트선쌍(BLa와 BLb) 그리고 데이터선쌍(DLa와 DLb)는 전기적으로 접속된다.
비록 전원전위(Vcc)가 NMOS트랜지스터(89)의 게이트에 인가되어도, 트랜지스터(89)를 턴온하는 것에 의해 컬럼선택신호(YL)는 트랜지스터(89)의 하이온 커패시턴스때문에 전위에 영향을 주지 않는다.
그러므로, 하이레벨(YL)의 컬럼선택신호는 퓨즈(88)를 통하여 전송게이트회로(TG1)에 정확히 적용된다.
어떠한 결점이 메모리셀(MC1)에 존재하면, 퓨즈(88)는 분출되고 그리고 접지전위는 턴오프되는 전송게이트회로(TG1)에 트랜지스터(89)를 경유하여 인가된다.
한편, 메모리셀(MC1)을 포함하는 컬럼을 선택하는 컬럼어드레스신호가 인가될때, 하이레벨(RY)의 신호는 전송게이트회로(TG2)에 I/O프로그래밍회로(87)를 경유하여 인가되어, 그리고나서 턴온된다.
따라서, MC1 함유하는 컬럼 그리고 스페어 메모리셀 컬럼(81)은 기능적으로 대체된다.
상기와 같이, 종래의 반도체장치는 각 메모리셀 어레이의 1 또는 2스페어 메모리셀 컬럼과 복수의 메모리셀 어레이를 포함한다.
그러므로, 예를들면, 64메모리셀 어레이를 포함하는 SRAM은 64 또는 128결점메모리셀 컬럼 또는 로우를 수리할 수 있는 기능을 가진다.
그러나, 실제로는, 그렇게 많은 결점이 경험적으로 반도체 기억장치에는 존재할 수 없으므로 그렇게 많은 수리기능은 필요가 없다.
예를들면, 상기 SRAM에 있어서, 기껏해야 10 이하의 결점이 존재한다고 경험적으로 인식되고 있다.
바꾸어 말하면, 종래의 반도체 기억장치는 비록 실제적인 견지에서는 불필요하지만, 반도체 기억장치의 고집적화를 방지하는 스페어 메모리셀 컬럼 또는 로우를 과도하게 포함한다.
게다가, 종래의 스페어 메모리셀 컬럼 또는 로우는, 그것이 각 메모리셀 어레이에 제공되므로, 다른 메모리셀 어레이의 컬럼 또는 로우를 수리하기 위해 사용될 수가 없다.
특히, 결점이 2개 메모리셀 컬럼 또는 로우이상에 존재할때 그들은 1 또는 2스페어 메모리셀 컬럼 또는 로우를 이용하여 수리될 수 없으므로, 그들은 수리될 수가 없다.
본 발명의 하나의 목적은 복수의 메모리셀 어레이를 포함하는 반도체 기억장치에서, 고집적화의 점에서 능률적으로, 결함을 함유하는 메모리셀 어레이를 수리하는 것이다.
본 발명의 또다른 하나의 목적은 복수의 메모리셀 어레이를 포함하는 반도체 기억장치에서 2결점 이상 함유하는 메모리셀 어레이를 수리하는 것이다.
간단히 말하면, 본 발명에 의한 기억장치는 로우와 컬럼으로 배열되는 각 메모리셀을 포함하는 복수의 메모리셀 어레이와, 로우와 컬럼으로 배열되는 용장메모리셀을 포함하는 용장메모리셀 어레이와, 복수의 메모리셀 어레이의 결점부분을 표시하는 결점어드레스신호를 기억하는 결점어드레스 기억회로와, 결점어드레스 기억회로에 기억되는 결점어드레스신호와 외부로 적용되는 어드레스신호 사이의 일치를 검출하는 어드레스 일치 검출회로와, 복수의 메모리셀 어레이중의 하나의 대신에 용장메모리셀 어레이를 액세스하는 어드레스 일치 검출회로에 응답하는 용장액세스회로와, 그리고 테스트모드의 외부지정의 용장메모리셀 어레이 그리고/또는 복수의 메모리셀 어레이에서 판독되는 2개 데이터를 비교하는 데이터 비교회로를 포함한다.
동작에 있어, 용장메모리셀 어레이가 제공되고 그리고 용장액세스회로는 복수의 메모리셀 어레이의 결점부분 외부에서 액세스하기를 요구될때 용장메모리셀 어레이를 액세스한다. 그래서, 결점메모리셀 어레이는 용장메모리셀 어레이를 사용하여, 고집적화점에서 능률적으로 수리될 수가 있다.
더욱, 결점의 존재가 거기에 제공되는 데이터 비교회로때문에, 상기 구성을 가지는 반도체 기억장치에서 짧은 기간내에 검출될 수가 있다.
본 발명의 상기 목적과, 특성, 양상 그리고 이점은 첨부도면과 함께 취해질때 본 발명의 다음 상세한 설명에서 더욱 명백하게 된다.
[실시예]
제1도를 참조하여, 거기에 표시된 SRAM(200)은 총 64블록으로 구성하고, 각각은 메모리셀 어레이, 그리고 용장블록(RB)은 용장메모리셀 어레이(1)를 포함한다.
설명을 간략화하기 위해, 4개 블록(BL1-BL4)만이 제1도에 표시된다.
예를들면, 64블록중의 하나인, 블록(BL3)은 8영역으로 나누어지는 메모리셀 어레이와, 로우디코더, 컬럼디코더, 8개 센스앰프(표시되지 않음)을 포함하는 센스앰프회로와, 그리고 기록드라이버회로(WD)을 포함한다.
각 블록에는, 메모리셀 어레이의 기본회로구성과 그의 주변액세스회로는 스페어 메모리셀 컬럼 또는 로우가 각 블록에 제공되지 않는 것을 제외하고 종래의 SRAM의 것과 같다.
용장블록(RB)은 총 16용장메모리셀 컬럼을 포함하는 용장메모리셀 어레이(1)와, 로우디코더(RD)(2), 그리고 용장메모리셀 어레이를 선택적으로 액세스하는 스위칭회로(13)을 포함한다.
로우디코더(2)는 어드레스버스(11)를 경유하여 적용되는 로우어드레스신호(RA)에 응답하고 용장메모리셀 어레이에서 워드선(표시되지 않음)을 선택적으로 활성화한다.
스위칭회로(13)는 센스앰프회로 그리고/또는 기록드라이버회로에 용장메모리셀 컬럼중의 대응하는 것을 접속하기 위해 어드레스 프로그래밍회로(3)에서 적용되는 신호(CO1-CO16)중의 활성화된 것에 응답한다.
출하전 시험이 어떤 결점이 총 64메모리셀 어레이에 존재하는가를 결정할 수 있다.
결점이 일정한 메모리셀 어레이의 컬럼에 존재하면, 결점메모리셀 컬럼(이후 "결점어드레스"라 한다)의 위치를 표시하는 어드레스는 어드레스 프로그래밍회로(3)에서 프로그램된다.
어드레스 프로그래밍회로(3)는 총 16결점어드레스를 프로그램할 수 있다.
결점메모리셀 컬럼의 외부액세스가 요구될때, 어드레스 프로그래밍회로(3)는 프로그램된 어드레스 그리고 외부로 적용된 컬럼어드레스의 일치를 검출하고, 그리고 I/O프로그래밍회로(4)에 일치검출신호(신호 CO1-CO16중의 하나)가 군선택신호(GS1과 GS2)를 적용한다.
I/O프로그래밍회로(4)는 어드레스 프로그래밍회로(3)에서 적용되는 군선택신호(GS1과 GS2) 그리고 일치검출신호에 응답하고, 셀렉터(5a와 5b)에 각각 스위칭 제어신호(S11-S18 그리고 S21-S28)을 적용한다.
각 셀렉터(5a와 5b)는 표시되지 않은 8개 스위칭회로를 포함하고, 그리고 스위칭 제어신호(S11-S18 또는 S21-S28)에 응답하고 선택적으로, 턴온되어, 용장메모리셀 컬럼의 액세스는 결점메모리셀 컬럼의 액세스 대신 실행된다.
테스트모드 검출회로(8)는 "Super Vcc"이라고 불리는 고압 HV(5V의 전원전압의 경우, 대략 7V)이 외부로 적용되는 경우를 검출하고, 테스트모드의 외부지정을 인식하고, 그리고 테스트모드신호(TM)를 제공한다.
선택회로(5a와 5b)는 그들이 테스트모드신호(TM)에 의해 공급되지 않을때 메모리셀 어레이에서 판독되는 데이터를 출력버퍼(10)에 적용한다.
그리고나서 출력버퍼(10)는 출력데이터(Do)와 같은 판독데이터를 제공한다.
한편, 테스트모드신호(TM)에 의해 공급될때, 셀렉터회로(5a와 5b)는 메모리셀 어레이에서 판독되는 데이터를 비교회로(6)에 적용한다.
비교회로(6)는 테스트모드신호(TM)에 응답하고, 셀렉터회로(5a와 5b)에서 적용되는 2개의 데이터가 일치하는가를 검출한다.
검출결과를 표시하는 신호는 출력버퍼(10)의 경우 외부에 제공된다.
비교회로(6)가 일치검출신호를 제공할때, 2개 판독데이터를 기억하는 메모리셀 컬럼에는 결점이 존재하지 않는다는 것을 표시하고, 그리고 비교회로(6)가 불일치를 표시하는 신호를 제공할때는, 2개 판독데이터를 기억하는 메모리셀 컬럼에는 결점이 존재한다는 것을 뜻한다.
입력버퍼(9)는 거기에 기록되는 외부입력데이터(Di)를 받고 그리고 그 입력데이터(Di)를 기록드라이브회로(WD)에 제공하여, 입력데이터(Di)는 로우디코더와 컬럼디코더에 의해 지정되는 메모리셀에 기록된다.
다음은 제1도에 표시된 SRAM(200)을 더욱 상세히 설명한다.
제2도는 제1도에 표시된 어드레스 프로그래밍회로(3)의 블록도이다.
어드레스 프로그래밍 회로(3)가 총 16회로블록을 포함하는 동안, i째블록 3i는 제2도에 표시된다.
제2도를 참조하여, 어드레스 프로그래밍 회로블록(3i)는 결점어드레스를 프로그래밍하는 퓨즈회로(31-39)와, 외부로 적용된 컬럼어드레스(CA0-CA9)와 프로그램된 결점어드레스의 일치를 검출하는 AND게이트(301-305), 그리고 군선택신호(GS1과 GS2)를 생성하는 군선택회로(30i)를 포함한다.
각 퓨즈회로(31-39)는 총 10비트의 컬럼어드레스신호(CA0-CA9)중의 2개의 대응한 것을 받는다.
제3도를 참조하여, 예를들면, 퓨즈회로(31)는 컬럼어드레스신호(CA0와 CA1)을 프로디코딩하는 AND게이트(311-314), 그리고 프로그래밍하는 퓨즈(315와 316)을 포함한다.
2비트의 결점어드레스신호는 2개 퓨즈(315-316)을 선택적으로 분출함으로서 프로그램될 수가 있다.
퓨즈(315와 316)이 접속될때, 인버터(317과 318)은, 퓨즈(315와 316)이 분출될때 인버터(317과 318)가 Low레벨전압을 제공하는 동안, 각각 High레벨전압을 제공한다.
AND게이트(311)는 High레벨(CA0와 CA1)의 컬럼어드레스신호가 적용될때 High레벨전압을 제공하고, High레벨신호(CA0)와, Low레벨신호(CA1)이 적용될때, AND게이트(312)는 High레벨전압을 제공한다.
AND게이트(313)는, Low레벨신호(CA0)와 High레벨신호(CA1)이 적용될때 High레벨전압을 제공하고, 그리고 High레벨신호(CA0와 CA1)가 적용될때, AND게이트(314)는 High레벨전압을 제공한다.
그러므로, 예를들면, 퓨즈(315와 316)가 접속되면, 전송게이트(319와 318)는 턴온된다.
이 경우에 있어, High레벨(CA0와 CA1)의 컬럼어드레스신호가 적용될때, AND게이트(311)는 전송게이트(319와 318)을 경유하여 High레벨신호(Co1)을 제공한다.
바꾸어 말하면, 퓨즈(315와 316)의 "접속"에 의해 프로그램된 2개-비트 결점어드레스와 컬럼어드레스(CA0와 CA1)이 일치할때만, 퓨즈회로(31)는 High레벨신호(Co1)을 제공한다.
이리하여, 신호(C1)는 제2도에 표시되는 AND게이트(301)에 적용된다.
결과로서, 제2도에서 표시된 i째 어드레스 프로그래밍 회로블록(3i)은, 프로그램된 10비트 결점어드레스와 외부로 적용된 컬럼어드레스(CA0-CA9)가 일치할때만, High레벨 어드레스일치 검출신호(COi)를 제공한다.
군 선택회로(30i)는 제4도에서 설명된다.
제4도를 참조하여, 군선택회로(30i)는 프로그래밍하는 퓨즈(320)와, NAND게이트(321과 322), 전송게이트(323과 324), 그리고 NOR게이트(325와 326)을 포함한다.
NOR게이트(325)는 다른 어드레스 프로그래밍회로(표시되지 않음)에 제공되는 어드레스일치 검출신호(CO1-CO16)을 받는다.
NOR게이트(326)은 NOR게이트(325)의 출력신호와 COi를 받는다. 동작에 있어, 퓨즈(320)가 분출될때, NAND게이트(321과 322)는 Low레벨전압과 High레벨전압을 각각 받아, NAND게이트(321)은 High레벨전압을 제공하고, 한편 NAND게이트(322)는 인버터로서 작용한다.
이에 반하여, 퓨즈(320)가 접속될때, NAND게이트(321)은 인버터로서 작용하고, 한편 NAND게이트(322)는 High레벨전압을 제공한다.
일치가 프로그램된 결함어드레스중 하나에 검출되었을때, NOR게이트(325)가 Low레벨전압을 제공하고, 한편, 일치가 모든 프로그램된 결점어드레스에 검출되지 않을때에는, NOR게이트(325)는 High레벨전압을 제공한다.
일치가 모든 프로그램된 결점어드레스에 검출되지 않을때 NOR게이트(326)은 Low레벨전압을 제공한다.
전송게이트(323과 324)는 그리고나서 턴온되고, 그리고 NAND게이트(321과 322)의 출력전압은 군선택신호(GS1과 GS2)로서 제공된다.
일치가 프로그램된 결점어드레스중 하나에 검출되었을때, 그리고 그것이 i째 어드레스 프로그래밍 회로블록(3i)에서 생성되지 않을때, NOR게이트(326)은 High레벨전압을 제공한다. 전송게이트(323과 324)는 그리고나서 턴오프되고, 이리하여 군선택신호(GS1과 GS2)는 제공되지 않는다.
일치가 i째 어드레스 프로그래밍 회로블록(3i)에서 검출될때, NOR게이트(326)은 Low레벨전압을 제공하고 그리고 전송게이트(323과 324)는 턴온된다.
High레벨 어드레스일치 검출신호(COi)는 NAND게이트(321과 322)에 적용되어, 인버터로서 작용하는 NAND게이트(321과 322)중의 하나가 Low레벨전압을 제공한다.
서로가 역인 전압레벨의 군선택신호(GS1과 GS2)는 이리하여 퓨즈(320)의 접속에 의존하여 제공된다.
제5도는 제1도에 표시된 스위칭회로(13)와 용장메모리셀 어레이의 개략회로도이다.
제5도를 참조하여, 용장메모리셀 어레이(1)는 로우와 칼럼으로 배열되는 메모리셀(MC)을 포함한다.
용장메모리셀 어레이(1)는 총 16용장메모리셀 컬럼(RCL1-RCL16)을 포함한다.
워드선(WL1과 WL2)은 제1도에 표시된 로우디코더(2)에 의해 선택적으로 활성화된다.
스위칭회로(13)는 전송게이트회로(701-716)을 포함하고, 각각은 대응하는 용장메모리셀 컬럼에 접속된다.
각 전송게이트회로(701-716)은 어드레스 프로그래밍회로(3)에서 적용되는 어드레스일치 검출신호(CO1-CO16)중 대응하는 것에 응답하고 턴온이 된다.
예를들면, 전송게이트(701)은 High레벨 어드레스일치 검출신호(CO1)에 응답하고 턴온이 되고, 그래서 용장메모리셀 컬럼의 비트선쌍(BLa와 BLb)은 데이터선쌍(DLa와 DLb)에 접속된다.
그러므로, 어드레스 프로그래밍회로(3)에서 프로그램된 결점어드레스와 일치하는 컬럼어드레스신호 외부로 적용될때, 전송게이트회로(701-716)중 어느 하나는 어드레스일치 검출신호(CO1-CO16)에 응답하고 턴온이 되어, 그래서 용장메모리셀 컬럼(RCL1-RCL16)중의 하나가 액세스된다.
다음은 제1도에 표시되는 I/O프로그래밍회로(4)를 설명한다.
I/O프로그래밍회로(4)는 16어드레스 프로그래밍 회로블록에 대응하는 16결정컬럼 표시회로(4a1-4a16)과, 결점컬럼코드의 디코드회로(4b), 그리고 스위칭 제어신호 배선회로(4c와 4d)를 포함한다.
메모리셀 어레이의 8컬럼은 외부로 적용된 컬럼어드레스신호에 의해 동시에 액세스될 수가 있으므로, 액세스되지 않은 결점메모리셀 컬럼을 프로그램하는 것이 필요하다.
바꾸어 말하면, 그릇된 데이터가 결점메모리셀 컬럼에서 판독되어지므로, 결점메모리셀 컬럼에서 판독된 것 대신에 용장메모리셀 컬럼에서 판독된 데이터를 제공하는 것이 필요하다.
결점어드레스에 응답하고 액세스될 수 있는 8컬럼에 결점을 포함하는 컬럼의 프로그래밍 또는 표시는 결점컬럼 표시회로(4a1-4a16)에서 각각 퓨즈를 분출하는 것에 의해 실행된다. 제6도를 참조하여, 결점컬럼 표시회로(4a1-4a16)의 i째 회로(4ai)가 표시된다.
결점컬럼 표시회로(4ai)는 프로그래밍하는 퓨즈(421-423)와, NAND게이트(424-426)과, 전송게이트(427-429), 그리고 NOR게이트(430과 431)을 포함한다.
동작에 있어서, 어드레스일치 검출신호(COi)가 Low레벨일때, NAND게이트(424와 426)은 항상 퓨즈(421-423)의 접속상태에 의존함이 없이 High레벨전압을 제공한다.
이리하여, 전송게이트(427과 429)가 턴온될때, Low레벨결점 칼럼표시신호(또는 결점컬럼 표시코드)(DCL1-DCL3)가 제공된다. High레벨 어드레스일치 검출신호(COi)가 적용될때, NAND게이트(424-426)은 퓨즈(421-423)의 접속상태에 의존하여 신호를 제공한다.
예를들면, 퓨즈(421)이 접속될때, NAND게이트(424)는 High레벨전압을 받는다.
NAND게이트(424)는 Low레벨신호를 제공하여, 결점컬럼 표시신호(DCL1)가 High레벨이 된다.
퓨즈(421)이 분출될때, NAND게이트(424)는 Low레벨전압을 갖는다.
NAND게이트(424)가 Low레벨신호를 제공하여서, 신호(DCL)이 Low레벨이 된다.
요약하면, 일치가 대응하는 어드레스 프로그래밍 회로블록(3i)에서 검출될때, High레벨신호(COi)는 거기에 적용되고, 각 결점컬럼 표시신호(DCL1-DCL3)는 대응하는 퓨즈의 접속 또는 분리에 의존하여 각각 High레벨 또는 Low레벨이 된다. Low레벨 어드레스일치 검출신호(COi)가 적용되면, Low레벨에 있는 모든 결점컬럼 표시신호(DCL1-DCL3)가 제공된다.
3개 퓨즈(421-423)의 선택분출은 컬럼어드레스신호에 의해 표시될 수 있는 8메모리셀 컬럼중의 하나를 표시되거나 또는 프로그램되게 한다.
제6도에 표시되는 3개 전송게이트(427-429)는 다음과 같이 동작한다.
우선, 모든 어드레스일치 검출신호(CO1-CO16)이 Low레벨에 있을때, NOR게이트(430)은 High레벨신호를 NOR게이트(431)에 적용한다.
NOR게이트(431) Low레벨신호를 제공하여서, 전송게이트(427-429)는 턴온이 된다.
이 경우에 있어, 어드레스일치 검출신호(COi)가 Low레벨에 있으므로, High레벨에 있는 모든 결점컬럼 표시신호(DCL1-DCL3)는 전송게이트(427-429)에 의해 제공된다.
둘째는, 신호(COi)가 High레벨에 있는 다른 어드레스일치 검출신호(CO1-CO16)(COi포함)중의 하나와 같이 Low레벨에 있으면, NOR게이트(430)가 Low레벨신호를 NOR게이트(431)에 적용한다.
이리하여, 2개의 Low레벨신호를 받고서, NOR게이트(431)는 High레벨신호를 제공하여, 전송게이트(427-429)는 턴오프된다. 이것이 충돌에서 하나의 결점컬럼 표시회로 이상에서 제공되는 결점컬럼 표시신호를 방지한다.
High레벨 어드레스일치 검출신호(COi)가 제공될때, NOR게이트(431)는 Low레벨신호를 제공한다.
그리고나서 전송게이트(427-429)는 턴온되고, 그리고 결점컬럼 표시신호(DCL1-DCL3) 퓨즈(421-423)의 접속상태에 의존하여 결정되고, 그리고 제공된다.
제7도는 제1도에 표시된 I/O프로그래밍회로(4)에 제공되는 결점컬럼 표시코드의 디코드회로(4b)의 도면이다.
제7도를 참조하여, 디코드회로(4b)는 16결점컬럼 표시회로(4a1-4a16)의 출력에 접속된다.
결점컬럼 표시회로(4a1-4a16)중 하나가 어드레스일치 검출신호(CO1-CO16)에 응답하고 결점컬럼 표시코드(DCL1-DCL3)를 제공한다.
디코드회로(4b)는 디코드하는 NAND게이트(441-448)과, 그리고 NOR게이트(449와 450)를 포함한다.
모든 어드레스일치 검출신호(CO1-CO16)이 Low레벨에 있을때는, 결점컬럼 표시신호(DCL1-DCL3)은 Low레벨에 있어서, 그래서, 디코드회로(4b)는 Low레벨에 있는 모든 스위칭 제어신호(S1-S8)를 제공한다.
어드레스일치 검출신호(CO1-CO16)중의 하나가 High레벨에 있을 때, 결점컬럼 표시회로(4a1-4a16)중의 하나는 결점컬럼 표시코드(DCL1-DCL3)을 제공한다.
결점컬럼 표시코드(DCL1-DCL3)가 NAND게이트(441-448)에 의해 디코드되고, 그리고 스위칭 제어신호(S1-S8)의 하나가 Low레벨이 된다.
스위칭 제어신호(S1-S8)는 제8도에 표시된 분배회로(4c-4d)에 제공된다.
제8도를 참조하여, 스위칭 제어신호 분배회로(4c)는 NOR게이트(451-458)를 포함하고, 각각은 2개 입력을 가진다. 각 NOR게이트(451-458)의 1입력은 어드레스 프로그래밍회로(3)에서 적용되는 군선택신호(GS1)을 받는다.
각 NOR게이트(451-458)의 다른 입력은 스위칭 제어신호(S1-S8)중의 대응하는 하나를 받는다.
스위칭 제어신호 분배회로(4d)도 역시 회로(4c)의 것과 같은 회로구성을 가진다.
분배회로(4d)는 군선택신호(GS2)에 응답하고 제어된다.
군(1)이 선택될때, 즉 Low레벨신호(GS1)가 적용될때, NOR게이트(451-458)은 입력신호(S1-S8)의 반전신호(S11-S18)을 셀렉터회로(5a)에 적용한다.
분배회로(4c)는 High레벨신호를 포함하는 스위칭 제어신호(S11-S18)를 셀렉터회로(5a)에 적용한다.
이때에 분배회로(4d)는 High레벨군 선택신호(GS2)에 응답하고 Low레벨에 있는 모든 신호(S21-S28)를 셀렉터회로(5b)에 적용한다.
이리하여, 상기 보기에 있어서, 결점메모리셀 컬럼을 수리하는 스위칭이 셀렉터회로(5a)에서만 실행된다.
제9도는 제1도에 표시된 셀렉터회로(5a)의 블록도이다. 셀렉터회로(5b)도 역시 셀렉터회로(5a)의 것과 같은 회로 구성을 가진다.
제9도를 참조하여 셀렉터회로(5a)는 스위치회로(SL1-SL8)을 포함하고, 각각은 2개의 스위칭소자를 가진다.
예를들면, 스위칭회로(SL1)는 스위칭 제어신호(S11)에 응답하고 제어되는 스위칭(SW11)과 그리고 테스트모드신호(TM)에 응답하고 제어되는 스위칭소자(SW21)를 포함한다.
스위칭회로(SL1-SL8)에 제공된 각 스위칭소자(SW11-SW18)은 스위칭 제어신호(S11-S18)의 대응하는 신호에 응답하고 각각 제어된다.
스위칭회로(SL1-SL8)에 제공된 스위칭소자(SW21-SW28)는 테스트모드신호(TM)에 응답하고 제어된다.
스위칭소자(SW11-SW18)의 제1단자는 정상메모리셀 어레이에서 각각 판독된 데이터신호(D1-D8)을 받는다.
스위칭소자(SW11-SW18)의 제2단자는 용장메모리셀 어레이에서 판독데이터(DR)를 받는다.
스위칭소자(SW21-SW28)이 제1단자는 출력버퍼(10)에 접속된다.
스위칭소자(SW21-SW28)의 제2단자는 비교회로(6)에 접속된다. 동작에 있어서, 스위칭 제어신호(S11-S18)의 신호(S11)만이 High레벨에 있을때, 예를들면, 스위칭소자(SW11)는 용장메모리셀 어레이의 측면에 접속되고, 그리고 용장메모리셀 어레이에서의 판독데이터(DR)는 데이터(D1)의 대신 스위칭소자(SW21)에 스위칭소자(SW11)을 경유하여 적용된다.
테스트모드가 표시될때, 적용데이터는 비교회로(6)에 스위칭소자(SW21)를 경유하여 적용되고, 한편 테스트모드가 표시되지 않을때, 적용데이터는 출력버퍼(10)에 적용된다.
제10도는 제9도에 표시된 스위칭회로(SL1)의 도면이다.
제10도를 참조하여, 스위칭회로(SL1)는 스위칭 제어신호(S11)에 응답하고 제어되는 전송게이트(51과 52), 테스트모드신호(TM)에 응답하고 제어되는 전송게이트(53과 54), 그리고 NMOS트랜지스터(55)를 포함한다.
동작에 있어서, 신호(S11)이 High레벨에 있을때, 예를들면, 전송게이트(51)는 턴온된다.
테스트모드신호(TM)이 Low레벨에 있을때, 전송게이트(53)는 턴온된다.
상기 예에서, 용장메모리셀 어레이에서의 판독데이터(DR)는 비교회로(6)에 전송게이트(51과 53)를 경유하여 적용된다.
제11도는 제1도에 표시된 비교회로(6)의 도면이다.
비교회로(6)는, 비록 8비트를 가지는 각 2개 데이터사이의 일치를 검출할 수 있지만, 제1도의 2개 데이터의 대응하는 쌍의 비트를 비교하는 회로부분만이 표시된다.
제11도를 참조하여, j째의 비교회로(6j)는 제1데이터의 비트신호(DA1)을 수신하는 전송게이트(60)과, 제2데이터의 비트신호의 비트신호를 수신하는 인버터(63), PMOS트랜지스터(61) 그리고 NMOS트랜지스터(62)를 포함한다.
신호(DA1과 DA2)가 들다가 High레벨에 있을때, 인버터(63)는 Low레벨전압을 제공한다.
다만 트랜지스터(62)가 턴온되고, Low레벨전압이 비교결과 신호(CMPj)로서 제공된다.
신호(DA1과 DA2) 들다가 Low레벨에 있을때, 전송게이트(60)와 그리고 트랜지스터(61)는 턴온되어, Low레벨전압은 신호(CMPj)로서 제공된다.
신호(DA1)이 Low레벨에 있고, 그리고 신호(DA2)가 High레벨에 있을때, 트랜지스터(61)만이 턴온되고, 그래서 High레벨신호(CMPj)가 제공된다.
이에 반하여, 신호(DA1)이 High레벨에 있고 그리고 신호(DA2)가 Low레벨에 있을때는, 전송게이트(60)와 트랜지스터(62)는 턴온이 되어, High레벨신호(CMPj)가 제공된다.
따라서, 비교회로(6j)는 입력비트신호(DA1과 DA2)의 일치가 검출될때 Low레벨신호(CMPj)를 제공하고, 그리고 그것이 검출되지 않을때 High레벨신호(CMPj)를 제공한다.
제1도에 표시된 비교회로(6)는 제11도에 표시된 8회로(6j)를 포함하고, 각 비교 2개 판독데이터는 8비트를 가진다.
비교의 결과를 표시하는 신호(CMP1-CMP8)는 외부로 출력버퍼(10)의 경우 제공되고, 그리고 SRAM(100)이 어떤 결점이 거기에 존재하는가를 짧은 기간에 결정하게 한다.
앞에서 볼 수 있는 것과 같이, 제1도에 표시된 SRAM(200)에서는, 결점메모리셀 컬럼의 위치를 표시하는 최대의 16결점어드레스가 어드레스 프로그래밍회로(3)에서 프로그램된다.
결점어드레스에 의해 액세스될 수 있는 이 실시예에 8메모리셀 컬럼이 있으므로(8센스앰프는 동시에 동지하게 표시되지 않음), 결점이 존재하는 컬럼의 표시가 I/O프로그래밍회로(4)에서 프로그래밍에 의해 실행된다.
프로그램된 결점어드레스와 일치하는 컬럼어드레스가 외부로 적용될때, 어드레스 프로그래밍회로(3)는 I/O프로그래밍회로(4)와 스위칭회로(13)에 어드레스일치 검출신호(신호 CO1-CO16중의 하나)를 적용한다.
스위칭회로(13)는 용장메모리셀 어레이(1)에서의 어드레스일치 검출신호에 의해 표시되는 용장메모리셀 컬럼에서의 판독데이터를 센스앰프회로에 적용한다.
용장메모리셀 어레이에서의 판독데이터는 셀렉터회로(5a와 5b)에 적용된다.
I/O프로그래밍회로(4)는 어드레스 프로그래밍회로(3)에서 적용된 어드레스일치 검출신호에 응답하고, 거기의 프로그램에 의해 스위칭 제어신호(S11-S18과 S21-S28)을 생성한다.
신호(S11-S18과 S21-S28)는 군선택신호(GS1과 GS2)에 응답하고 셀렉터회로(5a와 5b)에 각각 적용된다.
셀렉터회로(5a와 5b)에서의 선택스위칭에 의해, 표시된 용장메모리셀 컬럼에서의 판독데이터는 결점메모리셀 어레이에서의 판독데이터대신 선택적으로 제공된다.
테스트모드에 있어, 비교회로(6)는 셀렉터회로(5a와 5b)에서 적용되는 2개의 데이터사이의 일치를 검출하고, 각각은 8비트를 가지고 있고, 그래서 메모리셀 어레이에 잔류하는 결점은 짧은 기간내에 검출될 수가 있다.
제1도에 표시되는 SRAM(200)은 총 64블록, 즉 64메모리셀 어레이를 포함한다.
비록 각 메모리셀 어레이가 어느 스페어 메모리셀 컬럼 또는 로우로 포함하지 않지만, 16용장메모리셀 컬럼을 포함하는 용장메모리셀 어레이(1)가 제공되어, 그리고 SRAM(200)의 결점이 충분히 수리되게 한다.
스페어 메모리셀 컬럼 또는 로우는 각 메모리셀 어레이에 필요하지 않으므로, 고집적화가 성취될 수 있는 것이 지적된다.
게다가, 메모리셀 어레이에 2개 이상의 결점이 존재하면, 이러한 결점들은 용장메모리셀 어레이(1)에 의해 수리될 수가 있다는 것도 또한 지적된다.
더욱, 컬럼어드레스 또는 어드레스에 의해 액세스될 수 있는 메모리셀 컬럼과 로우의 수가 필요할때 증가되는 경우에도, 용장메모리셀 어레이의 증대는 필요가 없고, 그것은 설계의 변형이 용이하게 실행될 수 있다는 것을 뜻한다.
더욱, 스페어 메모리셀 컬럼 또는 로우가 각 메모리셀 어레이에 제공되지 않으므로, 데이터버스의 길이는 짧아지게 되어, 고속액세스가 성취될 수가 있다.
상기 실시예에서는, 본 발명은 SRAM에 적용된 보기에 대해 설명되어졌고, 한편 이 발명은 일반적으로 반도체장치에 적용되게 지적된다.
비록 본 발명은 상세하게 설명되었어도, 설명과 예는 같고 그리고 제한되지 않고, 본 발명의 정신과 범위는 첨부 청구범위에 의해서만 제한되는 것이 명백히 이해된다.

Claims (9)

  1. 로우와 컬럼으로 배열된 메모리셀을 포함하는 각 복수의 메모리셀 어레이(BL1-BL4)와, 로우와 컬럼으로 배열되는 용장메모리셀을 포함하는 용장메모리셀 어레이(1)와, 상기 복수의 메모리셀 어레이의 결정부분을 표시하는 결점어드레스신호를 기억하는 결점어드레스 기억수단(31-39)과, 상기 결점어드레스 기억수단에 기억되는 결점어드레스신호와 외부로 인가되는 어드레스신호가 일치를 검출하는 어드레스일치 검출수단(301-305)과, 상기 어드레스일치 검출수단에 응답해서 상기 복수의 메모리셀 어레이중 하나대신에 상기 용장메모리셀 어레이를 액세스하는 상기 어드레스일치 검출수단에 응답하는 용장액세스수단(5a, 5b)과, 외부 테스트모드의 표시를 검출하는 테스트모드 검출수단(8)과, 그리고 상기 테스트모드 검출수단(8)에 응답해서 상기 복수의 메모리셀 어레이 그리고/또는 상기 용장메모리셀 어레이에서 판독되는 2개 데이터를 비교하는 테스트모드 검출수단에 응답하는 데이터 비교수단(6)을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 결점어드레스 기억수단은 상기 복수의 메모리셀 어레이의 복수의 결점부분을 표시하는 복수의 결점어드레스신호를 프로그래밍하는 복수의 결점어드레스 프로그래밍수단(31-39)을 포함하고, 그리고 상기 어드레스일치 검출수단은 상기 복수의 결점어드레스 프로그래밍수단에 프로그램된 어드레스신호와 상기 외부로 적용된 어드레스신호의 일치를 검출하는 복수의 프로그램된 어드레스일치 검출수단(31-39, 301-305)을 반도체 기억장치.
  3. 제2항에 있어서, 상기 용장메모리셀 어레이는 복수의 용장메모리셀영역(701-706)을 포함하고, 그리고 상기 용장액세스수단은 상기 복수의 프로그램된 어드레스일치 검출수단중의 대응하는 하나에 응답하고, 상기 복수의 용장메모리셀영역중의 대응하는 하나를 액세스하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 용장액세스수단은 상기 어드레스일치 검출수단에 응답하고 상기 복수의 메모리셀 어레이에서 판독되는 데이터대신에 상기 용장메모리셀 어레이에서 판독되는 데이터를 제공하는 데이터 선택수단(5a, 5b)을 포함하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 용장액세스수단은 더욱 상기 용장메모리셀 어레이에 액세스되는 로우를 선택하는 외부로 적용된 로우어드레스신호에 응답하는 로우선택수단(2)과, 그리고 상기 용장메모리셀 어레이에 액세스되는 컬럼을 선택하는 상기 어드레스일치 검출수단에 응답하는 컬럼선택수단(13)을 포함하는 반도체 기억장치.
  6. 제4항에 있어서, 상기 용장액세스수단은 더욱 상기 용장메모리셀 어레이에서 판독되는 데이터를 증폭하는 상기 데이터 선택수단과 상기 용장메모리셀 어레이사이를 결합하는 센스앰프수단을 포함하는 반도체 기억장치.
  7. 제3항에 있어서, 상기 복수의 용장메모리셀영역은 상기 용장메모리셀 어레이에 제공되는 복수의 용장메모리셀 컬럼(701-716)을 포함하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 데이터 비교수단은 상기 복수의 메모리셀 어레이 그리고/또는 상기 용장메모리셀 어레이에서 판독되는 2개의 데이터의 일치를 검출하는 상기 테스트모드 검출수단에 응답하는 판독데이터일치 검출수단(6)을 포함하는 반도체 기억장치.
  9. 제1항에 있어서, 상기 반도체 기억장치는 스태틱(스태이틱)랜덤 액세스 메모리(SRAM)를 포함하는 반도체 기억장치.
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