JP2579792B2

JP2579792B2 - 冗長構成半導体メモリ

Info

Publication number: JP2579792B2
Application number: JP63050725A
Authority: JP
Inventors: 常夫松村; 恒夫真野; 順三山田; 順一井上
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1987-08-21
Filing date: 1988-03-04
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPH01133297A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は冗長構成半導体メモリに関するものであり、
特に、試験用として外部端子を新たに設けることなく、
試験時間の大幅な短縮が可能な冗長構成半導体メモリに
関する。

〔従来の技術〕

従来、冗長構成半導体メモリでは、欠陥ビツトを検出
して予備ワード線，予備ビツト線という予備ラインへの
置換によつて救済を行つていた。その置換方法はアドレ
ス比較回路方式とデコーダ制御回路方式に大別される。

第25図にアドレス比較回路方式を採る冗長構成半導体
メモリの構成図を示す。簡略化のために予備ビツト線使
用の場合のみを示している。本方式の特徴は、欠陥ビツ
トの番地（以下、欠陥番地と表す）を予備コラムデコー
ダ56内臓の記憶素子57に登録しておき、欠陥ビツト選択
時、同デコーダ56出力がコラムデコーダ機能傍止回路59
を活性化させてコラムデコーダ55出力をキヤンセルする
と共に、置換済みの予備ビツト線対４′を選択して欠陥
ビツト救済を行う点である。図中、予備コラムデコーダ
イネーブル回路58は同デコーダ56と同様な記憶素子57を
内蔵し、対応する同デコーダ56に欠陥番地が登録済みの
場合に予備コラムデコーダイネーブル信号58′を出力す
る。また、φ_ｐはプリチヤージクロツク,V_ccは電源電圧
である。

第26図はデコーダ制御回路方式を採る冗長構成半導体
メモリの構成図を示す。図は第25図と同様に表したもの
である。本方式の特徴は、欠陥番地を予め予備コラムデ
コーダ56内蔵の記憶素子57に登録すると共に、対応した
ビツト線対４につながる記憶素子57に登録してビツト線
対４とマルチプレクサ22の径路を切り離す点である。欠
陥ビツト選択時、関係するビツト線対４が選択されず、
かつ置換済みの予備ビツト線対４′が選択され、欠陥ビ
ツト救済が行われる。

従来の冗長構成半導体メモリは、メモリ内に試験時に
複数個の本体メモリセル，予備メモリセルに一括して試
験情報を書き込む回路と、試験時に入力する期待値情報
と前記複数個の本体メモリセルならびに予備メモリセル
からの読出し情報を一括して比較する回路とを有してい
なかつた。従つて従来の冗長構成半導体メモリの試験で
は、メモリセルアレイ１の本体メモリセル3,予備メモリ
セル３′の１ビツト毎に対して試験情報の書込みと読出
しを行い、読出された情報と期待値情報の一致検出に係
る比較を外部のテスタ側で行つていた。また試験時間の
短縮を目的として、例えば４ブロツクに分割されたメモ
リセルアレイ１のすべてのブロツクにおいて本体メモリ
セル３または予備メモリセル３′の１ビツトを選択状態
として、同一の試験情報を同時に書込むと共に、これら
全ブロツクからの本体メモリセル３または予備メモリセ
ル３′の読出し情報のAND処理をチツプ内部で行なう方
法が提案された。この方法では、読出し情報のAND処理
結果をテスタ側に送つて上記全読出し情報と期待値情報
との一致検出に係る比較を行つていた。

この試験時間短縮の手法はマルチビツトテスト法と呼
ばれ、第27図に本手法を適用した半導体メモリのブロツ
ク構成図を示す。図中、１′が４ブロツクに分割された
メモリセルアレイで、第25図に示したコラムデコーダ機
能停止回路59および第25,26図に示したセンス回路7,予
備センス回路７′，マルチプレクサ22,予備マルチプレ
クサ22′，コラムデコーダ55を含んでいる。60がAND処
理を行う論理回路、61が通常の読出し情報またはAND処
理結果のいずれかをデータ出力回路25に伝達させる切替
回路、62が試験情報をメモリセルアレイ１′内の全ブロ
ツクに書込むためのマルチプレクサである。また、試験
モード設定信号TEは試験時に、切替回路61,データ出力
回路25,マルチプレクサ62を制御し、上記試験情報の書
込みおよびAND処理結果の出力をつかさどる。なお、こ
のマルチビツトテスト法を用いた試験の詳細は「西村安
正著，マルチビツトテストモードを用いた１メガビツト
DRAMの冗長構成試験，アイ・イー・イー・イー，国際試
験会議,826〜829頁,1986頁」（1986IEEE,International
Test Conference,pp826〜829,Redundancy Test for 1M
bit DRAM with Multi−bit−Test Mode,NISHIMURA）に
詳細に記載されている。

また従来の冗長構成半導体メモリでは、未接続端子が
ある場合を除き、試験モード設定用に新たに外部端子を
増設していた。しかし、電子デバイス技術合同協議会
（JEDEC,Joint Electron Device Engineering Counci
l）では4Mb（メガビツト）以上の冗長構成半導体メモリ
の試験モード設定に関し、メモリの基本クロツクに対す
る通常の書込みまたは読出し動作時と異なる遷移タイミ
ングの変化を利用して、外部端子を増設することなく試
験モードが設定できる方法を国際標準化の方法として決
定した状況にある。

以上述べたように従来の冗長構成半導体メモリでは、
試験は各メモリセル毎の比較動作で行われるため、メモ
リ容量の増大による試験時間の著しい増加を伴う。例え
ば最も簡単な試験情報のひとつの「MSCAN」や隣接間干
渉障害の検出に有効な「CHECKERBOARD」を用いてサイク
ル時間300nsで試験を行つた場合、メモリ容量が256Kb
（キロビツト）の冗長構成半導体メモリの試験時間は各
各0.3秒で済む。また４ビツト一括の比較動作による同
様な試験では、試験時間は各々0.1秒以下で済む。

〔本発明が解決しようとする問題点〕

しかしメモリ容量が16Mbに増大すると、その試験時間
は各々20秒ならびに５秒にも達する。これら試験時間の
増加は冗長構成半導体メモリのコスト増加を引き起こ
し、ひいては量産化を阻害させるという問題点を有して
いた。

本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、試験モード設定用に新たに外
部端子を増設することなく、さらにメモリ容量が増設し
ても、試験時間の増加に伴わず、コスト増加とならず、
従つて量産化を阻害させない冗長構成半導体メモリを提
供することにある。

〔問題点を解決するための手段〕このような目的を達成するために本発明は、情報を記
憶するための本体メモリセルの複数個ならびに欠陥救済
用の予備メモリセルの複数個をマトリツクス状に配置し
てメモリセルアレイを構成し、該本体メモリセルに情報
のやりとりを行うビツト線の複数本と該本体メモリセル
を選択するワード線の複数本とを備え、かつ該予備メモ
リセルの情報のやりとりを行う予備ビツト線の少なくと
も１本かまたは該予備ビツト線と予備ワード線の両方を
備え、複数個の該本体メモリセル内に存在する欠陥メモ
リセルの番地を該予備メモリセルの番地に置換する回路
を備え、コラム系基本クロツクCAS及び書込み制御クロ
ツクWEの活性化タイミングがロウ系基本クロツクRASの
活性化タイミングより早いことを検出して試験モードの
設定信号を発生する回路を備え、データの書込みと読出
しを制御するマルチプレクサとを備えた冗長構成半導体
メモリにおいて、前記試験モードの設定信号をもとに他
の試験モードの設定信号を発生する回路と、選択された
ワード線に接続された前記本体メモリセルと前記予備メ
モリセル、または選択された前記予備ワード線に接続さ
れた該予備メモリセルに一括して外部端子から「０」ま
たは「１」の試験情報を書込む一括書込回路と、前記選
択されたワード線に接続された前記本体メモリセルと前
記予備メモリセルからの読出し情報または前記選択され
た予備ワード線に接続された該予備メモリセルからの読
出し情報と、外部端子から印加された「０」または
「１」の期待値情報との比較を行う比較回路と、複数個
の前記比較回路の出力情報をもとにワード線単位での前
記読出し情報と前記期待値情報との一致検出を一括して
行うNOR回路と、冗長構成半導体メモリ内のデータ入力
回路およびデータ出力回路から前記マルチプレクサへの
データ線または前記一括書込回路または前記比較回路へ
のデータ線を切り替えるスイツチと、欠陥メモリセルを
有するビツト線がつながる前記比較回路を前記NOR回路
から切り離すと共に、置換された該予備メモリセルを有
する予備ビツト線がつながる前記比較回路を前記NOR回
路と接続する切替制御回路とを備えたことを特徴とする
冗長構成半導体メモリであり、前記期待値と前記冗長構
成半導体メモリ内にラツチする回路と、前記冗長構成半
導体メモリ内のデータ入出力回路から前記マルチプレク
サまたは前記ラツチ回路または前記一括書込回路または
前記比較回路へのデータ線を切り替えるスイツチとを備
えたことを特徴とする態様、データ入出力回路が入出力
共通の回路構成からなることを特徴とする態様、前記切
替制御回路が、欠陥メモリセルを有するビツト線を特定
するための記憶素子と、前記置換対象の予備メモリセル
を有する予備ビツト線を特定するための記憶素子から構
成されることを特徴とする態様、前記NOR回路が、欠陥
メモリセルを有するビツト線を特定するための前記記憶
素子と、前記置換対象の予備メモリセルを有する予備ビ
ツト線がつながる前記比較回路からの出力情報を該NOR
回路の一致検出動作で有効とさせるためのトランジスタ
とから構成させることを特徴とする態様、また、試験情
報を書込む前記一括書込回路は、データの書込みと読出
しを制御するマルチプレクサから構成されることを特徴
とする態様、さらにまた、前記NOR回路が前記置換対象
の予備メモリセルを有する予備ビツト線がつながる前記
比較回路からの出力情報を該NOR回路の一致検出動作で
有効とさせるためのトランジスタから構成され、欠陥メ
モリセルを有するビツト線を特定するための前記記憶素
子が該欠陥メモリセルのつながるビツト線とマルチプレ
クサを切り離すことを特徴とする態様を含む冗長構成半
導体メモリである。

〔作用〕

本発明によると冗長構成半導体メモリ試験時、ワード
線につながる本体メモリセル，予備メモリセルに対して
試験情報の一括書込み，一括比較を行うことができて大
巾の試験時間の短縮が行える。

〔実施例〕

第１図は本発明の第１の実施例の構成を示している。
第１図は、同一メモリセルアレイ内のビツト線対がセン
ス回路に接続する折り返し形ビツト線構成を対象に、一
括書込みおよび一括比較の単位がワード線上の全メモリ
セルの場合の例である。また冗長回路に関しては、予備
ワード線，予備ビツト線を共に用いたロウ系とコラム系
の欠陥救済が行える回路構成を例に挙げた。なお、コラ
ム系欠陥救済に関連した制御回路はロウ系と同様に扱う
ことができるため、図からは省略した。図中、１はメモ
リセルアレイ、2a,2bはワード線、2c,2dは予備ワード
線、3a,3b,3a′,3b′は本体メモリセルで、例えばワー
ド線2aに接続されたすべての本体メモリセルを簡略化し
て２個で表している。3a″,3b″,3c,3d,3c′,3d′,3
c″,3d″は予備メモリセルで、本体メモリセル同様、簡
略化して表している。4a,4b,4a′,4b′はビツト線で、
同様に簡略化して２対で表している。ここでBL1と▲
▼,BL2と▲▼が各々ビツト線対を形成し、ダ
ミーセル（図示せず）とセンス回路７の作用により、例
えばBL1と▲▼には逆相の信号が生じる。５はロ
ウデコーダ、５′は予備ロウデコーダ、５″はロウデコ
ーダ機能停止回路、６はワードドライバ、６′は予備ワ
ードドライバ、７はセンス回路、７′は予備センス回
路、８はビツト線対対応の試験情報書込み制御ゲート、
８′は予備ビツト線対対応の試験情報書込み制御ゲー
ト、９は試験情報書込み制御線、10は試験情報書込み制
御回路、11,12は試験情報書込み線、13はラツチ回路
で、試験情報のラツチとともに、試験情報書込み線11,1
2に互いに反転した、つまり相補的な電圧レベルを持つ
た試験情報を与える。14はラツチ入力線、15はビツト線
対対応の比較回路、15′は予備ビツト線対対応の比較回
路、16は比較回路15または15′を単位として後述のNOR
回路17と電気的に切り替えるための切替制御回路、17は
複数個の比較回路15または15′の出力情報をもとにワー
ド線対応の一致検出を行うNOR回路、17′はNOR回路17の
出力ノード、18は試験情報書込み制御ゲート８と８′，
試験情報書込み制御線9,試験情報書込み線11と12,比較
回路15,15′，切替制御回路16ならびにNOR回路17から構
成される試験回路、19は比較回路15の出力ノード、19′
は比較回路15′の出力ノード、20は試験結果出力線、21
はスイツチ、22はマルチプレクサ、22′は予備マルチプ
レクサ、23はデータ線、24はデータ入力回路、25はデー
タ出力回路、26はデータ入力端子、27はデータ出力端子
である。またNOR回路17内のφ_ｐはプリチヤージクロツ
ク、V_ccは電源である。▲▼，▲▼は半導
体メモリのロウおよびコラム系の基本クロツク、▲
▼は書込み制御クロツク、TE0〜TE3は試験モード設定信
号である。

このような構成において、試験情報書込み制御ゲート
８と８′、試験情報書込み制御線９、試験情報書込み制
御回路10、試験情報書込み線11と12、ラツチ回路13など
は一括書込回路を構成し、試験情報書込み制御線９、試
験情報書込み制御回路10、試験情報書込み線11と12、ラ
ツチ回路13、比較回路15と15′、切替制御回路16、NOR
回路17などは一括比較回路を構成する。なお、NOR回路1
7の変形例は別途提案しておる「検出回路（特願昭61−2
47642）」に記載されている。また試験モード設定信号
発生回路28は例えば前記電子デバイス技術合同協議会
（JEDEC）で決定されたRAS,CAS,WEの遷移タイミングを
検出する回路で、公知の構成で実現できる。また第１図
のようにデータ入出力が分離された回路構成では試験情
報のラツチは必ずしも行わなくても良い。従つてラツチ
回路13を省略した構成も本発明の範疇に属する。またさ
らに第１図における試験情報書込み制御ゲート８と
８′、試験情報書込み制御線９および試験情報書込み線
11と12は図中の構成に限定されない。従つて例えば第１
図における試験情報書込み線11と12を１本にまとめ、代
わりに試験情報書込み制御線９を２本とし、かつ試験情
報書込み制御ゲート８と８′内のそれぞれ２個のトラン
ジスタをこの２本の試験情報書込み制御線９で別々に制
御してもよい。

第２図は第１の実施例による試験の１例のフローチヤ
ートを示している。図中、周辺回路は上記一括書込回路
と一括比較回路から構成される試験回路およびメモリセ
ルアレイを除いた回路部分を意味する。このフローチヤ
ートは以下に述べる２点の特徴を持つている。第１点
は、試験の順序である。こフローチヤートは、欠陥救済
不可能なチツプを早期に検出すること、また不良個所の
分布，つまりフエイルビツトマツプを早期に作成するこ
とを主眼としている。そのためメモリセルアレイの試験
では、第１図に示した試験回路を用いてワード線対応の
一括試験を行い、その試験結果より不良ビツトの存在が
判明したワード線のみを対象に通常の１ビツト毎の試験
を実行して不良ビツト分布の情報を得る。しかし周辺回
路の不良などによりビツト線上の本体メモリ全体が不良
と検出されると、メモリセルアレイ内の全ワード線を対
象に１ビツト毎の試験を行う必要が生じ、試験時間の短
縮が十分に図れない。従つて最初に周辺回路の試験フロ
ーを行つて上記ビツト線不良を検出し、同一フロー内で
予備ビツト線への置換を行う。その後、試験回路の試験
フローに移つて試験回路の機能正常のチエツクを行い、
引き続きメモリセルアレイの試験フローに移る。第２図
に示したフローチヤートの２番目の特徴は、周辺回路ま
たは試験回路の試験において欠陥救済不可能と判定され
た場合、次のフローである試験回路以後またはメモリセ
ルアレイの試験を行わず、すべての試験を取り止めるこ
とである。

第３図は第１の実施例による周辺回路の試験で対象と
する複数の本体メモリセル列の一例を示している。図
中、斜線部の本体メモリセル列を試験対象とすることに
より、周辺回路の試験時間が短縮できる。

第４図は第２図で示す試験の試験モード設定信号発生
回路ならびに試験のタイミング図である。図において28
〜31は信号発生回路である。第２図のフローチヤートに
従つてすべての試験を実行した場合の、試験モード設定
信号TE0〜TE3,書込み制御クロツク▲▼と、ラツチ
入力線14,試験結果出力線20,データ線23のレベル確定の
関係を示した。図中、斜線部が各ラインのレベルが任意
で良い期間を表す。一方、斜線を除く部分は各ラインの
レベル確定の期間を表わす。なお第４図に示した例では
書込み制御クロツク▲▼を１サイクル毎に変化さ
せ、試験情報の書込み，読出しを交互に行つているが、
本発明はこの順序に限定されない。従つて試験情報の書
込みをまず全ワード線分行つた後に読出し動作に移つて
も良い。また図中、周辺回路の試験開始時期を試験モー
ド設定信号TE0で規定しているが、このTE0は必ずしも設
ける必要はない。周辺回路の試験では後に記述するよう
に、通常の書込み，読出し動作と同様、データ線23,マ
ルチプレクサ22を介して試験情報の書込み，読出しを行
うからである。また試験モードの設定および解除に対す
る▲▼，▲▼，▲▼の遷移タイミング
は例えば「4Mも1Mも同じパツケージに入れ、テスト・モ
ードの導入も」日経マイクロデバイス別冊No.1（1987年
５月,pp73〜80）に記載されており、その引例を第５図
に示す。なお、第４図ａ中の試験モード設定信号発生回
路28〜31は第５図に示した▲▼，▲▼，▲
▼の遷移タイミングで試験モードを検出した後に試
験モード設定信号TE0〜TE3を「Ｈ」レベルにラツチする
構成を採る。従つて、試験モード検出後、上記クロツク
タイミングを任意に設定しても試験モード設定信号TE0
〜TE3は「Ｈ」レベルに保持される。

次に第１の実施例による試験の一例を第１図〜第４図
を用いて説明する。まず第３図に示した本体メモリセル
列を対象に、周辺回路の試験を行う。具体的には第１図
中のデータ入力端子26に試験情報を印加する。試験情報
はデータ入力回路24,スイツチ21,データ線23,マルチプ
レクサ22を介してロウデコーダ５とコラムデコーダ（図
示せず）で選ばれた唯一の本体メモリセルに書込まれ
る。一方、書込まれた試験情報はマルチプレクサ22,デ
ータ線23,スイツチ21,データ出力回路25を介してデータ
出力端子27に読出される。この読出し情報は外部のテス
タに転送され、テスタ側で期待値情報と比較される。以
上の操作を本体メモリセル列内で本体メモリセルを順次
シフトして繰り返す。周辺回路の試験では、試験情報は
ラツチ入力線14,試験結果出力線20を伝達しない。ここ
でテスタが予備ライン数以上のロウおよびコラムの番地
が異なる不良ビツトを検出した場合、この冗長構成半導
体メモリは不良品と判定され、一連の試験フローから除
外される。また予備ラインへの置換により欠陥救済が可
能で、再試験によつて不良ビツトを含まないワード線が
得られた場合、再度▲▼，▲▼，▲▼
の遷移タイミングを試験モードに設定し、試験モード設
定信号TE1を発生させて試験回路の試験フローに移る。T
E1によりスイツチ21はデータ入力回路24,データ出力回
路25とラツチ入力線14,試験結果出力線20が接続するよ
うに切り替わる。まず試験情報はラツチ入力線14,ラツ
チ回路13,試験情報書込み線11と12,試験情報書込み制御
ゲート８と８′を介して、上記周辺回路の試験で対象と
した１本のワード線上のすべての本体メモリセル，予備
メモリセルに一括して書込まれる。一方、書込まれた試
験情報は、ラツチ入力線14,ラツチ回路13,試験情報書込
み線11と12を介して比較回路15と15′に入力された期待
値情報と一括して比較される。周辺回路の試験により予
備ビツト線への置換が行われた場合、切替制御回路16
は、不良ビツト線につながる比較回路15とNOR回路17の
電気的接続をしや断する。NOR回路17はすべての比較結
果を受けて一括して不良検出を行う。試験結果は試験結
果出力線20,スイツチ21,データ出力回路25を介してデー
タ出力端子27に読出される。この試験結果はテスタに転
送され、テスタ側でその電圧レベルが検出される。ここ
で試験回路不良ありと判定された場合、この冗長構成半
導体メモリは一連の試験フローから除外される。逆に不
良なしと判定された場合、再度▲▼，▲
▼，▲▼の遷移タイミングを試験モードに設定し、
試験モード設定信号TE2を発生させて、試験回路に対す
る次の試験フローに移る。TE2によりスイツチ21はデー
タ入力回路24,データ出力回路25とデータ線23,試験結果
出力線20が接続するように切り替わる。上記試験フロー
で一括して書込んだ試験情報の反転情報が、データ線2
3,マルチプレクサ22,予備マルチプレクサ22′を介し
て、コラムデコーダ（図示せず）で選択された上記１本
のワード線上の本体メモリセルまたは予備メモリセルの
１ビツトに書込まれる。一方、上記試験フローと同様に
NOR回路17で不良検出が行われた試験結果はテスタに転
送され、テスタ側でその電圧レベルが検出される。反転
情報を書込む本体メモリセルまたは予備メモリセルをワ
ード線上で順次シフトさせて、以上の操作を繰り返す。
ここで試験回路の機能不良により不良ビツトの検出結果
が出力されない場合、この冗長構成半導体メモリは一連
の試験フローから除外される。逆に不良ビツトの検出結
果を出力した場合、再度▲▼，▲▼，▲
▼の遷移タイミングを試験モードに設定し、試験モー
ド設定信号TE3を発生させて、メモリセルアレイの試験
フローに移る。TE3によりスイツチ21はデータ入力回路2
4,データ出力回路25とラツチ入力線14,試験結果出力線2
0が接続するように切り替わる。まず試験情報はラツチ
入力線14,ラツチ回路13,試験情報書込み線11と12,試験
情報書込み制御ゲート８と８′を介して、ロウデコーダ
５で選択されたワード線上のすべての本体メモリセル，
予備メモリセルに一括して書込まれる。一方、書込まれ
た試験情報は、ラツチ入力線14,ラツチ回路13,試験情報
書込み線11と12を介して比較回路15と15′に入力された
期待値情報と一括して比較される。周辺回路の試験によ
り予備ビツト線への置換が行われた場合、切替制御回路
16は、不良ビツト線につながる比較回路15とNOR回路17
の電気的接続をしや断する。NOR回路17はすべての比較
結果を受けて一括して不良検出を行う。試験結果は試験
結果出力線20,スイツチ21,データ出力回路25を介してデ
ータ出力端子27に読出される。この試験結果はテスタに
転送され、テスタ側でその電圧レベルが検出される。ワ
ード線を順次シフトさせて、以上の操作を繰り返す。こ
こでテスタが未使用の予備ラインによる欠陥救済が不可
能であると判定した場合、この冗長構成半導体メモリは
不良品となる。一方、予備ラインへの置換により欠陥救
済が可能で、再試験によつて不良ビツトなしと判定した
場合、この冗長構成半導体メモリは良品となる。以上の
一連の試験は第５図で示した▲▼，▲▼，
▲▼の遷移タイミングで解除される。

第６図は第１の実施例によるメモリセルアレイの詳細
な試験に関するタイミング図を示している。図中の数字
などは第１図に準じている。

次に第１の実施例によるメモリセルアレイの試験を第
１図，第６図を用いて説明する。まず冗長回路を使用し
ない場合のワード線を単位とした試験情報の一括書込み
は以下の手順に従う。第６図（ａ），（ｃ）に示す▲
▼，▲▼が「Ｌ」レベルとなり、冗長構成半導
体メモリは書込みモードになる。次に第６図（ｄ）に示
すプリチヤージクロツクφ_ｐが「Ｌ」レベルとなり、そ
の後ロウデコーダ５を動作させて例えば唯一のワード線
2aを選択する。次に第６図（ｅ）に示すワード線駆動ク
ロツクによりワードドライバ６を動作させて選択された
ワード線2aを立ち上げる。ワード線2aにつながる本体メ
モリセル，予備メモリセルの情報がビツト線，予備ビツ
ト線上に現れた後、第６図（ｆ）に示すセンス回路駆動
クロツクを「Ｈ」レベルにしてセンス回路7,予備センス
回路７′を動作させる。ビツト線，予備ビツト線の電圧
レベル確定後、第６図（ｇ）に示すように、試験情報書
込み線11,12に試験情報を伝達させる。なお試験情報は
第６図（ｊ）に示すように、▲▼が「Ｌ」レベルの
期間にデータ入力端子26から入力されている。次に第６
図（ｈ）に示すように、試験情報書込み制御線９を
「Ｈ」レベルとし、上記試験情報に応じた電圧レベルを
ビツト線，予備ビツト線上に伝達させる。この時点でワ
ード線2aは「Ｈ」レベルを保持しており、ワード線を単
位とした試験情報の一括書込みが行なわれる。なお一括
書込み時、第６図（ｋ）に示すデータ出力端子27の電圧
レベルはハイインピーダンスである。

このようにしてワード線を2a,2bと順に選択し、試験
情報書込み線11,12に伝達させる「Ｈ」レベル，「Ｌ」
レベルを順次入れ換えることにより「MSCAN」の試験情
報が一括して書き込める。つまり第１図では、メモリセ
ル3a,3b,3a′,3b′,3a″,3b″に「Ｈ」レベルまたは
「Ｌ」レベルの試験情報が書き込まれる。またワード線
を順次選択し、試験情報書込み線11,12に伝達させる
「Ｈ」レベル，「Ｌ」レベルを２ワード線毎に入れ換え
ることにより「CHECKERBOARD」の試験情報が一括して書
き込める。つまり第１図では、メモリセル3a,3a′,3a″
に「Ｈ」レベルまたは「Ｌ」レベル、メモリセル3b,3
b′,3b″に「Ｌ」レベルまたは「Ｈ」レベルの情報が書
き込まれる。なおこの一括書込みを容易にするため、試
験情報書込み制御線９を「Ｈ」レベルとする際、センス
回路駆動クロツクを一時的に「Ｌ」レベルとし、センス
回路7,予備センス回路７′のラツチを解除してもよい。
また試験情報書込み制御線９からの電圧印加により十分
ビツト線の電圧レベルが確定する場合は必ずしもこれら
センス回路を動作させる必要はない。

次にワード線を単位とした一括比較のシーケンスにつ
いて説明する。まず第６図（ａ）に示す▲▼が
「Ｌ」レベルとなるタイミングで第６図（ｊ）に示すデ
ータ入力端子26からの期待値情報をラツチ回路13に取り
込む。この期待値情報は書込み動作時に印加した試験情
報の反転情報である。その後センス回路7,予備センス回
路７′を動作させるタイミングまでは書込み動作と同様
に行なう。次にビツト線，予備ビツト線の電圧レベル確
定後、試験情報書込み線11,12に、ラツチ回路13に取り
込まれた期待値情報を伝達させる。なおこの時、試験情
報書込み制御線９は「Ｌ」レベルに保持させておく。ま
た特にコラム系の冗長回路を使用しない場合、切替制御
回路16は比較回路15′とNOR回路17を電気的にしや断す
る。従つて、予備ビツト線4c,4d上の予備メモリセル3
a″,3b″は一括比較の対象外となる。その結果、本体メ
モリセルからの読出し情報と期待値情報とが一致した場
合、つまり本体メモリセルからの読出し情報が誤つてい
る場合、比較回路15の出力ノード19が「Ｈ」レベルとな
り、NOR回路17の出力ノード17′を「Ｌ」レベルから
「Ｈ」レベルに変化させる。従つてデータ出力端子27に
現れたこの電圧レベルの変化を観測することにより、選
択ワード線に接続された本体メモリセル全体の中のいず
れかに不良ビツトが存在していることが検出できる。こ
れを第６図（ｋ）に示す。第６図（ｋ）において、
「Ｈ」レベルは不良ビツトがある場合を示し、「Ｌ」レ
ベルは全ビツト良または書込み中の場合を示す。

次に上記試験情報と本体メモリセルからの読出し情報
とが一致する動作の具体例について説明する。以下、一
括書込みにおいて、試験情報書込み線11を介してメモリ
セル3aに「Ｈ」レベルの試験情報を書込んだ場合を例と
して説明する。この場合、一括比較では、試験情報書込
み線11に「Ｌ」レベル、12に「Ｈ」レベルが伝達され、
メモリセル3aからの読出し情報と比較される。メモリセ
ル3aからの読出し情報のレベルが誤つて「Ｌ」レベルで
あつた場合、ビツト線BL1すなわち比較回路15の上段の
トランジスタ15aのゲートが「Ｌ」レベルとなり、トラ
ンジスタ15aはオフ状態となる。この場合、ビツト線▲
▼のレベルはダミーセルとセンス回路７の作用に
より「Ｈ」レベルとなり、比較回路15の下段のトランジ
スタ15bのゲートは「Ｈ」レベルとなる。これによりト
ランジスタ15bはオン状態となり、試験情報書込み線12
から比較回路15に入力された「Ｈ」レベルが出力ノード
19に現れ、NOR回路17の出力ノード17′を「Ｌ」レベル
から「Ｈ」レベルに変化させる。ここで切替制御回路16
は比較回路15とNOR回路17を電気的に接続し、比較回路1
5′とNOR回路17を電気的にしや断している。なお、以上
の動作は試験情報書込み線11,12が書込み時において
「Ｈ」レベル，「Ｌ」レベルの場合について説明した
が、試験情報書込み線11,12が書込み時において「Ｌ」
レベル，「Ｈ」レベルの場合も同様の動作となる。

また以上述べてきた一括書込み・比較の試験方法で
は、試験情報として「MSCAN」，「CHECKERBOARD」を例
に示したが、「MARCHING」を用いた試験も可能である。
これは、すべての本体メモリセル，予備メモリセルに対
するバツクグラウンドデータの書込みおよび引き続いて
行われる読出しデータの一括比較を「MSCAN」使用時と
同様に行い、さらに試験情報書込み線11,12に伝達させ
る電圧レベルを反転させて「MSCAN」使用時と同様に一
括書込み・比較を行うシーケンスにより実現できる。た
だし本発明では、ワード線につながるこれらメモリセル
に一括して同じレベルの情報を書込むため、従来の試験
方法で検出可能であつたコラムアドレス系の不良検出が
不可能となる。従つてコラムアドレス系の不良検出に関
しては、例えばメモリセルアレイ１内の少なくとも１本
のワード線につながるこれらメモリセルを対象に、「MA
RCHING」を用いた試験を別に実施する。さらに本発明は
上記「MSCAN」から「MARCHING」といつたＮ系の試験情
報に限定されることなく、N²系,N^3/2系のいずれの試験
情報を用いても良い。また例えばＮ系の試験情報として
不良検出能力の異なる数種類の試験情報を併用しても良
い。

次に第１の実施例による一括試験を行い、欠陥メモリ
セルを含むラインが予備ラインに置換された場合につい
て説明する。冗長構成半導体メモリの試験では、予備ラ
インへの置換後、再試験を行つて不良ビツトが選択され
ないことを検査する必要がある。この再試験において、
第１の実施例を同様に用いることができる。まずロウ系
の冗長回路が使用された場合の、ワード線対応の試験情
報一括書込みについて説明する。ここでは不良ビツトが
存在するワード線2aを選択する番地が予備ロウデコーダ
５′に登録されている場合を考える。はじめに第６図
（ｄ）に示すプリチヤージクロツクφ_ｐを「Ｌ」レベル
とし、予備ロウデコーダ５′を動作させる。登録済の番
地と新たに入力されたロウアドレス情報とが一致した場
合、予備ロウデコーダ５′はロウデコーダ機能停止回路
５″を動作させてロウデコーダ５を不活性化させるとと
もに、置換対象の予備ワード線2cを選択する。次に第６
図（ｅ）に示すワード線駆動クロツクにより予備ワード
ドライバ６′を動作させて予備ワード線2cを立ち上げ
る。ここでワード線2aはロウデコーダ５が動作しないた
め、「Ｌ」レベルを保持する。予備ワード線2cにつなが
る予備メモリセルの情報がビツト線，予備ビツト線上に
現れた後、第６図（ｆ）に示すセンス回路駆動クロツク
によりセンス回路7,予備センス回路７′を動作させる。
ビツト線、予備ビツト線の電圧レベル確定後、第６図
（ｇ）に示すように、試験情報書込み線11,12に試験情
報に応じた「Ｈ」レベルまたは「Ｌ」レベルを伝達させ
る。なお試験情報は第６図（ｊ）に示すように、▲
▼が「Ｌ」レベルの期間にデータ入力端子26から入力さ
れている。次に第６図（ｈ）に示すように、試験情報書
込み制御線９を「Ｈ」レベルとし、上記試験情報に応じ
た電圧レベルをビツト線，予備ビツト線上に伝達させ
る。この時点でワード線2cは「Ｈ」レベルを保持してお
り、ワード線を単位とした試験情報の一括書込みが行な
われる。

次にロウ系の冗長回路が使用された場合の、ワード線
対応の一括比較について説明する。まず第６図（ａ）に
示す▲▼が「Ｌ」レベルとなるタイミングで第６
図（ｊ）に示すデータ入力端子26からの期待値情報をラ
ツチ回路13に取り込む。この期待値情報は書込み動作時
に印加した試験情報の反転情報である。その後センス回
路7,予備センス回路７′を動作させるタイミングまでは
書込み動作と同様に行なう。次にビツト線，予備ビツト
線の電圧レベル確定後、試験情報書込み線11,12に、ラ
ツチ回路13に取り込まれた期待値情報を伝達させる。な
おこの時、試験情報書込み制御線９は「Ｌ」レベルに保
持させておく。またロウ系の冗長回路のみを使用する場
合、切替制御回路16は比較回路15′とNOR回路17を電気
的にしや断する。従つて、予備ビツト線4c上の予備メモ
リセル3c″は一括比較の対象外となる。その結果、予備
メモリセルからの読出し情報と期待値情報とが一致した
場合、つまり予備メモリセルからの読出し情報が誤つて
いる場合、比較回路15の出力ノード19が「Ｈ」レベルと
なり、NOR回路17の出力ノード17′を「Ｌ」レベルから
「Ｈ」レベルに変化させる。従つてデータ出力端子27に
現れたこの電圧レベルの変化を観測することにより、予
備ワード線2cに接続された予備メモリセル全体の中のい
ずれかに不良ビツトが存在していることが検出できる。
これを第６図（ｋ）に示す。第６図（ｋ）において、
「Ｈ」レベルは不良ビツトがある場合を示し、「Ｌ」レ
ベルは全ビツト良または書込み中の場合を示す。なお使
用する試験情報の種類、回路構成、回路動作に関する種
々の変更は前記した冗長回路未使用時の第１の実施例に
準ずる。

次のコラム系の冗長回路が使用された場合の、ワード
線対応の試験情報の一括書込み・比較について説明す
る。ここで不良ビツトを含むビツト線を予備ビツト線に
置換する方法は、ロウ系の欠陥救済と同様に行われる。
また切替制御回路16は不良ビツトに係わる比較回路15と
NOR回路17を電気的にしや断するとともに、置換対象の
予備ビツト線がつながる比較回路15′とNOR回路17を電
気的に接続する。具体的に第１図中の予備ビツト線対4
c,4dに置換が行われ、選択ワード線が2aである場合の回
路動作について以下に説明する。まずワード線対応の試
験情報の一括書込みに関しては、前記冗長回路未使用の
場合と同様であるため省略する。ワード線対応の試験情
報の一括比較では、期待値情報のラツチなどを含め、ビ
ツト線，予備ビツト線の電圧レベル確定までは書込み動
作時と同様となる。ここで予備メモリセルからの読出し
情報と期待値情報とが一致した場合、つまり予備メモリ
セルからの読出し情報が誤つている場合、比較回路15′
の出力ノード19′が「Ｈ」レベルとなり、NOR回路17の
出力ノード17′を「Ｌ」レベルから「Ｈ」レベルに変化
させる。従つてデータ出力端子27に現れたこの電圧レベ
ルの変化を観測することにより、ワード線2aに接続され
た予備メモリセル3a″が不良ビツトであることが検出で
きる。なお使用する試験情報の種類、回路構成、回路動
作に関する種々の変更は前記した冗長回路未使用時の第
１の実施例に準ずる。さらにロウ系とコラム系の冗長回
路の併用に関しては、各系のみを使用した以上の試験方
法と同様に説明できる。

以上述べたように、第１の実施例の試験方法によれば
ワード線対応に一括書込みおよび一括比較が行えるた
め、試験時間を従来の冗長構成半導体メモリの1/nに短
縮することができる。ただし、ここでｎはワード線，予
備ワード線に接続して一括書込み、比較が行われるメモ
リセル数であり、通常500または1000以上の大きな値を
採る。

第７図は第１図における切替制御回路16の構成図を示
している。図中、四角と丸で囲まれた抵抗表示の素子R₁
〜R₄が比較回路15,15′とNOR回路17との電気的なしや断
および接続をつかさどる。例えば素子R₁とR₂は通常低抵
抗値を持ち、素子R₃とR₄は無限大に近い高抵抗値を持
つ。これらの素子は例えば多結晶シリコンなどで形成さ
れ、レーザ照射などの手段によつて互いに逆の抵抗値と
なるように変化する。コラム系の冗長回路を使用中の場
合、不良ビツトに関係した比較回路15の出力ノード19に
つながる素子R₁とR₄のみが各々上記高抵抗値と低抵抗値
を持ち、置換対象の予備ビツト線対に関係した比較回路
15′の出力ノード19′につながる素子R₁とR₃が低抵抗
値、素子R₂が高抵抗値を持つように、各素子をセツトす
る。また不良ビツトに関係しない比較回路15の出力ノー
ド19につながる素子R₁とR₄は各々、低抵抗値と高抵抗値
を持つ。再試験の結果、置換した予備ビツト線対にさら
に不良ビツトが検出された場合、素子R₁を低抵抗値から
高抵抗値を持つようにセツトし直す。またロウ系のみの
冗長回路の使用と冗長回路未使用の場合には、素子R₁と
R₂が低抵抗値、素子R₃とR₄が高抵抗値を持つようにセツ
トする。なお、この素子の形状、電気的特性および抵抗
値のセツト方法は上記に限定されない。また図中の比較
回路15′に関係する素子R₁を省いた構成も同様に本発明
の範疇に属する。

さらに第８図のNOR回路の変形例を示す構成図に示す
ように、第７図中の素子R₁をNOR回路17に内蔵しても良
い。この場合、素子R₄は省略可能である。

第９図は第７図における各素子をNOR回路17に内蔵し
た別の構成例を示す図である。この構成は狭いビツト線
ピツチ内に素子R₁〜R₄を配置させる一構成例で、これら
の素子ピツチを第７図と第８図に示した構成の２倍に緩
和できる。第１図に示したNOR回路17を多段構成とし、N
OR回路間に素子を配置した点が特徴である。各NOR回路
の入力段のレベルを一致させるために、NOR回路間にCMO
Sインバータを挿入している。第９図に示した構成で
は、コラム系の冗長回路使用時、比較回路２回路分が置
換の単位となる。また図中の前段のNOR回路に対する入
力数を増加させることで、素子ピツチはさらに緩和され
る。なお図中の素子R₁を第８図と同様に配置した構成も
本発明の範疇に属する。

第10図は第８図で示したNOR回路17の別の構成例を示
したもので、第８図中で予備ビツト線に関係する記憶素
子R₁〜R₃をトランジスタQ₁で置換した点に特徴がある。
トランジスタQ₁は置換済みの予備ビツト線対４′につな
がるNOR回路の個所を活性化させる役割を持つ。第10図
における径路切り離し用の記憶素子57は第８図で示した
記憶素子R₁と同じ性質を持つ。また、Ａはトランジスタ
Q₁の制御信号で、第25,26図に示した予備コラムデコー
ダイネーブル信号58′または複数の同信号58′のOR信号
または同信号58′と試験モード設定信号TEのAND信号が
用いられる。ここでTEは上記同時試験の期間を設定する
信号で、公知の回路により発生できる。またＦはNOR回
路17の出力情報である。

第10図において、不良ビツト線対が存在する場合、対
応する欠陥番地の予備コラムデコーダ56（第25,26図）
への登録、予備コラムデコーダイネーブル回路58（第2
5,26図）の活性化、NOR回路17内の記憶素子57の切断を
行う。その結果、NOR回路17内において、トランジスタQ
₁がオして予備ビツト線対４′につながる比較回路15′
の出力情報が有効となり、不良ビツト線対に相当する４
につながる比較回路15の出力情報が無効となる。従つ
て、予備ビツト線対４への置換による欠陥ビツト救済後
の再試験においても、選択ワード線上の全メモリセルを
対象とした同時試験が同様に実施できる。

第11図は本発明の第２の実施例の主要な構成を示した
ものである。本実施例の特徴は、第1,10図で示した試験
情報を書込む回路部分、つまり試験情報書込み線11,12
と試験情報書込み制御ゲート8,8′をメモリ本体のマル
チプレクサ22,予備マルチプレクサ22′で共用した点に
ある。図中、B,Cはマルチプレクサ22,予備マルチプレク
サ22′内で予備ビツト線対４′，ビツト線対４につなが
るトランジスタQ₂,Q₃の制御信号である。なお、第25,26
図で示したコラムデコーダ55,予備コラムデコーダ56,予
備コラムデコーダイネーブル回路58および第25図で示し
たコラムデコーダ機能停止回路59は本実施例においても
必要であるが、簡略化のため省略してある。また第11図
は第26図に示した回路構成をもとに表したもので、第25
図に示した回路構成に適用する場合にはビツト線対４に
つながる記憶素子57を省略した構成を採る。

第11図において、トランジスタQ₁の制御信号Ａは第10
図の場合と同様に、予備コラムデコーダイネーブル信号
58′（第26図参照）等が用いられる。

また、トランジスタQ₂は以下に示す２項の場合にオン
する。

（１）通常のメモリ動作時、予備メモリセルが選択状
態にあり、予備コラムデコーダ56の出力が「Ｈ」レベル
となる場合。

（２）試験時、試験情報の一括書込み状態で、かつ予
備コラムデコーダ56に欠陥番地が登録済みである場合。

従つてトランジスタQ₂の制御信号Ｂは以下の論理式で
表すことができる。

Ｂ＝▲▼・SCDout＋TE・WE・SCDenable ここでTEは試験モード設定信号、SCDoutは予備コラム
デコーダ56の出力信号、WEは書込み制御クロツク、SCDe
nableは予備コラムデコーダイネーブル信号である。

また、トランジスタQ₃は以下に示す２項の場合にオン
する。

（１）通常のメモリ動作時、コラムデコーダ55の出力
が「Ｈ」レベルとなる場合。

（２）試験時、試験情報の一括書込みの場合。

ただし、コラムデコーダ機能停止回路59を含む回路構
成の場合、上記（１）項の記載に、予備コラムデコーダ
56の出力が「Ｌ」レベルである条件を付加する必要があ
る。

従つてトランジスタQ₃の制御信号Ｃは以下の論理式で
表すことができる。

Ｃ＝▲▼・CDout＋TE・WE （コラムデコーダ機能停止回路59を含まない回路構成の
場合）Ｃ＝▲▼・CDout・▲▼＋TE・WE （同回路59を含む回路構成の場合）ここでCDoutはコラムデコーダ55の出力信号である。

本構成において、試験情報の一括書込みおよび期待値
情報との一括比較は以下の手順に分類される。

（１）予備コラムデコーダに欠陥番地が未登録（SCDe
nable＝「Ｌ」レベル）の場合：まずワード線２の選択
後、データ線に所望の試験情報を印加する。信号Ｃのみ
が「Ｈ」レベルとなるため、試験情報は全ビツト線対４
にのみ現われ、ワード線２につながる全メモリセル３に
同時に書込まれる。一方、データ読出し時には信号A,B,
Cがすべて「Ｌ」レベルとなる。従つて全ビツト線対４
に現われた読出し情報と、データ線に印加された期待値
情報（上記書込み時とは逆情報）とが比較回路15で比較
される。不良ビツト検出時、NOR回路17の出力情報Ｆは
「Ｈ」レベルに変化する。

（２）予備コラムデコーダに欠陥番地が登録済み（SC
Denable＝「Ｈ」レベル）の場合：まずワード線２の選
択後、データ線に所望の試験情報を印加する。信号A,B,
Cがすべて「Ｈ」レベルとなるため、試験情報は予備ビ
ツト線対４′および未切断の記憶素子57がつながる全ビ
ツト線対４に現われ、ワード線２につながる全メモリセ
ル3,予備メモリセル３′に同時に書込まれる。データ読
出し時には信号Ａのみが「Ｈ」レベルとなる。従つて、
未切断の記憶素子57がつながる全ビツト線対４および予
備ビツト線対４′に現われた読出し情報とデータ線に印
加された期待値情報とが比較回路15,15′で比較され
る。不良ビツト線対に関係したNOR回路17内の記憶素子5
7が切断され、かつトランジスタQ₁がオン状態にあるた
め、欠陥メモリセルを除く全メモリセル３および予備メ
モリセル３′内の不良ビツトがNOR回路17で検出され
る。

第12図は本発明の第３の実施例の主要な構成を示した
ものである。本実施例の特徴は、第２の実施例における
NOR回路17内の記憶素子57を、ビツト線対４とマルチプ
レクサ22を切り離す記憶素子57で共用した点にある。本
構成によれば、比較的大きな面積を必要とする記憶素子
数が削減でき、付加回路規模は10％以上低減可能にな
る。図中、トランジスタQ₄,Q₅はプリチヤージ時、比較
回路15,15′内のトランジスタのゲートを「Ｌ」レベル
にする役割を果す。従つて、切断済みの記憶素子57がつ
ながる不良ビツト線対に関係した比較回路15の出力ノー
ドN₁が「Ｈ」レベルに立上がらないため、NOR回路17の
誤動作を防止できる。トランジスタQ₄の制御信号Ｄはプ
リチヤージクロツクφ_ｐに相当する。またQ₅の制御信号
Ｅにはプリチヤージクロツクφ_ｐの反転信号、同反転信
号と試験モード設定信号TEとのAND信号、同反転信号と
書込み制御クロツクWEの反転信号▲▼とのAND信
号、同反転信号とTEと▲▼とのAND信号のいずれを
用いても良い。なお、上記ノードN₁の「Ｌ」レベルを保
証するため、NOR回路17内に第13図に示すトランジスタQ
₆を付加しても良い。また第12図における比較回路15,1
5′とNOR回路17の接続関係は第11図と同様な構成を採つ
ても良い。

次に、ワード線を単位としたメモリセルアレイ内の一
括試験と共に、第11,12図中のマルチプレクサ22,予備マ
ルチプレクサ22′、比較回路15,15′、NOR回路17の部分
の機能検査を行う試験の場合について考察する。ここで
機能検査は例えば以下の手順で行う。まず欠陥ビツトを
含まないメモリセルがつながるワード線１本を対象に、
マルチプレクサ22,予備マルチプレクサ22′経由で試験
情報を同時に書込み、全読出し情報と期待値情報との比
較を行う。その結果、NOR回路17の出力情報Ｆが「Ｌ」
レベルとなることを確認する。次にコラムデコーダを動
作させ、マルチプレクサ22,予備マルチプレクサ22′経
由で上記ワード線上の１ビツトのみに上記試験情報の逆
データを書込む。その後、逆データを含む全読出し情報
と期待値情報との比較を行う。その結果、上記Ｆが
「Ｈ」レベルとなり、期待値情報と異なる逆データを正
常に検出することを確認する。

以上述べてきた機能検査および一括試験を実現するた
めに、制御信号Ａは試験時の読出し状態で、予備コラム
デコーダに欠陥番地が登録済みの場合のみ「Ｈ」レベル
となる。

従つてＡの論理式は以下の通りとなる。

Ａ＝TE・▲▼・SCDenable また、制御信号Ｂは以下に示す３項の場合に「Ｈ」レ
ベルとなる。

（１）通常のメモリ動作時、予備コラムデコーダ出力
が「Ｈ」レベルの場合。

（２）上記機能検査時、試験情報の書込み状態で、予
備コラムデコーダ出力が「Ｈ」レベルの場合。

（３）試験時、試験情報の一括書込み状態で、予備コ
ラムデコーダに欠陥番地が登録済みの場合。従つてＢは
以下の論理式で表すことができる。

ここでT_CTLは上記機能検査時と試験時とを区別する制
御信号で、試験時に「Ｈ」レベルとなる。また上記機能
検査状態はTE・▲▼が「Ｈ」レベルの場合であ
る。

次に、制御信号Ｃはコラムデコーダ機能停止回路59の
有無に応じ、以下に示す３項の場合に「Ｈ」レベルを採
る。まず同回路59がない回路構成では以下の通りとな
る。

（１）通常のメモリ動作時、コラムデコーダ出力が
「Ｈ」レベルの場合。

（２）上記機能検査時、試験情報の書込み状態で、コ
ラムデコーダ出力が「Ｈ」レベルの場合。

（３）試験時、試験情報の一括書込みの場合。

また同回路59を含む回路構成では以下の通りとなる。

（１）通常のメモリ動作時、コラムデコーダ出力が
「Ｈ」レベル、かつ予備コラムデコーダ出力が「Ｌ」レ
ベルの場合。

（２）上記機能検査時、試験情報の書込み状態で、コ
ラムデコーダ出力が「Ｈ」レベル、かつ予備コラムデコ
ーダ出力が「Ｌ」レベルの場合。

（３）試験時、試験情報の一括書込みの場合。

従つてＣは以下の論理式で表すことができる。

以上述べてきた本発明の実施例によれば、欠陥ビツト
救済後の再試験も含め、ワード線，予備ワード線を単位
に試験情報の一括書込み，期待値情報との一括比較が行
えるため、従来の試験に比べて試験時間を1/nに短縮で
きる。ただし、ここでｎはワード線、予備ワード線につ
ながる試験対象のメモリセル数であり、通常500以上の
大きな値を採る。

第14図は比較回路とビツト線の接続関係を変えた構成
図を示す。図において第１図中の比較回路15とビツト線
対4a,4b、比較回路15′と予備ビツト線対4c,4dの接続関
係を変えた別の回路構成例である。この構成の特徴は比
較回路15,15′内のトランジスタのゲートに対してビツ
ト線対4a,4bまたは予備ビツト線対4c,4dを交差接続させ
た点である。この構成によると一括比較時に、書込み動
作時の試験情報と同一の（反転情報でない）電圧レベル
を試験情報書込み線11,12に伝達させることができる。
従つて、試験時に一括書込み動作と一括比較動作を意識
することなく所望の試験情報が印加できるという利点が
ある。

第15図は第１図における試験情報書込み制御回路10の
構成図を示している。図中、φ_SA（ｄ）はセンス回路駆
動クロツクの遅延信号で、試験情報書込み制御線９を
「Ｈ」レベルにするタイミングを設定している。試験モ
ード設定信号TE1〜TE3による論理は、周辺回路ならびに
試験回路の後半の試験において誤つて試験情報の一括書
込みが生じない制御を行うものである。なおメモリセル
アレイの試験などにおいて、試験情報の全ワード線分の
書込みおよび読出しの開始，終了のタイミング設定をメ
モリ内部で行うためには、試験情報書込み制御回路10に
アドレスカウンタ回路の出力情報を入力して、制御信号
に用いれば良い。

第16図は第１図におけるラツチ回路13の構成図を示し
ている。図中、TGはトランスフアゲートで、このTGおよ
びインバータ２段により情報のラツチを行う。矢印で示
した入力信号が「Ｈ」レベルの時、TGはオン状態とな
る。情報のラツチは読出し時、▲▼が「Ｈ」レベ
ルから「Ｌ」レベルになるタイミングで行われ、ラツチ
された情報はφ_SA（ｄ）′が「Ｌ」レベルから「Ｈ」レ
ベルになるタイミングで試験情報書込み線11,12に送出
される。ここでφ_SA（ｄ）′はセンス回路駆動クロツク
の遅延信号で、上記φ_SA（ｄ）より遅延量が少なく設定
される。

第17図は第１図におけるスイツチ21の構成図を示して
いる。図中、TGはトランスフアーゲートで、矢印で示し
た入力信号が「Ｈ」レベルの時にオン状態となる。

第18図は第１図におけるデータ入力回路24の構成図を
示している。試験回路およびメモリセルアレイの試験に
おいて、読出し時にデータ入力端子26からの期待値情報
が取り込める構成を採る。

第19図は本発明の第４の実施例の構成を示すブロツク
図である。第19図は、入出力端子共通方式（I/0 COMMO
N）を採る半導体メモリへの適用例を示したもので、デ
ータ入出力回路の周辺部分のみを抜粋している。ここで
図示されていないメモリセルアレイ，試験回路，ラツチ
回路などは第１図に示した回路系を用いることができ
る。図中、32はスイツチ、33はデータ入出力回路、34は
データ入出力端子である。また第４の実施例によりすべ
ての試験を実行した場合の、試験モード設定信号，書込
み制御クロツクとラツチ入力線14,試験結果出力線20,デ
ータ線23のレベル確定の関係は第４図に示したタイミン
グチヤートと同じである。

第20図は第４の実施例によるメモリセルアレイの試験
に着目したタイミング図を示している。第６図に示した
タイミングチヤート中のデータ入力端子26,データ出力
端子27をデータ入出力端子34で置き換えたものである。
図中の数字などは第１図，第19図に準じている。

次に第１図，第19図，第20図を用いて、第４の実施例
によるメモリセルアレイの試験のうち、ワード線を単位
とした一括比較のシーケンスについて説明する。まず第
20図（ａ）に示す▲▼が「Ｌ」レベルとなるタイ
ミングで第20図（ｊ）に示すデータ入出力端子34からの
期待値情報をラツチ回路13に取り込む。データ入出力回
路33は、この期待値情報取り込み後にラツチ入力線14を
フローテイング状態にする。ビツト線，予備ビツト線の
電圧レベル確定後、試験情報書込み線11,12に、ラツチ
回路13に取り込まれた期待値情報を伝達させる。なおこ
の時、試験情報書込み制御線９は「Ｌ」レベルに保持さ
せておく。その結果、本体メモリセルまたは予備メモリ
セルからの読出し情報が誤つている場合、比較回路15の
出力ノード19または比較回路15′の出力ノード19′が
「Ｈ」レベルとなり、NOR回路17′の出力ノード17′を
「Ｌ」レベルから「Ｈ」レベルに変化させる。従つてス
イツチ32を介してデータ入出力端子34に現れたこの電圧
レベルの変化を観測することにより、選択ワード線に接
続された本体メモリセルまたは予備メモリセル全体の中
のいずれかに不良ビツトが存在していることが検出でき
る。具体的には第20図（ｊ）において、「Ｈ」レベルは
不良ビツトがある場合、「Ｌ」レベルは全ビツト良また
は書込み中の場合を示す。なお一括書込みのシーケンス
については前記第１の実施例と同様に説明できるため省
略する。

第21図は第19図におけるスイッチ32の構成図を示して
いる。図中、TGはトランスフアゲートで、矢印で示した
入力信号が「Ｈ」レベルの時にオン状態となる。

第22図は第19図におけるデータ入出力回路33の構成図
を示している。図中、▲▼（ｄ）は▲▼の
遅延信号であり、ラツチ回路13への期待値情報取り込み
後にラツチ入力線14をフローテイング状態とする役割を
果たす。35はPMOSトランジスタ、36はNMOSトランジスタ
であり、▲▼，▲▼（ｄ）などを入力とする
NAND回路,NOR回路の出力によつて、上記ラツチ入力線14
のフローテイング，試験情報読出し時における信号線37
のフローテイング，試験情報書込み時における信号線38
のフローテイングを実現する役割を果たす。

なお本発明の実施例はすべてワード線を単位とした試
験情報の一括書込み・比較の方法について採り上げた
が、例えば複数のワード線，予備ワード線をまとめて多
重選択させて、数回の書込み動作でメモリセルアレイ内
のすべての本体メモリセル，予備メモリセルに試験情報
を書込むことも可能である。従つて本発明は試験情報の
一括書込み・比較の単位がワード線１本には限定されな
い。１本または複数本のワード線，予備ワード線を単位
としても良く、またワード線，予備ワード線の一部分を
単位としても良い。従つて、メモリセルアレイ内で多分
割されたワード線，予備ワード線を単位に一括試験を行
つても良い。

以上述べてきた実施例では、試験情報の書込みと読出
し、比較とをワード線毎に繰り返して行う場合を採り上
げたが、試験情報の種類に応じて、書込みをまず全ワー
ド線に対して行つた後に読出し、比較を順次ワード線毎
に行つても良い。また周辺回路，試験回路およびメモリ
セルアレイの３つの部分に分けて試験を行う方法につい
て説明してきたが、本発明の範疇には周辺回路とその他
の回路の２つの部分に分けて試験を行う方法も含まれ
る。さらにメモリセルアレイ構成として折り返し形ビツ
ト線構成を採り上げたが、本発明はこのメモリセルアレ
イ構成に限定されない。センス回路，予備センス回路を
挾んで異なつたメモリセルアレイ内のビツト線，予備ビ
ツト線でビツト線対，予備ビツト線対を形成するオープ
ンビツト線構成に対しても本発明は同様に適用できる。

第23図はオープンビツト線構成を採る冗長構成半導体
メモリにおける試験回路の構成図を示しており、センス
回路を挾んだ片側のメモリセルアレイに関係した主要部
のみを表したものである。図中、8a,8bはビツト線，予
備ビツト線対応の試験情報書込み制御ゲート、15a,15c
はビツト線，予備ビツト線に関係した比較回路を論理表
現したもので、第１図における比較回路15内のトランジ
スタ15aを用いた形式の一構成例である。17aは回路構成
に修正が施されたNOR回路で、出力結果の電圧レベルを
早期に確定させるため、出力線39を複数本設けてOR回路
40でまとめて出力する構成となつている。17a′はNOR回
路17aの出力ノードである。その他の数字は第１図に準
じている。また第１図中のワードドライバ、センス回路
などは省略している。本試験回路18′による試験情報の
一括書込みおよび一括比較は第１の実施例と同様であ
る。ただし試験情報は「MSCAN」に限定される。

第24図は試験情報書込み線を２本設けた変形した試験
回路の構成図である。本構成を採ることにより、第１の
実施例と同様に「CHECKERBOARD」，「MARCHING」の試験
情報も使用できる。ここで「MSCAN」の一括書込みは、
試験情報書込み線11,12に印加した同一の電圧レベルを
本体ワード線，予備ワード線の順次選択に関係なく固定
することにより実現できる。また「CHECKERBOARD」の一
括書込みは、試験情報書込み線11,12に印加した異なる
電圧レベルを本体ワード線，予備ワード線の順次選択と
共に交互に入れ換えることにより実現できる。「MARCHI
NG」に関しては、まず全メモリセルに対するバツクグラ
ウンドデータの一括書込みを「MSCAN」の場合と同様に
実施する。次に例えば第24図において、ワード線2a上の
本体メモリセル，予備メモリセルからの読出し情報と期
待値情報との一括比較を行う。その後、試験情報書込み
線11,12に互いに異なる電圧レベルを印加して同一ワー
ド線2a上の本体メモリセル，予備メモリセルに一括書込
みを行い、同様に一括比較を実施する。次にバツクグラ
ウンドデータと逆の電圧レベルを試験情報書込み線11,1
2に同時に印加して同一ワード線2a上の本体メモリセ
ル，予備メモリセルに一括書込みを行い、同様に一括比
較を実施する。

以上の操作をワード線2b以降、順次行うことによりワ
ード線を単位とした「MARCHING」が実現できる。このよ
うにオープンビツト線構成を対象とした場合、試験情報
の種類に応じて試験情報書込み線11,12に印加する電圧
レベルが同じ場合と異なる場合が存在する。そのため、
第16図に示したラツチ回路13は異なる電圧レベルのみな
らず同一レベルを出力するように構成を変更する。

さらに本発明はビツト線や予備ビツト線の階層化，セ
ンス回路や予備センス回路のメモリセルアレイ両側への
分散配置などを行つた超大容量の冗長構成半導体メモリ
用の高密度メモリセルアレイ構成に対しても同様に適用
できる。第23図，第24図で示したオープンビツト線構成
における変形例や高密度メモリセルアレイ構成を対象と
した試験情報の一括書込み・比較方法の概要について
は、超大容量の半導体メモリを対象とした別途提案した
発明「半導体メモリ（特願昭61−247641）」が参考にな
る。また本発明は冗長構成半導体メモリとしてダイナミ
ツクRAMに限定されることなく、スタテイツクRAM,ROMな
どへも全く同様に適用できることは言うまでもない。

尚以上の構成図は、各機能を行う回路の１例を示した
ものであり、同一機能を行う変形回路があることは云う
までもない。

〔発明の効果〕

以上説明したように本発明は、選択されたワード線，
予備ワード線に接続された本体メモリセル，予備メモリ
セルに一括して通常のデータ入出力用の外部端子から
「０」または「１」の試験情報を書込み、上記選択され
たワード線，予備ワード線に接続された本体メモリセ
ル，予備メモリセルに書込まれた試験情報と通常のデー
タ入出力用の外部端子から印加された「０」または
「１」の期待値情報との比較を一括して行うことによ
り、書込み・比較の時間を大幅に短縮することができる
ので、試験モード設定用に新たに外部端子を増設するこ
となく、さらに試験時間の大幅な短縮が可能な冗長構成
半導体メモリを実現できる効果がある。

また複数のワード線，予備ワード線を多重選択させる
ことにすれば、１回または数回の書込み動作で試験情報
を全メモリセルに書込むことができるので、上記と同様
の効果を奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成図、第２図は本発明の第１の実施例による試験フローチヤー
ト、第３図は本発明の第１の実施例による周辺回路の試験で
対象とするメモリセル列の図、第４図は第２図の試験モード設定信号発生回路図ならび
にタイミング図、第５図は試験モードの設定，解除に関する従来のクロツ
ク遷移タイミング図、第６図は本発明の第１の実施例によるメモリセルアレイ
の試験に関するタイミング図、第７図は第１図における切替制御回路の構成図、第８図は第１図におけるNOR回路の変形例を示す構成
図、第９図は第８図におけるNOR回路の別の変形例を示す構
成図、第10図は第８図におけるNOR回路のさらに別の変形例を
示す回路図、第11図は本発明の第２の実施例を示す回路図、第12図は本発明の第３の実施例を示す回路図、第13図は第12図におけるNOR回路の変形例を示す回路
図、第14図は第１図における比較回路とビツト線の接続関係
を変えた別の構成図、第15図は第１図における試験情報書込み制御回路の構成
例を示す構成図、第16図は第１図におけるラツチ回路の構成例を示す構成
図、第17図は第１図におけるスイツチの構成例を示す構成
図、第18図は第１図におけるデータ入力回路の構成例を示す
構成図、第19図は本発明の第４の実施例のブロツク図、第20図は本発明の第４の実施例によるメモリセルアレイ
の試験に関するタイミング図、第21図は第19図におけるスイツチの構成例を示す構成
図、第22図は第19図におけるデータ入出力回路の構成例を示
す構成図、第23図はオープンビツト線構成を採る冗長構成半導体メ
モリに本発明の試験回路を適用した構成を示した図、第24図は第23図における変形した試験回路の構成図、第25図は従来のアドレス比較回路方式を採る冗長構成半
導体メモリの構成図、第26図は従来のデコーダ制御回路方式を採る冗長構成半
導体メモリの構成図、第27図は半導体メモリのブロツク構成図である。１……メモリセルアレイ 2a,2b……ワード線 2c,2d……予備ワード線 3a,3b,3a′,3b′……メモリセル 3a″,3b″,3c,3d,3c′,3d′,3c″,3d″……予備メモリ
セル 4a,4b,4a′,4b′……ビツト線 4c,4d……予備ビツト線５……ロウデコーダ５′……予備ロウデコーダ５″……ロウデコーダ機能停止回路６……ワードドライバ６′……予備ワードドライバ７……センス回路７′……予備センス回路 8,8′,8a,8c……試験情報書込み制御ゲート９……試験情報書込み制御線 10……試験情報書込み制御回路 11,12……試験情報書込み線 13……ラツチ回路 14……ラツチ入力線 15,15′,15a,15c……比較回路 16……切替制御回路 17,17a……NOR回路 18,18′……試験回路 19,19′……比較回路15,15′の出力ノード 20……試験結果出力線 21……スイツチ 22……マルチプレクサ 22′……予備マルチプレクサ 23……データ線 24……データ入力回路 25……データ出力回路 26……データ入力端子 27……データ出力端子 28〜31……試験モード設定信号発生回路 32……スイツチ 33……データ入出力回路 34……データ入出力端子 35……PMOSトランジスタ 36……NMOSトランジスタ 37,38……信号線 39……出力線 40……OR回路 41……アドレス線 55……コラムデコーダ 56……予備コラムデコーダ 57……記憶素子 58……予備コラムデコーダイネーブル回路 58′……予備コラムデコーダイネーブル信号 59……コラムデコーダ機能停止回路 60……論理回路 61……切替回路 62……マルチプレクサ

Claims

(57)【特許請求の範囲】

【請求項１】情報を記憶するための本体メモリセルの複
数個ならびに欠陥救済用の予備メモリセルの複数個をマ
トリクツス状に配置してメモリセルアレイを構成し、該
本体メモリセルに情報のやりとりを行うビツト線の複数
本と該本体メモリセルを選択するワード線の複数本とを
備え、かつ該予備メモリセルの情報のやりとりを行う予
備ビツト線の少なくとも１本かまたは該予備ビツト線と
予備ワード線の両方を備え、複数個の該本体メモリセル
内に存在する欠陥メモリセルの番地を該予備メモリセル
の番地に置換する回路を備え、コラム系基本クロツクCA
S及び書込み制御クロツクWEの活性化タイミングがロウ
系基本クロツクRASの活性化タイミングより早いことを
検出して試験モードの設定信号を発生する回路を備え、
データの書込みと読出しを制御するマルチプレクサとを
備えた冗長構成半導体メモリにおいて、前記試験モードの設定信号をもとに他の試験モードの設
定信号を発生する回路と、選択されたワード線に接続された前記本体メモリセルと
前記予備メモリセル、または選択された前記予備ワード
線に接続された該予備メモリセルに一括して外部端子か
ら「０」または「１」の試験情報を書込む一括書込回路
と、前記選択されたワード線に接続された前記本体メモリセ
ルと前記予備メモリセルからの読出し情報または前記選
択された予備ワード線に接続された該予備メモリセルか
らの読出し情報と、外部端子から印加された「０」また
は「１」の期待値情報との比較を行う比較回路と、複数個の前記比較回路の出力情報をもとにワード線単位
での前記読出し情報と前記期待値情報との一致検出を一
括して行うNOR回路と、冗長構成半導体メモリ内のデータ入力回路およびデータ
出力回路から前記マルチプレクサへのデータ線または前
記一括書込回路または前記比較回路へのデータ線を切り
替えるスイツチと、欠陥メモリセルを有するビツト線がつながる前記比較回
路を前記NOR回路から切り離すと共に、置換された該予
備メモリセルを有する予備ビツト線がつながる前記比較
回路を前記NOR回路と接続する切替制御回路とを備えた
ことを特徴とする冗長構成半導体メモリ。
【請求項２】前記期待値を前記冗長構成半導体メモリ内
にラツチする回路と、前記冗長構成半導体メモリ内のデータ入出力回路から前
記マルチプレクサまたは前記ラツチ回路または前記一括
書込回路または前記比較回路へのデータ線を切り替える
スイツチとを備えたことを特徴とする特許請求の範囲第
１項記載の冗長構成半導体メモリ。
【請求項３】データ入出力回路が入出力共通の回路構成
からなることを特徴とする特許請求の範囲第１項記載の
冗長構成半導体メモリ。
【請求項４】前記切替制御回路が、欠陥メモリセルを有
するビツト線を特定するための記憶素子と、前記置換対
象の予備メモリセルを有する予備ビツト線を特定するた
めの記憶素子から構成されることを特徴とする特許請求
の範囲第１項記載の冗長構成半導体メモリ。
【請求項５】前記NOR回路が、欠陥メモリセルを有する
ビツト線を特定するための前記記憶素子と、前記置換対
象の予備メモリセルを有する予備ビツト線がつながる前
記比較回路からの出力情報を該NOR回路の一致検出動作
で有効とさせるためのトランジスタとから構成させるこ
とを特徴とする特許請求の範囲第１項記載の冗長構成半
導体メモリ。
【請求項６】試験情報を書込む前記一括書込回路は、デ
ータの書込みと読出しを制御するマルチプレクサから構
成されることを特徴とする特許請求の範囲第１項記載の
冗長構成半導体メモリ。
【請求項７】前記NOR回路が前記置換対象の予備メモリ
セルを有する予備ビツト線がつながる前記比較回路から
の出力情報を該NOR回路の一致検出動作で有効とさせる
ためのトランジスタから構成され、欠陥メモリセルを有
するビツト線を特定するための前記記憶素子が該欠陥メ
モリセルのつながるビツト線とマルチプレクサを切り離
すことを特徴とする特許請求の範囲第１項記載の冗長構
成半導体メモリ。