JP2002313098A - 半導体装置 - Google Patents
半導体装置Info
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- test
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 テスタを用いてユーザ用のテストモードを容
易に設定することが可能な半導体装置を提供する。 【解決手段】 半導体メモリは、データ信号Ｄ０〜Ｄ３
に基づいてテストモードＢのモード１〜ｎのうちのいず
れかのモードを選択するデコーダ１６と、データ信号Ｄ
４〜Ｄ７に基づいてテストモードＢのモード１〜ｎのう
ちのいずれかのモードを選択するデコーダ１７と、テス
トモードＡの所定のモードｍ＋１が設定されていない場
合はデコーダ１６，１７で選択されたモードを設定し、
そのモードｍ＋１が設定された場合はデコーダ１６で選
択されたモードを設定する。したがって、４つのデータ
入出力端子のみをテスタに接続してメーカー側でテスト
モードＢを設定できる。
易に設定することが可能な半導体装置を提供する。 【解決手段】 半導体メモリは、データ信号Ｄ０〜Ｄ３
に基づいてテストモードＢのモード１〜ｎのうちのいず
れかのモードを選択するデコーダ１６と、データ信号Ｄ
４〜Ｄ７に基づいてテストモードＢのモード１〜ｎのう
ちのいずれかのモードを選択するデコーダ１７と、テス
トモードＡの所定のモードｍ＋１が設定されていない場
合はデコーダ１６，１７で選択されたモードを設定し、
そのモードｍ＋１が設定された場合はデコーダ１６で選
択されたモードを設定する。したがって、４つのデータ
入出力端子のみをテスタに接続してメーカー側でテスト
モードＢを設定できる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、複数の第１テストモードと複数の第２テスト
モードとを有する半導体装置に関する。
し、特に、複数の第１テストモードと複数の第２テスト
モードとを有する半導体装置に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭ、ＳＲＡＭなどの半
導体メモリには、通常の書込／読出動作とは別の動作を
行なうためのテストモードが設けられている。テストモ
ードは、メーカー側で行なわれるテストモードＡと、ユ
ーザ側で行なわれるテストモードＢとに大別される。
導体メモリには、通常の書込／読出動作とは別の動作を
行なうためのテストモードが設けられている。テストモ
ードは、メーカー側で行なわれるテストモードＡと、ユ
ーザ側で行なわれるテストモードＢとに大別される。
【０００３】メーカー側では、１台のテスタで同時にテ
スト可能な半導体メモリの数を増やしてテストコストを
下げるため、半導体メモリのたとえば１６のデータ入出
力端子のうちの４つのデータ入出力端子のみをテスタに
接続してテストを行なっている。また、テストモードＡ
の設定は、データ入出力端子を用いずに行なわれる。
スト可能な半導体メモリの数を増やしてテストコストを
下げるため、半導体メモリのたとえば１６のデータ入出
力端子のうちの４つのデータ入出力端子のみをテスタに
接続してテストを行なっている。また、テストモードＡ
の設定は、データ入出力端子を用いずに行なわれる。
【０００４】図１２は、テストモードＡの設定方法を示
す図である。図１２において、通常の書込／読出を行な
うためのノーマルモードからテストモードＡへの移行
は、ある端子に電源電位ＶＣＣよりも十分に高いスーパ
ーＶＣＣ電位ＳＶＩＨを印加するとともに、いわゆるア
ドレスキーを入力することにより行なわれる。テストモ
ードＡには、ｍ個（ただし、ｍは２以上の整数である）
のモード１〜ｍがある。テストモードＡに移行した後、
モード１〜ｍのうちのいずれかのモードが選択され実行
される。テストモードＡからノーマルモードへの移行
は、テストモードリセットシーケンスの実行により行な
われる。
す図である。図１２において、通常の書込／読出を行な
うためのノーマルモードからテストモードＡへの移行
は、ある端子に電源電位ＶＣＣよりも十分に高いスーパ
ーＶＣＣ電位ＳＶＩＨを印加するとともに、いわゆるア
ドレスキーを入力することにより行なわれる。テストモ
ードＡには、ｍ個（ただし、ｍは２以上の整数である）
のモード１〜ｍがある。テストモードＡに移行した後、
モード１〜ｍのうちのいずれかのモードが選択され実行
される。テストモードＡからノーマルモードへの移行
は、テストモードリセットシーケンスの実行により行な
われる。
【０００５】一方、ユーザ側では、１６のデータ入出力
端子のすべてをたとえばメモリコントローラに接続した
通常の使用状態でテストモードが設定される。また、ユ
ーザ側に、スーパーＶＣＣ電位ＳＶＩＨ用の電源を別途
求めることは困難である。そこで、テストモードＢの設
定は、データ入出力端子をも用いて行なわれる。
端子のすべてをたとえばメモリコントローラに接続した
通常の使用状態でテストモードが設定される。また、ユ
ーザ側に、スーパーＶＣＣ電位ＳＶＩＨ用の電源を別途
求めることは困難である。そこで、テストモードＢの設
定は、データ入出力端子をも用いて行なわれる。
【０００６】図１３は、テストモードＢの設定方法を示
す図である。図１３において、ノーマルモードからテス
トモードＢへの移行は、アドレスキーを入力することに
より行なわれる。テストモードＢには、ｎ個（ただし、
ｎは２以上の整数である）のモード１〜ｎがある。テス
トモードＢに移行した後、アドレスキーに加え８つのデ
ータ入出力端子をも使用してモード１〜ｎのうちのいず
れかのモードが選択され実行される。テストモードＢか
らノーマルモードへの移行は、テストモードリセットシ
ーケンスの実行により行なわれる。
す図である。図１３において、ノーマルモードからテス
トモードＢへの移行は、アドレスキーを入力することに
より行なわれる。テストモードＢには、ｎ個（ただし、
ｎは２以上の整数である）のモード１〜ｎがある。テス
トモードＢに移行した後、アドレスキーに加え８つのデ
ータ入出力端子をも使用してモード１〜ｎのうちのいず
れかのモードが選択され実行される。テストモードＢか
らノーマルモードへの移行は、テストモードリセットシ
ーケンスの実行により行なわれる。
【０００７】
【発明が解決しようとする課題】しかし、従来のテスト
モードＡ，Ｂの設定方法では、メーカー側では半導体メ
モリの１６のデータ入出力端子のうちの４つのデータ入
出力端子のみをテスタに接続してテストを行なっていた
ので、８つのデータ入出力端子を用いるテストモードＢ
の設定を行なうことはできないという問題があった。
モードＡ，Ｂの設定方法では、メーカー側では半導体メ
モリの１６のデータ入出力端子のうちの４つのデータ入
出力端子のみをテスタに接続してテストを行なっていた
ので、８つのデータ入出力端子を用いるテストモードＢ
の設定を行なうことはできないという問題があった。
【０００８】それゆえに、この発明の主たる目的は、テ
スタを用いてユーザ用のテストモードを容易に設定する
ことが可能な半導体装置を提供することである。
スタを用いてユーザ用のテストモードを容易に設定する
ことが可能な半導体装置を提供することである。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、複数の第１信号端子と複数の第２信号端子と複数
の第３信号端子とを介して与えられる信号に従って所定
の動作を行なう半導体装置であって、複数の第１信号端
子を介して与えられる信号に従って複数の第１テストモ
ードのうちのいずれかの第１テストモードを選択する第
１の選択回路と、複数の第２信号端子を介して与えられ
る信号に従って複数の第２テストモードのうちのいずれ
かの第２テストモードを選択する第２の選択回路と、複
数の第３信号端子を介して与えられる信号に従って複数
の第２テストモードのうちのいずれかの第２テストモー
ドを選択する第３の選択回路と、制御信号が第１のレベ
ルの場合は、第２の選択回路で選択され、かつ第３の選
択回路によって選択された第２テストモードを選択し、
制御信号が第２のレベルの場合は、第２の選択回路によ
って選択された第２テストモードを選択する第４の選択
回路と、第１の選択回路によって選択された第１テスト
モードと第４の選択回路によって選択された第２テスト
モードとを実行するテストモード実行回路とを備えたも
のである。
置は、複数の第１信号端子と複数の第２信号端子と複数
の第３信号端子とを介して与えられる信号に従って所定
の動作を行なう半導体装置であって、複数の第１信号端
子を介して与えられる信号に従って複数の第１テストモ
ードのうちのいずれかの第１テストモードを選択する第
１の選択回路と、複数の第２信号端子を介して与えられ
る信号に従って複数の第２テストモードのうちのいずれ
かの第２テストモードを選択する第２の選択回路と、複
数の第３信号端子を介して与えられる信号に従って複数
の第２テストモードのうちのいずれかの第２テストモー
ドを選択する第３の選択回路と、制御信号が第１のレベ
ルの場合は、第２の選択回路で選択され、かつ第３の選
択回路によって選択された第２テストモードを選択し、
制御信号が第２のレベルの場合は、第２の選択回路によ
って選択された第２テストモードを選択する第４の選択
回路と、第１の選択回路によって選択された第１テスト
モードと第４の選択回路によって選択された第２テスト
モードとを実行するテストモード実行回路とを備えたも
のである。
【００１０】好ましくは、第１の選択回路は、複数の第
１テストモードのうちの予め定められた第１テストモー
ドを選択した場合は制御信号を第２のレベルにし、予め
定められた第１テストモード以外の第１テストモードを
選択した場合は制御信号を第１のレベルにする。
１テストモードのうちの予め定められた第１テストモー
ドを選択した場合は制御信号を第２のレベルにし、予め
定められた第１テストモード以外の第１テストモードを
選択した場合は制御信号を第１のレベルにする。
【００１１】また好ましくは、さらに、制御信号を入力
するための第４信号端子が設けられる。
するための第４信号端子が設けられる。
【００１２】また好ましくは、さらに、複数の第１信号
端子を介して予め定められた第１の信号が与えられたこ
とに応じて第１の活性化信号を活性化レベルにする第１
の信号発生回路と、複数の第１信号端子を介して予め定
められた第２の信号が与えられたことに応じて第２の活
性化信号を活性化レベルにする第２の信号発生回路とが
設けられ、第１の選択回路は、第１の活性化信号が活性
化レベルにされたことに応じて活性化され、第２および
第３の選択回路は、第２の活性化信号が活性化レベルに
されたことに応じて活性化される。
端子を介して予め定められた第１の信号が与えられたこ
とに応じて第１の活性化信号を活性化レベルにする第１
の信号発生回路と、複数の第１信号端子を介して予め定
められた第２の信号が与えられたことに応じて第２の活
性化信号を活性化レベルにする第２の信号発生回路とが
設けられ、第１の選択回路は、第１の活性化信号が活性
化レベルにされたことに応じて活性化され、第２および
第３の選択回路は、第２の活性化信号が活性化レベルに
されたことに応じて活性化される。
【００１３】また好ましくは、さらに、複数の第２テス
トモードのうちのいずれかの第２テストモードが選択さ
れたことに応じて第１の信号発生回路をリセットし、第
１の活性化信号を非活性化レベルにさせるリセット回路
が設けられる。
トモードのうちのいずれかの第２テストモードが選択さ
れたことに応じて第１の信号発生回路をリセットし、第
１の活性化信号を非活性化レベルにさせるリセット回路
が設けられる。
【００１４】また好ましくは、リセット回路は、制御信
号が第２のレベルの場合は第１の信号発生回路をリセッ
トしない。
号が第２のレベルの場合は第１の信号発生回路をリセッ
トしない。
【００１５】また好ましくは、半導体装置は半導体記憶
装置であり、半導体記憶装置は、それぞれに固有のアド
レス信号が予め割当てられた複数のメモリ回路と、複数
の第１信号端子を介して与えられたアドレス信号に従っ
て、複数のメモリ回路のうちのいずれかのメモリ回路を
選択するデコーダと、複数の第２信号端子および複数の
第３信号端子とデコーダによって選択されたメモリ回路
との間でデータ信号の授受を行なうデータ入出力回路と
を備える。
装置であり、半導体記憶装置は、それぞれに固有のアド
レス信号が予め割当てられた複数のメモリ回路と、複数
の第１信号端子を介して与えられたアドレス信号に従っ
て、複数のメモリ回路のうちのいずれかのメモリ回路を
選択するデコーダと、複数の第２信号端子および複数の
第３信号端子とデコーダによって選択されたメモリ回路
との間でデータ信号の授受を行なうデータ入出力回路と
を備える。
【００１６】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による半導体メモリの全体構成を示す
ブロック図である。図１において、この半導体メモリ
は、クロック発生回路１、列アドレスバッファ２、行ア
ドレスバッファ３、列デコーダ４、行デコーダ５、メモ
リアレイ６、センスアンプ＋入出力制御回路７、入力バ
ッファ８，９、および出力バッファ１０，１１を備え
る。クロック発生回路１は、外部から与えられるチップ
イネーブル信号／ＣＥ、出力許可信号／ＯＥ、入力許可
信号／ＷＥ、下位バッファ活性化信号ＬＢ、および上位
バッファ活性化信号ＵＢに従って所定の動作モードを選
択し、半導体メモリ全体を制御する。
明の実施の形態１による半導体メモリの全体構成を示す
ブロック図である。図１において、この半導体メモリ
は、クロック発生回路１、列アドレスバッファ２、行ア
ドレスバッファ３、列デコーダ４、行デコーダ５、メモ
リアレイ６、センスアンプ＋入出力制御回路７、入力バ
ッファ８，９、および出力バッファ１０，１１を備え
る。クロック発生回路１は、外部から与えられるチップ
イネーブル信号／ＣＥ、出力許可信号／ＯＥ、入力許可
信号／ＷＥ、下位バッファ活性化信号ＬＢ、および上位
バッファ活性化信号ＵＢに従って所定の動作モードを選
択し、半導体メモリ全体を制御する。
【００１７】列アドレスバッファ２は、外部からアドレ
ス信号入力端子Ｔａ０〜Ｔａ６を介して入力されたアド
レス信号Ａ０〜Ａ６を列デコーダ４に伝達させる。行ア
ドレスバッファ３は、外部からアドレス信号入力端子Ｔ
ａ７〜Ｔａ１９を介して入力されたアドレス信号Ａ７〜
Ａ１９を行デコーダ５に伝達させる。メモリアレイ６
は、複数行複数列に配置された複数のメモリセルＭＣ
と、各行に対応して設けられたワード線ＷＬと、各列に
対応して設けられたビット線対ＢＬＰとを含む。メモリ
セルＭＣは、ダイナミック型のメモリセルであり、１ビ
ットのデータを記憶する。ビット線対ＢＬＰは、予め１
６対ずつグループ化されている。
ス信号入力端子Ｔａ０〜Ｔａ６を介して入力されたアド
レス信号Ａ０〜Ａ６を列デコーダ４に伝達させる。行ア
ドレスバッファ３は、外部からアドレス信号入力端子Ｔ
ａ７〜Ｔａ１９を介して入力されたアドレス信号Ａ７〜
Ａ１９を行デコーダ５に伝達させる。メモリアレイ６
は、複数行複数列に配置された複数のメモリセルＭＣ
と、各行に対応して設けられたワード線ＷＬと、各列に
対応して設けられたビット線対ＢＬＰとを含む。メモリ
セルＭＣは、ダイナミック型のメモリセルであり、１ビ
ットのデータを記憶する。ビット線対ＢＬＰは、予め１
６対ずつグループ化されている。
【００１８】列デコーダ４は、列アドレスバッファ２か
らのアドレス信号Ａ０〜Ａ６に従って複数のビット線対
グループのうちのいずれかのグループを選択する。行デ
コーダ５は、行アドレスバッファ３からのアドレス信号
Ａ７〜Ａ１９に従って複数のワード線ＷＬのうちのいず
れかのワード線を選択し、そのワード線ＷＬに対応する
各メモリセルＭＣを活性化させる。
らのアドレス信号Ａ０〜Ａ６に従って複数のビット線対
グループのうちのいずれかのグループを選択する。行デ
コーダ５は、行アドレスバッファ３からのアドレス信号
Ａ７〜Ａ１９に従って複数のワード線ＷＬのうちのいず
れかのワード線を選択し、そのワード線ＷＬに対応する
各メモリセルＭＣを活性化させる。
【００１９】センスアンプ＋入出力制御回路７は、列デ
コーダ４によって選択されたグループの１６組のビット
線対ＢＬＰをそれぞれデータ入出力線対ＩＯＰ０〜ＩＯ
Ｐ１５の一方端に接続する。データ入出力線対ＩＯＰ０
〜ＩＯＰ７の他方端は、入力バッファ８および出力バッ
ファ１０に接続される。データ入出力線対ＩＯＰ８〜Ｉ
ＯＰ１５の他方端は、入力バッファ９および出力バッフ
ァ１１に接続される。バッファ８，１０は信号ＬＢが活
性化レベルの「Ｈ」レベルにされたことに応じて活性化
され、バッファ９，１１は信号ＵＢが活性化レベルの
「Ｈ」レベルにされたことに応じて活性化される。
コーダ４によって選択されたグループの１６組のビット
線対ＢＬＰをそれぞれデータ入出力線対ＩＯＰ０〜ＩＯ
Ｐ１５の一方端に接続する。データ入出力線対ＩＯＰ０
〜ＩＯＰ７の他方端は、入力バッファ８および出力バッ
ファ１０に接続される。データ入出力線対ＩＯＰ８〜Ｉ
ＯＰ１５の他方端は、入力バッファ９および出力バッフ
ァ１１に接続される。バッファ８，１０は信号ＬＢが活
性化レベルの「Ｈ」レベルにされたことに応じて活性化
され、バッファ９，１１は信号ＵＢが活性化レベルの
「Ｈ」レベルにされたことに応じて活性化される。
【００２０】入力バッファ８，９は、信号／ＣＥ，／Ｗ
Ｅがともに活性化レベルの「Ｌ」レベルにされたことに
応じて、外部からデータ入出力端子Ｔｄ０〜Ｔｄ７，Ｔ
ｄ８〜Ｔｄ１５を介して入力されたデータＤ０〜Ｄ７，
Ｄ８〜Ｄ１５をデータ入出力線対ＩＯＰ０〜ＩＯＰ７，
ＩＯＰ８〜ＩＯＰ１５を介して選択された１６のメモリ
セルＭＣに与える。出力バッファ１０，１１は、信号／
ＣＥ，／ＯＥがともに活性化レベルの「Ｌ」レベルにさ
れたことに応じて、選択された１６のメモリセルＭＣか
らの読出データＱ０〜Ｑ７，Ｑ８〜Ｑ１５をデータ入出
力端子Ｔｄ０〜Ｔｄ７，Ｔｄ８〜Ｔｄ１５を介して外部
に出力する。
Ｅがともに活性化レベルの「Ｌ」レベルにされたことに
応じて、外部からデータ入出力端子Ｔｄ０〜Ｔｄ７，Ｔ
ｄ８〜Ｔｄ１５を介して入力されたデータＤ０〜Ｄ７，
Ｄ８〜Ｄ１５をデータ入出力線対ＩＯＰ０〜ＩＯＰ７，
ＩＯＰ８〜ＩＯＰ１５を介して選択された１６のメモリ
セルＭＣに与える。出力バッファ１０，１１は、信号／
ＣＥ，／ＯＥがともに活性化レベルの「Ｌ」レベルにさ
れたことに応じて、選択された１６のメモリセルＭＣか
らの読出データＱ０〜Ｑ７，Ｑ８〜Ｑ１５をデータ入出
力端子Ｔｄ０〜Ｔｄ７，Ｔｄ８〜Ｔｄ１５を介して外部
に出力する。
【００２１】以下、この半導体メモリの特徴となるテス
トモードＡ，Ｂの設定方法について説明する。図２は、
この半導体メモリにおけるテストモードＡ，Ｂの設定方
法を示す図である。
トモードＡ，Ｂの設定方法について説明する。図２は、
この半導体メモリにおけるテストモードＡ，Ｂの設定方
法を示す図である。
【００２２】図２において、ノーマルモードからテスト
モードＡへの移行は、スーパーＶＣＣ電位ＳＶＩＨの印
加およびアドレスキーの入力により行なわれる。テスト
モードＡには、ｍ＋１個のモード１〜ｍ＋１がある。モ
ード１〜ｍは、４つのデータ入出力端子から１６のメモ
リセルのテストを行なうための縮退モードや、半導体メ
モリの内部回路を外部から直接的に制御するモードなど
である。モードｍ＋１は、テストモードＡからテストモ
ードＢに移行するモードである。テストモードＡにエン
トリした後、モード１〜ｍ＋１のうちのいずれかのモー
ドが選択され実行される。テストモードｍ＋１が選択さ
れると、テストモードＡからテストモードＢへ移行され
る。テストモードＡからノーマルモードへの移行は、テ
ストモードＡリセットシーケンスの実行により行なわれ
る。
モードＡへの移行は、スーパーＶＣＣ電位ＳＶＩＨの印
加およびアドレスキーの入力により行なわれる。テスト
モードＡには、ｍ＋１個のモード１〜ｍ＋１がある。モ
ード１〜ｍは、４つのデータ入出力端子から１６のメモ
リセルのテストを行なうための縮退モードや、半導体メ
モリの内部回路を外部から直接的に制御するモードなど
である。モードｍ＋１は、テストモードＡからテストモ
ードＢに移行するモードである。テストモードＡにエン
トリした後、モード１〜ｍ＋１のうちのいずれかのモー
ドが選択され実行される。テストモードｍ＋１が選択さ
れると、テストモードＡからテストモードＢへ移行され
る。テストモードＡからノーマルモードへの移行は、テ
ストモードＡリセットシーケンスの実行により行なわれ
る。
【００２３】また、ノーマルモードからテストモードＢ
への移行は、アドレスキーを入力することにより行なわ
れる。テストモードＢには、ｎ個のモード１〜ｎがあ
る。モード１〜ｎは、半導体メモリの内部回路を完全に
リセットするモードや、半導体メモリの消費電力を通常
よりも低レベルにするためのパワーダウンモードなどで
ある。テストモードＢにエントリした後、モード１〜ｎ
のうちのいずれかのモードが選択され実行される。テス
トモードＢからノーマルモードへの移行は、テストモー
ドＢリセットシーケンスの実行により行なわれる。
への移行は、アドレスキーを入力することにより行なわ
れる。テストモードＢには、ｎ個のモード１〜ｎがあ
る。モード１〜ｎは、半導体メモリの内部回路を完全に
リセットするモードや、半導体メモリの消費電力を通常
よりも低レベルにするためのパワーダウンモードなどで
ある。テストモードＢにエントリした後、モード１〜ｎ
のうちのいずれかのモードが選択され実行される。テス
トモードＢからノーマルモードへの移行は、テストモー
ドＢリセットシーケンスの実行により行なわれる。
【００２４】図３は、テストモードＡの設定に関連する
部分を示すブロック図である。図３において、この半導
体メモリは、図１で示した構成に加え、スーパーＶＣＣ
検出回路１２、アドレスキー回路１３およびデコーダ１
４を備える。スーパーＶＣＣ検出回路１２は、アドレス
信号Ａ２用の端子Ｔａ２にスーパーＶＣＣ電位ＳＶＩＨ
が印加されたことに応じて、信号φＥＡ１を活性化レベ
ルの「Ｈ」レベルにする。なお、アドレス信号Ａ２は、
「Ｈ」レベル（電源電位ＶＣＣ）および「Ｌ」レベル
（接地電位ＧＮＤ）の２値を取る。スーパーＶＣＣ検出
回路１２は、アドレス信号Ａ２が入力されている期間は
信号φＥＡを非活性化レベルの「Ｌ」レベルにする。
部分を示すブロック図である。図３において、この半導
体メモリは、図１で示した構成に加え、スーパーＶＣＣ
検出回路１２、アドレスキー回路１３およびデコーダ１
４を備える。スーパーＶＣＣ検出回路１２は、アドレス
信号Ａ２用の端子Ｔａ２にスーパーＶＣＣ電位ＳＶＩＨ
が印加されたことに応じて、信号φＥＡ１を活性化レベ
ルの「Ｈ」レベルにする。なお、アドレス信号Ａ２は、
「Ｈ」レベル（電源電位ＶＣＣ）および「Ｌ」レベル
（接地電位ＧＮＤ）の２値を取る。スーパーＶＣＣ検出
回路１２は、アドレス信号Ａ２が入力されている期間は
信号φＥＡを非活性化レベルの「Ｌ」レベルにする。
【００２５】アドレスキー回路１３は、信号φＥＡ１が
活性化レベルの「Ｈ」レベルにされたことに応じて活性
化され、アドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９が予め
定められた態様（論理レベルの組合せ、およびその順
序）で入力されたことに応じて信号φＥＡ２を活性化レ
ベルの「Ｈ」レベルにする。これにより、テストモード
Ａへのエントリが行なわれる。また、アドレスキー回路
１３は、リセット信号／ＲＳＴＡが活性化レベルの
「Ｌ」レベルにされたことに応じてリセットされる。テ
ストモードＡリセットシーケンスが実行されると、リセ
ット信号／ＲＳＴＡが活性化レベルの「Ｌ」レベルにさ
れる。
活性化レベルの「Ｈ」レベルにされたことに応じて活性
化され、アドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９が予め
定められた態様（論理レベルの組合せ、およびその順
序）で入力されたことに応じて信号φＥＡ２を活性化レ
ベルの「Ｈ」レベルにする。これにより、テストモード
Ａへのエントリが行なわれる。また、アドレスキー回路
１３は、リセット信号／ＲＳＴＡが活性化レベルの
「Ｌ」レベルにされたことに応じてリセットされる。テ
ストモードＡリセットシーケンスが実行されると、リセ
ット信号／ＲＳＴＡが活性化レベルの「Ｌ」レベルにさ
れる。
【００２６】デコーダ１４は、信号φＥＡ２が活性化レ
ベルの「Ｈ」レベルにされたことに応じて活性化され、
アドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９に従ってテスト
モード信号ＴＭＡ１〜ＴＭＡｍ＋１のうちのいずれかの
信号を選択し、その信号を活性化レベルの「Ｈ」レベル
にする。テストモード信号ＴＭＡ１〜ＴＭＡｍ＋１が活
性化レベルの「Ｈ」レベルにされると、それぞれテスト
モードＡのモード１〜ｍ＋１が設定される。
ベルの「Ｈ」レベルにされたことに応じて活性化され、
アドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９に従ってテスト
モード信号ＴＭＡ１〜ＴＭＡｍ＋１のうちのいずれかの
信号を選択し、その信号を活性化レベルの「Ｈ」レベル
にする。テストモード信号ＴＭＡ１〜ＴＭＡｍ＋１が活
性化レベルの「Ｈ」レベルにされると、それぞれテスト
モードＡのモード１〜ｍ＋１が設定される。
【００２７】図４は、テストモードＡの設定方法を示す
タイムチャートである。図４において、半導体メモリの
外部制御信号／ＣＥ，／ＷＥ，／ＯＥ，ＬＢ，ＵＢ用の
端子と、アドレス信号Ａ〜Ａ１９用の端子と、１６のデ
ータ入出力端子Ｔ０〜Ｔ１５のうちの４つのデータ入出
力端子Ｔ０〜Ｔ３とは、テスタに接続される。ただし、
テストモードＡへのエントリおよびその設定において
は、データ入出力端子Ｔ０〜Ｔ３は使用されずハイイン
ピーダンス状態にされる。
タイムチャートである。図４において、半導体メモリの
外部制御信号／ＣＥ，／ＷＥ，／ＯＥ，ＬＢ，ＵＢ用の
端子と、アドレス信号Ａ〜Ａ１９用の端子と、１６のデ
ータ入出力端子Ｔ０〜Ｔ１５のうちの４つのデータ入出
力端子Ｔ０〜Ｔ３とは、テスタに接続される。ただし、
テストモードＡへのエントリおよびその設定において
は、データ入出力端子Ｔ０〜Ｔ３は使用されずハイイン
ピーダンス状態にされる。
【００２８】テストモードＡへのエントリおよびその設
定においては、信号／ＷＥは非活性化レベルの「Ｈ」レ
ベルに固定され、信号ＬＢ，ＵＢはともに非活性化レベ
ルの「Ｌ」レベルに固定される。また、信号／ＣＥ，／
ＯＥは、ともに所定周波数のクロック信号となる。テス
トモードエントリ期間１（時刻ｔ０〜ｔ１）では、アド
レス信号Ａ２用の端子Ｔａ２にスーパーＶＣＣ電位ＳＶ
ＩＨが印加されるとともに、アドレス信号Ａ０，Ａ１，
Ａ３〜Ａ１９が予め定められた組合せおよび順序で８回
入力される。続いてテストモードエントリ期間２（時刻
ｔ１〜ｔ２）では、アドレス信号Ａ２用の端子Ｔａ２に
スーパーＶＣＣ電位ＳＶＩＨが印加されるとともに、ア
ドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９が予め定められた
組合せおよび順序で８回入力される。テストモードエン
トリ期間１，２において所定の条件が満たされると、テ
ストモードＡにエントリされ、図３で示したアドレス系
回路１６の出力信号φＥＡ２が活性化レベルの「Ｈ」レ
ベルにされてデコーダ１４が活性化される。
定においては、信号／ＷＥは非活性化レベルの「Ｈ」レ
ベルに固定され、信号ＬＢ，ＵＢはともに非活性化レベ
ルの「Ｌ」レベルに固定される。また、信号／ＣＥ，／
ＯＥは、ともに所定周波数のクロック信号となる。テス
トモードエントリ期間１（時刻ｔ０〜ｔ１）では、アド
レス信号Ａ２用の端子Ｔａ２にスーパーＶＣＣ電位ＳＶ
ＩＨが印加されるとともに、アドレス信号Ａ０，Ａ１，
Ａ３〜Ａ１９が予め定められた組合せおよび順序で８回
入力される。続いてテストモードエントリ期間２（時刻
ｔ１〜ｔ２）では、アドレス信号Ａ２用の端子Ｔａ２に
スーパーＶＣＣ電位ＳＶＩＨが印加されるとともに、ア
ドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９が予め定められた
組合せおよび順序で８回入力される。テストモードエン
トリ期間１，２において所定の条件が満たされると、テ
ストモードＡにエントリされ、図３で示したアドレス系
回路１６の出力信号φＥＡ２が活性化レベルの「Ｈ」レ
ベルにされてデコーダ１４が活性化される。
【００２９】続いてテストモード設定期間（時刻ｔ２〜
ｔ３）では、アドレス信号Ａ２用の端子Ｔａ２にスーパ
ーＶＣＣ電位ＳＶＩＨが印加されるとともに、アドレス
信号Ａ０，Ａ１，Ａ３〜Ａ１９が所望のモードに応じて
予め定められた組合せおよび順序で２回入力される。こ
れにより、デコーダ１４によってテストモード信号ＴＭ
Ａ１〜ＴＭＡｍ＋１のうちのいずれかの信号が選択さ
れ、その信号が活性化レベルの「Ｈ」レベルにされてそ
の信号に対応するモードが設定される。その後、設定さ
れたテストモードがクロック発生回路１などによって実
行される（時刻ｔ３〜）。
ｔ３）では、アドレス信号Ａ２用の端子Ｔａ２にスーパ
ーＶＣＣ電位ＳＶＩＨが印加されるとともに、アドレス
信号Ａ０，Ａ１，Ａ３〜Ａ１９が所望のモードに応じて
予め定められた組合せおよび順序で２回入力される。こ
れにより、デコーダ１４によってテストモード信号ＴＭ
Ａ１〜ＴＭＡｍ＋１のうちのいずれかの信号が選択さ
れ、その信号が活性化レベルの「Ｈ」レベルにされてそ
の信号に対応するモードが設定される。その後、設定さ
れたテストモードがクロック発生回路１などによって実
行される（時刻ｔ３〜）。
【００３０】図５は、テストモードＢの設定に関連する
部分を示すブロック図である。図５において、この半導
体メモリは、図１および図３で示した構成に加え、アド
レスキー回路１５、デコーダ１６，１７および論理回路
１８を備える。アドレスキー回路１５は、アドレス信号
Ａ０〜Ａ１９が予め定められた態様（論理レベルの組合
せ、およびその順序）で入力されたことに応じて信号φ
ＥＢを活性化レベルの「Ｈ」レベルにする。これにより
テストモードＢへのエントリが行なわれる。また、アド
レスキー回路１５は、リセット信号／ＲＳＴＢが活性化
レベルの「Ｌ」レベルにされたことに応じてリセットさ
れる。テストモードＢリセットシーケンスが実行される
と、リセット信号／ＲＳＴＢが活性化レベルの「Ｌ」レ
ベルにされる。
部分を示すブロック図である。図５において、この半導
体メモリは、図１および図３で示した構成に加え、アド
レスキー回路１５、デコーダ１６，１７および論理回路
１８を備える。アドレスキー回路１５は、アドレス信号
Ａ０〜Ａ１９が予め定められた態様（論理レベルの組合
せ、およびその順序）で入力されたことに応じて信号φ
ＥＢを活性化レベルの「Ｈ」レベルにする。これにより
テストモードＢへのエントリが行なわれる。また、アド
レスキー回路１５は、リセット信号／ＲＳＴＢが活性化
レベルの「Ｌ」レベルにされたことに応じてリセットさ
れる。テストモードＢリセットシーケンスが実行される
と、リセット信号／ＲＳＴＢが活性化レベルの「Ｌ」レ
ベルにされる。
【００３１】デコーダ１６は、信号φＥＢが活性化レベ
ルの「Ｈ」レベルにされたことに応じて活性化され、デ
ータ信号Ｄ０〜Ｄ３に従って信号ＴＥ１ａ〜ＴＥｎａの
うちのいずれかの信号を選択し、その信号を活性化レベ
ルの「Ｈ」レベルにする。デコーダ１７は、信号φＥＢ
が活性化レベルの「Ｈ」レベルにされたことに応じて活
性化され、データ信号Ｄ４〜Ｄ７に従って信号ＴＥ１ｂ
〜ＴＥｎｂのうちのいずれかの信号を選択し、その信号
を活性化レベルの「Ｈ」レベルにする。
ルの「Ｈ」レベルにされたことに応じて活性化され、デ
ータ信号Ｄ０〜Ｄ３に従って信号ＴＥ１ａ〜ＴＥｎａの
うちのいずれかの信号を選択し、その信号を活性化レベ
ルの「Ｈ」レベルにする。デコーダ１７は、信号φＥＢ
が活性化レベルの「Ｈ」レベルにされたことに応じて活
性化され、データ信号Ｄ４〜Ｄ７に従って信号ＴＥ１ｂ
〜ＴＥｎｂのうちのいずれかの信号を選択し、その信号
を活性化レベルの「Ｈ」レベルにする。
【００３２】論理回路１８は、図３のデコーダ１４から
の信号ＴＭＡｍ＋１が非活性化レベルの「Ｌ」レベルの
場合は、信号ＴＥ１ａとＴＥ１ｂ，ＴＥ２ａとＴＥ２
ｂ，…，ＴＥｎａとＴＥｎｂがともに「Ｈ」レベルにさ
れたことに応じてテストモード信号ＴＭＢ１，ＴＭＢ
２，…，ＴＭＢｎをそれぞれ活性化レベルの「Ｈ」レベ
ルにする。また、論理回路１８は、信号ＴＭＡｍ＋１が
活性化レベルの「Ｈ」レベルの場合は、信号ＴＥ１ｂ〜
ＴＥｎｂに関係なく、信号ＴＥ１ａ〜ＴＥｎｂをそれぞ
れテストモード信号ＴＭＢ１〜ＴＭＢｎにする。
の信号ＴＭＡｍ＋１が非活性化レベルの「Ｌ」レベルの
場合は、信号ＴＥ１ａとＴＥ１ｂ，ＴＥ２ａとＴＥ２
ｂ，…，ＴＥｎａとＴＥｎｂがともに「Ｈ」レベルにさ
れたことに応じてテストモード信号ＴＭＢ１，ＴＭＢ
２，…，ＴＭＢｎをそれぞれ活性化レベルの「Ｈ」レベ
ルにする。また、論理回路１８は、信号ＴＭＡｍ＋１が
活性化レベルの「Ｈ」レベルの場合は、信号ＴＥ１ｂ〜
ＴＥｎｂに関係なく、信号ＴＥ１ａ〜ＴＥｎｂをそれぞ
れテストモード信号ＴＭＢ１〜ＴＭＢｎにする。
【００３３】図６は、論理回路１８のうちのテストモー
ド信号ＴＭＢ１に関連する部分を示す回路図である。図
６において、論理回路１８は、ＡＮＤゲート２１〜２
３、ＯＲゲート２４およびインバータ２５，２６を含
む。信号ＴＭＡｍ＋１は、インバータ２５，２６を介し
てＡＮＤゲート２２の一方入力ノードに入力されるとと
もに、インバータ２５を介してＡＮＤゲート２３の一方
入力ノードに入力される。信号ＴＥ１ａは、ＡＮＤゲー
ト２２の他方入力ノードに入力される。ＡＮＤゲート２
１は信号ＴＥ１ａ，ＴＥ１ｂを受け、その出力信号はＡ
ＮＤゲート２３の他方入力ノードに入力される。ＯＲゲ
ート２４は、ＡＮＤゲート２２，２３の出力信号を受け
る。ＯＲゲート２４の出力信号は、テストモード信号Ｔ
ＭＢ１となる。
ド信号ＴＭＢ１に関連する部分を示す回路図である。図
６において、論理回路１８は、ＡＮＤゲート２１〜２
３、ＯＲゲート２４およびインバータ２５，２６を含
む。信号ＴＭＡｍ＋１は、インバータ２５，２６を介し
てＡＮＤゲート２２の一方入力ノードに入力されるとと
もに、インバータ２５を介してＡＮＤゲート２３の一方
入力ノードに入力される。信号ＴＥ１ａは、ＡＮＤゲー
ト２２の他方入力ノードに入力される。ＡＮＤゲート２
１は信号ＴＥ１ａ，ＴＥ１ｂを受け、その出力信号はＡ
ＮＤゲート２３の他方入力ノードに入力される。ＯＲゲ
ート２４は、ＡＮＤゲート２２，２３の出力信号を受け
る。ＯＲゲート２４の出力信号は、テストモード信号Ｔ
ＭＢ１となる。
【００３４】信号ＴＭＡｍ＋１が非活性化レベルの
「Ｌ」レベルの場合は、インバータ２６の出力信号が
「Ｌ」レベルになってＡＮＤゲート２２の出力信号が
「Ｌ」レベルに固定され、ＡＮＤゲート２１の出力信号
がＡＮＤゲート２３およびＯＲゲート２４を通過してテ
ストモード信号ＴＭＢ１となる。したがって、テストモ
ード信号ＴＭＢ１は、信号ＴＥ１ａ，ＴＥ１ｂの論理積
信号となる。
「Ｌ」レベルの場合は、インバータ２６の出力信号が
「Ｌ」レベルになってＡＮＤゲート２２の出力信号が
「Ｌ」レベルに固定され、ＡＮＤゲート２１の出力信号
がＡＮＤゲート２３およびＯＲゲート２４を通過してテ
ストモード信号ＴＭＢ１となる。したがって、テストモ
ード信号ＴＭＢ１は、信号ＴＥ１ａ，ＴＥ１ｂの論理積
信号となる。
【００３５】また、信号ＴＭＡｍ＋１が活性化レベルの
「Ｈ」レベルの場合は、インバータ２５の出力信号が
「Ｌ」レベルになってＡＮＤゲート２３の出力信号が
「Ｌ」レベルに固定され、信号ＴＥ１ａがＡＮＤゲート
２２およびＯＲゲート２４を通過してテストモード信号
ＴＭＢ１となる。論理回路１８のうちのテストモード信
号ＴＭＢ２〜ＴＭＢｎの各々に関連する部分もテストモ
ード信号ＴＭＢ１に関連する部分と同様である。
「Ｈ」レベルの場合は、インバータ２５の出力信号が
「Ｌ」レベルになってＡＮＤゲート２３の出力信号が
「Ｌ」レベルに固定され、信号ＴＥ１ａがＡＮＤゲート
２２およびＯＲゲート２４を通過してテストモード信号
ＴＭＢ１となる。論理回路１８のうちのテストモード信
号ＴＭＢ２〜ＴＭＢｎの各々に関連する部分もテストモ
ード信号ＴＭＢ１に関連する部分と同様である。
【００３６】図７は、テストモードＢの設定方法を示す
タイムチャートである。図７において、ユーザ側でテス
トモードＢが設定される場合は、半導体メモリのすべて
の端子がメモリコントローラなどに接続される。テスト
モードＢへのエントリおよびその設定においては、信号
ＬＢ，ＵＢは非活性化レベルの「Ｌ」レベルに固定され
る。
タイムチャートである。図７において、ユーザ側でテス
トモードＢが設定される場合は、半導体メモリのすべて
の端子がメモリコントローラなどに接続される。テスト
モードＢへのエントリおよびその設定においては、信号
ＬＢ，ＵＢは非活性化レベルの「Ｌ」レベルに固定され
る。
【００３７】テストモードエントリ期間（時刻ｔ０〜ｔ
１）では、信号／ＷＥが非活性化レベルの「Ｈ」レベル
に固定されるとともに、信号／ＣＥ，／ＯＥがともに所
定周波数のクロック信号となる。また、アドレス信号Ａ
０〜Ａ１９が予め定められた組合せで４サイクル期間入
力される。テストモードエントリ期間において所定の条
件が満たされると、テストモードＢへのエントリが行な
われ、図５で示したアドレスキー回路１５の出力信号φ
ＥＢが活性化レベルの「Ｈ」レベルにされてデコーダ１
６，１７が活性化される。
１）では、信号／ＷＥが非活性化レベルの「Ｈ」レベル
に固定されるとともに、信号／ＣＥ，／ＯＥがともに所
定周波数のクロック信号となる。また、アドレス信号Ａ
０〜Ａ１９が予め定められた組合せで４サイクル期間入
力される。テストモードエントリ期間において所定の条
件が満たされると、テストモードＢへのエントリが行な
われ、図５で示したアドレスキー回路１５の出力信号φ
ＥＢが活性化レベルの「Ｈ」レベルにされてデコーダ１
６，１７が活性化される。
【００３８】続いてテストモード設定期間（時刻ｔ１〜
ｔ２）では、信号／ＯＥが非活性化レベルの「Ｈ」レベ
ルに固定されるとともに、信号／ＣＥ，／ＷＥがクロッ
ク信号となる。また、引続きアドレス信号Ａ０〜Ａ１９
が予め定められた組合せで２サイクル期間入力されると
ともに、データ信号Ｄ０〜Ｄ７が予め定められた組合せ
および順序で２サイクル期間入力される。これにより、
デコーダ１６によって信号ＴＥ１ａ〜ＴＥｎａのうちの
いずれかの信号が活性化レベルの「Ｈ」レベルにされる
とともに、デコーダ１７によって信号ＴＥ１ｂ〜ＴＥｎ
ｂのうちのいずれかの信号が活性化レベルの「Ｈ」レベ
ルにされる。
ｔ２）では、信号／ＯＥが非活性化レベルの「Ｈ」レベ
ルに固定されるとともに、信号／ＣＥ，／ＷＥがクロッ
ク信号となる。また、引続きアドレス信号Ａ０〜Ａ１９
が予め定められた組合せで２サイクル期間入力されると
ともに、データ信号Ｄ０〜Ｄ７が予め定められた組合せ
および順序で２サイクル期間入力される。これにより、
デコーダ１６によって信号ＴＥ１ａ〜ＴＥｎａのうちの
いずれかの信号が活性化レベルの「Ｈ」レベルにされる
とともに、デコーダ１７によって信号ＴＥ１ｂ〜ＴＥｎ
ｂのうちのいずれかの信号が活性化レベルの「Ｈ」レベ
ルにされる。
【００３９】ユーザ側でテストモードＢが設定される場
合は、信号ＴＭＡｍ＋１は非活性化レベルの「Ｌ」レベ
ルになっているので、論理回路１８は信号ＴＥ１ａとＴ
Ｅ１ｂ，ＴＥ２ａとＴＥ２ｂ，…，ＴＥｎａとＴＥｎｂ
のうちの両方とも「Ｈ」レベルになっている信号（たと
えばＴＥｎａとＴＥｎｂ）に対応する信号（この場合は
ＴＭＢｎ）を活性化レベルの「Ｈ」レベルにする。信号
ＴＭＢｎが「Ｈ」レベルにされるとモードｎが設定され
（時刻ｔ２）、その後、モードｎがクロック発生回路１
などによって実行される（時刻ｔ２〜）。
合は、信号ＴＭＡｍ＋１は非活性化レベルの「Ｌ」レベ
ルになっているので、論理回路１８は信号ＴＥ１ａとＴ
Ｅ１ｂ，ＴＥ２ａとＴＥ２ｂ，…，ＴＥｎａとＴＥｎｂ
のうちの両方とも「Ｈ」レベルになっている信号（たと
えばＴＥｎａとＴＥｎｂ）に対応する信号（この場合は
ＴＭＢｎ）を活性化レベルの「Ｈ」レベルにする。信号
ＴＭＢｎが「Ｈ」レベルにされるとモードｎが設定され
（時刻ｔ２）、その後、モードｎがクロック発生回路１
などによって実行される（時刻ｔ２〜）。
【００４０】また、メーカー側でテストモードＢが設定
される場合は、半導体メモリの外部制御信号／ＣＥ，／
ＷＥ，／ＯＥ，ＬＢ，ＵＢ用の端子とアドレス信号Ａ０
〜Ａ１９用の端子Ｔａ０〜Ｔａ１９と、１６のデータ入
出力端子Ｔｄ０〜Ｔｄ１５のうちの４つのデータ入出力
端子Ｔｄ０〜Ｔｄ３とがテスタに接続される。まず図４
を用いて説明した方法で、テストモードＡのモードｍ＋
１が設定され、テストモード信号ＴＭＡｍ＋１が活性化
レベルの「Ｈ」レベルにされる。
される場合は、半導体メモリの外部制御信号／ＣＥ，／
ＷＥ，／ＯＥ，ＬＢ，ＵＢ用の端子とアドレス信号Ａ０
〜Ａ１９用の端子Ｔａ０〜Ｔａ１９と、１６のデータ入
出力端子Ｔｄ０〜Ｔｄ１５のうちの４つのデータ入出力
端子Ｔｄ０〜Ｔｄ３とがテスタに接続される。まず図４
を用いて説明した方法で、テストモードＡのモードｍ＋
１が設定され、テストモード信号ＴＭＡｍ＋１が活性化
レベルの「Ｈ」レベルにされる。
【００４１】続いてテストモードＢのエントリが、図７
で示したユーザ側と同じ方法で行なわれる（時刻ｔ０〜
ｔ１）。テストモード設定期間（時刻ｔ１〜ｔ２）で
は、データ信号Ｄ０〜Ｄ７のうちのデータ信号Ｄ０〜Ｄ
３のみが予め定められた組合せおよび順序でテスタから
半導体メモリに入力される。これにより、デコーダ１６
によって信号ＴＥ１ａ〜ＴＥｎａのうちのいずれかの信
号（たとえばＴＥｎａ）が活性化レベルの「Ｈ」レベル
にされる。
で示したユーザ側と同じ方法で行なわれる（時刻ｔ０〜
ｔ１）。テストモード設定期間（時刻ｔ１〜ｔ２）で
は、データ信号Ｄ０〜Ｄ７のうちのデータ信号Ｄ０〜Ｄ
３のみが予め定められた組合せおよび順序でテスタから
半導体メモリに入力される。これにより、デコーダ１６
によって信号ＴＥ１ａ〜ＴＥｎａのうちのいずれかの信
号（たとえばＴＥｎａ）が活性化レベルの「Ｈ」レベル
にされる。
【００４２】メーカー側でテストモードＢが設定される
場合は、信号ＴＭＡｍ＋１が活性化レベルの「Ｈ」レベ
ルにされているので、論理回路１８は信号ＴＥ１ａ〜Ｔ
Ｅｎａをそれぞれ信号ＴＭＢ１〜ＴＭＢｎとする。この
場合は、信号ＴＥｎａに対応するテストモード信号ＴＭ
Ｂｎが活性化レベルの「Ｈ」レベルにされる。信号ＴＭ
Ｂｎが「Ｈ」レベルにされるとモードｎが設定され（時
刻ｔ２）、その後、モードｎがクロック発生回路１など
によって実行される（時刻ｔ２〜）。
場合は、信号ＴＭＡｍ＋１が活性化レベルの「Ｈ」レベ
ルにされているので、論理回路１８は信号ＴＥ１ａ〜Ｔ
Ｅｎａをそれぞれ信号ＴＭＢ１〜ＴＭＢｎとする。この
場合は、信号ＴＥｎａに対応するテストモード信号ＴＭ
Ｂｎが活性化レベルの「Ｈ」レベルにされる。信号ＴＭ
Ｂｎが「Ｈ」レベルにされるとモードｎが設定され（時
刻ｔ２）、その後、モードｎがクロック発生回路１など
によって実行される（時刻ｔ２〜）。
【００４３】この実施の形態１では、テストモードＡの
所定のモードｍ＋１を設定すると、データ信号Ｄ４〜Ｄ
７に関係なくデータ信号Ｄ０〜Ｄ３のみでテストモード
Ｂのモード１〜ｎのうちのいずれかのモードを設定でき
る。したがって、１６のデータ入出力端子Ｔｄ０〜Ｔｄ
１５のうちの４つのデータ入出力端子Ｔｄ０〜Ｔｄ３の
みをテスタに接続して、メーカー側でテストモードＢを
容易に設定することができる。
所定のモードｍ＋１を設定すると、データ信号Ｄ４〜Ｄ
７に関係なくデータ信号Ｄ０〜Ｄ３のみでテストモード
Ｂのモード１〜ｎのうちのいずれかのモードを設定でき
る。したがって、１６のデータ入出力端子Ｔｄ０〜Ｔｄ
１５のうちの４つのデータ入出力端子Ｔｄ０〜Ｔｄ３の
みをテスタに接続して、メーカー側でテストモードＢを
容易に設定することができる。
【００４４】［実施の形態２］図８は、この発明の実施
の形態２による半導体メモリの要部を示す回路図であ
る。図８を参照して、この半導体メモリが実施の形態１
の半導体メモリと異なる点は、図３で示したアドレスキ
ー回路１３をリセットするためのリセット回路３０が追
加されている点である。
の形態２による半導体メモリの要部を示す回路図であ
る。図８を参照して、この半導体メモリが実施の形態１
の半導体メモリと異なる点は、図３で示したアドレスキ
ー回路１３をリセットするためのリセット回路３０が追
加されている点である。
【００４５】リセット回路３０は、ＯＲゲート３１、イ
ンバータ３２、ＮＡＮＤゲート３３およびＡＮＤゲート
３４を含む。ＯＲゲート３１はテストモード信号ＴＭＢ
１〜ＴＭＢｎを受け、その出力信号はＮＡＮＤゲート３
３の一方入力ノードに入力される。テストモード信号Ｔ
ＭＡｍ＋１は、インバータ３２を介してＮＡＮＤゲート
３３の他方入力ノードに入力される。ＡＮＤゲート３４
は、ＮＡＮＤゲート３３の出力信号とリセット信号／Ｒ
ＳＴＡとを受ける。ＡＮＤゲート３４の出力信号／ＲＳ
ＴＡ′は、信号／ＲＳＴＡの代わりにアドレスキー回路
１３に与えられる。
ンバータ３２、ＮＡＮＤゲート３３およびＡＮＤゲート
３４を含む。ＯＲゲート３１はテストモード信号ＴＭＢ
１〜ＴＭＢｎを受け、その出力信号はＮＡＮＤゲート３
３の一方入力ノードに入力される。テストモード信号Ｔ
ＭＡｍ＋１は、インバータ３２を介してＮＡＮＤゲート
３３の他方入力ノードに入力される。ＡＮＤゲート３４
は、ＮＡＮＤゲート３３の出力信号とリセット信号／Ｒ
ＳＴＡとを受ける。ＡＮＤゲート３４の出力信号／ＲＳ
ＴＡ′は、信号／ＲＳＴＡの代わりにアドレスキー回路
１３に与えられる。
【００４６】通常動作時は、テストモード信号ＴＭＢ１
〜ＴＭＢｎ，ＴＭＡｍ＋１がともに非活性化レベルの
「Ｌ」レベルにされるとともに、リセット信号／ＲＳＴ
Ａが非活性化レベルの「Ｈ」レベルにされ、信号／ＲＳ
ＴＡ′は非活性化レベルの「Ｈ」レベルになる。
〜ＴＭＢｎ，ＴＭＡｍ＋１がともに非活性化レベルの
「Ｌ」レベルにされるとともに、リセット信号／ＲＳＴ
Ａが非活性化レベルの「Ｈ」レベルにされ、信号／ＲＳ
ＴＡ′は非活性化レベルの「Ｈ」レベルになる。
【００４７】ユーザ側でテストモードＢが設定された場
合は、テストモード信号ＴＭＢ１〜ＴＭＢｎのうちのい
ずれかの信号が活性化レベルの「Ｈ」レベルになるとと
もに、テストモード信号ＴＭＡｍ＋１が非活性化レベル
の「Ｌ」レベルになる。これにより、ＯＲゲート３１の
出力信号が「Ｈ」レベルになり、ＮＡＮＤゲート３３の
出力信号が「Ｌ」レベルになり、ＡＮＤゲート３４の出
力信号／ＲＳＴＡ′が「Ｌ」レベルになってアドレスキ
ー回路１３がリセットされる。このように、ユーザ側で
テストモードＢが設定された場合にアドレスキー回路１
３をリセットするのは、半導体メモリが不用意にテスト
モードＡに設定されている場合にテストモードＡを解除
する必要があるからである。
合は、テストモード信号ＴＭＢ１〜ＴＭＢｎのうちのい
ずれかの信号が活性化レベルの「Ｈ」レベルになるとと
もに、テストモード信号ＴＭＡｍ＋１が非活性化レベル
の「Ｌ」レベルになる。これにより、ＯＲゲート３１の
出力信号が「Ｈ」レベルになり、ＮＡＮＤゲート３３の
出力信号が「Ｌ」レベルになり、ＡＮＤゲート３４の出
力信号／ＲＳＴＡ′が「Ｌ」レベルになってアドレスキ
ー回路１３がリセットされる。このように、ユーザ側で
テストモードＢが設定された場合にアドレスキー回路１
３をリセットするのは、半導体メモリが不用意にテスト
モードＡに設定されている場合にテストモードＡを解除
する必要があるからである。
【００４８】メーカー側でテストモードＡからテストモ
ードＢへの移行が行なわれた場合は、テストモード信号
ＴＭＢ１〜ＴＭＢｎのうちのいずれかの信号が活性化レ
ベルの「Ｈ」レベルになるとともに、テストモード信号
ＴＭＡｍ＋１が活性化レベルの「Ｈ」レベルになる。こ
れにより、インバータ３４の出力信号が「Ｌ」レベルに
なり、ＮＡＮＤゲート３３の出力信号が「Ｈ」レベルに
なり、ＡＮＤゲート３４の出力信号／ＲＳＴＡ′は
「Ｈ」レベルのまま変化せず、アドレスキー回路１３は
リセットされない。このように、テストモードＡからテ
ストモードＢへの移行が行なわれた場合は、テストモー
ドＢが設定されてもアドレスキー回路１３をリセットし
ないのは、もしアドレスキー回路１３をリセットすると
テストモード信号ＴＭＡｍ＋１が非活性化レベルの
「Ｌ」レベルになり、論理回路１８によってテストモー
ド信号ＴＭＢ１〜ＴＭＢｎが非活性化レベルの「Ｌ」レ
ベルにされてテストモードＢが解除されてしまうからで
ある。
ードＢへの移行が行なわれた場合は、テストモード信号
ＴＭＢ１〜ＴＭＢｎのうちのいずれかの信号が活性化レ
ベルの「Ｈ」レベルになるとともに、テストモード信号
ＴＭＡｍ＋１が活性化レベルの「Ｈ」レベルになる。こ
れにより、インバータ３４の出力信号が「Ｌ」レベルに
なり、ＮＡＮＤゲート３３の出力信号が「Ｈ」レベルに
なり、ＡＮＤゲート３４の出力信号／ＲＳＴＡ′は
「Ｈ」レベルのまま変化せず、アドレスキー回路１３は
リセットされない。このように、テストモードＡからテ
ストモードＢへの移行が行なわれた場合は、テストモー
ドＢが設定されてもアドレスキー回路１３をリセットし
ないのは、もしアドレスキー回路１３をリセットすると
テストモード信号ＴＭＡｍ＋１が非活性化レベルの
「Ｌ」レベルになり、論理回路１８によってテストモー
ド信号ＴＭＢ１〜ＴＭＢｎが非活性化レベルの「Ｌ」レ
ベルにされてテストモードＢが解除されてしまうからで
ある。
【００４９】以下、アドレスキー回路１３の構成につい
て説明する。アドレスキー回路１３は、図９に示すよう
に、それぞれアドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９に
対応して設けられたシフトレジスタＳＲ１，ＳＲ２，…
と、論理回路３５とを含む。シフトレジスタＳＲ１は、
テストモードエントリ期間１，２（図４参照）において
シリアルに入力された１６のアドレス信号Ａ０．１〜Ａ
０．１６をパラレルのアドレス信号Ａ０．１〜Ａ０．１
６に変換し出力する。また、シフトレジスタＳＲ１は、
リセット信号／ＲＳＴＡ′が活性化レベルの「Ｌ」レベ
ルにされたことに応じて、信号Ａ０．１〜Ａ０．１６を
ともに「Ｌ」レベルにリセットする。他のシフトレジス
タＳＲ２，…もシフトレジスタＳＲ１と同様である。論
理回路３５は、すべてのシフトレジスタＳＲ１，ＳＲ
２，…の出力信号Ａ０．１〜Ａ０．１６，Ａ１．１〜Ａ
１．１６，…が予め定められた組合せにされたことに応
じて、信号ＥＡ２を活性化レベルの「Ｈ」レベルにす
る。
て説明する。アドレスキー回路１３は、図９に示すよう
に、それぞれアドレス信号Ａ０，Ａ１，Ａ３〜Ａ１９に
対応して設けられたシフトレジスタＳＲ１，ＳＲ２，…
と、論理回路３５とを含む。シフトレジスタＳＲ１は、
テストモードエントリ期間１，２（図４参照）において
シリアルに入力された１６のアドレス信号Ａ０．１〜Ａ
０．１６をパラレルのアドレス信号Ａ０．１〜Ａ０．１
６に変換し出力する。また、シフトレジスタＳＲ１は、
リセット信号／ＲＳＴＡ′が活性化レベルの「Ｌ」レベ
ルにされたことに応じて、信号Ａ０．１〜Ａ０．１６を
ともに「Ｌ」レベルにリセットする。他のシフトレジス
タＳＲ２，…もシフトレジスタＳＲ１と同様である。論
理回路３５は、すべてのシフトレジスタＳＲ１，ＳＲ
２，…の出力信号Ａ０．１〜Ａ０．１６，Ａ１．１〜Ａ
１．１６，…が予め定められた組合せにされたことに応
じて、信号ＥＡ２を活性化レベルの「Ｈ」レベルにす
る。
【００５０】図１０は、シフトレジスタＳＲ１のうちの
信号Ａ０．１６に関連する部分を示す回路図である。図
１０において、このシフトレジスタＳＲ１は、トランス
ファーゲート４１〜４４、ＮＡＮＤゲート４５，４６お
よびインバータ４７，４８を含む。トランスファーゲー
ト４１〜４４は、アドレス信号Ａ０の入力ノードＮ４１
と信号Ａ０．１６の出力ノードＮ４５との間に直列接続
される。トランスファーゲート４１，４４はクロック信
号ＣＬＫが「Ｈ」レベルの期間に導通し、トランスファ
ーゲート４２，４３はクロック信号ＣＬＫが「Ｌ」レベ
ルの期間に導通する。クロック信号ＣＬＫは、アドレス
信号Ａ０と同じ周波数を有する。
信号Ａ０．１６に関連する部分を示す回路図である。図
１０において、このシフトレジスタＳＲ１は、トランス
ファーゲート４１〜４４、ＮＡＮＤゲート４５，４６お
よびインバータ４７，４８を含む。トランスファーゲー
ト４１〜４４は、アドレス信号Ａ０の入力ノードＮ４１
と信号Ａ０．１６の出力ノードＮ４５との間に直列接続
される。トランスファーゲート４１，４４はクロック信
号ＣＬＫが「Ｈ」レベルの期間に導通し、トランスファ
ーゲート４２，４３はクロック信号ＣＬＫが「Ｌ」レベ
ルの期間に導通する。クロック信号ＣＬＫは、アドレス
信号Ａ０と同じ周波数を有する。
【００５１】ＮＡＮＤゲート４５の一方入力ノードはリ
セット信号／ＲＳＴＡ′を受け、その他方入力ノードは
トランスファーゲート４１，４２間のノードＮ４２に接
続され、その出力信号はインバータ４７を介してトラン
スファゲート４２，４３間のノードＮ４３に与えられ
る。ＮＡＮＤゲート４６の一方入力ノードはリセット信
号／ＲＳＴＡ′を受け、その他方入力ノードはトランス
ファーゲート４３，４４間のノードＮ４４に接続され、
その出力信号はインバータ４８を介してノードＮ４５に
与えられる。
セット信号／ＲＳＴＡ′を受け、その他方入力ノードは
トランスファーゲート４１，４２間のノードＮ４２に接
続され、その出力信号はインバータ４７を介してトラン
スファゲート４２，４３間のノードＮ４３に与えられ
る。ＮＡＮＤゲート４６の一方入力ノードはリセット信
号／ＲＳＴＡ′を受け、その他方入力ノードはトランス
ファーゲート４３，４４間のノードＮ４４に接続され、
その出力信号はインバータ４８を介してノードＮ４５に
与えられる。
【００５２】リセット信号／ＲＳＴＡ′が非活性化レベ
ルの「Ｈ」レベルの場合は、ＮＡＮＤゲート４５，４６
はそれぞれノードＮ４２，Ｎ４４に現われる信号に対し
てインバータとして動作する。クロック信号ＣＬＫが
「Ｈ」レベルの期間は、トランスファーゲート４１，４
４が導通するとともにトランスファーゲート４２，４３
が非導通になり、アドレス信号Ａ０の論理レベルがトラ
ンスファーゲート４１、ＮＡＮＤゲート４５およびイン
バータ４７を介してノードＮ４３に取込まれるととも
に、トランスファーゲート４４、ＮＡＮＤゲート４６お
よびインバータ４８によってラッチされたアドレス信号
Ａ０の論理レベルが次段に伝達される。
ルの「Ｈ」レベルの場合は、ＮＡＮＤゲート４５，４６
はそれぞれノードＮ４２，Ｎ４４に現われる信号に対し
てインバータとして動作する。クロック信号ＣＬＫが
「Ｈ」レベルの期間は、トランスファーゲート４１，４
４が導通するとともにトランスファーゲート４２，４３
が非導通になり、アドレス信号Ａ０の論理レベルがトラ
ンスファーゲート４１、ＮＡＮＤゲート４５およびイン
バータ４７を介してノードＮ４３に取込まれるととも
に、トランスファーゲート４４、ＮＡＮＤゲート４６お
よびインバータ４８によってラッチされたアドレス信号
Ａ０の論理レベルが次段に伝達される。
【００５３】クロック信号ＣＬＫが「Ｌ」レベルの期間
は、トランスファーゲート４２，４３が導通するととも
にトランスファーゲート４１，４４が非導通になり、ト
ランスファーゲート４２、ＮＡＮＤゲート４５およびイ
ンバータ４７でラッチされたアドレス信号Ａ０の論理レ
ベルがトランスファーゲート４３、ＮＡＮＤゲート４６
およびインバータ４８を介してノードＮ４５に伝達され
る。このようにして、アドレス信号Ａ０の論理レベル
は、クロック信号ＣＬＫに同期してシフトレジスタＳＲ
１に取込まれる。
は、トランスファーゲート４２，４３が導通するととも
にトランスファーゲート４１，４４が非導通になり、ト
ランスファーゲート４２、ＮＡＮＤゲート４５およびイ
ンバータ４７でラッチされたアドレス信号Ａ０の論理レ
ベルがトランスファーゲート４３、ＮＡＮＤゲート４６
およびインバータ４８を介してノードＮ４５に伝達され
る。このようにして、アドレス信号Ａ０の論理レベル
は、クロック信号ＣＬＫに同期してシフトレジスタＳＲ
１に取込まれる。
【００５４】リセット信号／ＲＳＴＡ′が活性化レベル
の「Ｌ」レベルにされると、ＮＡＮＤゲート４５，４６
の出力信号が「Ｈ」レベルになり、インバータ４７，４
８の出力信号が「Ｌ」レベルにリセットされる。アドレ
ス信号Ａ０．１５〜Ａ０．１に関連する部分もアドレス
信号Ａ０．１６に関連する部分と同様である。
の「Ｌ」レベルにされると、ＮＡＮＤゲート４５，４６
の出力信号が「Ｈ」レベルになり、インバータ４７，４
８の出力信号が「Ｌ」レベルにリセットされる。アドレ
ス信号Ａ０．１５〜Ａ０．１に関連する部分もアドレス
信号Ａ０．１６に関連する部分と同様である。
【００５５】この実施の形態２では、ユーザ側でテスト
モードＢが設定された場合はアドレスキー回路１３をリ
セットするので、半導体メモリが不用意にテストモード
Ａに設定されている場合でもテストモードＡを自動的に
解除できる。また、メーカー側でテストモードＢが設定
された場合はアドレスキー回路１３をリセットしないの
で、テストモードＡが解除されてテストモードＢが解除
されるのを防止することができる。
モードＢが設定された場合はアドレスキー回路１３をリ
セットするので、半導体メモリが不用意にテストモード
Ａに設定されている場合でもテストモードＡを自動的に
解除できる。また、メーカー側でテストモードＢが設定
された場合はアドレスキー回路１３をリセットしないの
で、テストモードＡが解除されてテストモードＢが解除
されるのを防止することができる。
【００５６】［実施の形態３］図１１は、この発明の実
施の形態３による半導体メモリの要部を示すブロック図
である。図１１を参照して、この半導体メモリが実施の
形態１の半導体メモリと異なる点は、パッド５０が追加
されている点である。パッド５０には、テスト信号ＴＥ
が与えられる。パッド５０に与えられたテスト信号ＴＥ
は、テストモード信号ＴＭＡｍ＋１の代わりに論理回路
１８に与えられる。このパッド５０は、メーカー側で半
導体メモリをウェハ状態でテストする場合に用いられ
る。この場合は、半導体メモリの外部制御信号／ＣＥ，
／ＷＥ，／ＯＥ，／ＬＢ，ＵＢ用の端子と、アドレス信
号Ａ０〜Ａ１９用の端子Ｔａ０〜Ｔａ１９と、１６のデ
ータ入出力端子Ｔｄ０〜Ｔｄ１５のうちの４つのデータ
入出力端子Ｔｓ０〜Ｔｄ３と、パッド５０とがテスタに
接続される。
施の形態３による半導体メモリの要部を示すブロック図
である。図１１を参照して、この半導体メモリが実施の
形態１の半導体メモリと異なる点は、パッド５０が追加
されている点である。パッド５０には、テスト信号ＴＥ
が与えられる。パッド５０に与えられたテスト信号ＴＥ
は、テストモード信号ＴＭＡｍ＋１の代わりに論理回路
１８に与えられる。このパッド５０は、メーカー側で半
導体メモリをウェハ状態でテストする場合に用いられ
る。この場合は、半導体メモリの外部制御信号／ＣＥ，
／ＷＥ，／ＯＥ，／ＬＢ，ＵＢ用の端子と、アドレス信
号Ａ０〜Ａ１９用の端子Ｔａ０〜Ｔａ１９と、１６のデ
ータ入出力端子Ｔｄ０〜Ｔｄ１５のうちの４つのデータ
入出力端子Ｔｓ０〜Ｔｄ３と、パッド５０とがテスタに
接続される。
【００５７】メーカー側でテストモードＢを設定する場
合は、テスト信号ＴＥが「Ｈ」レベルにされ、論理回路
１８はデコーダ１６の出力信号ＴＥ１ａ〜ＴＥｎａをそ
れぞれテストモード信号ＴＭＢ１〜ＴＭＢｎとする。し
たがって、この場合も、１６のデータ入出力端子Ｔ０〜
Ｔ１５のうちの４つのデータ入出力端子Ｔ０〜Ｔ３のみ
を用いてテストモードＢを設定することができる。メー
カー側でのテストが終了した後は、テスト信号ＴＥは
「Ｌ」レベルに固定される。たとえばパッド５０をボン
ディングワイヤを介して接地電位ＧＮＤのラインに接続
することにより、テスト信号ＴＥが「Ｌ」レベルに固定
される。
合は、テスト信号ＴＥが「Ｈ」レベルにされ、論理回路
１８はデコーダ１６の出力信号ＴＥ１ａ〜ＴＥｎａをそ
れぞれテストモード信号ＴＭＢ１〜ＴＭＢｎとする。し
たがって、この場合も、１６のデータ入出力端子Ｔ０〜
Ｔ１５のうちの４つのデータ入出力端子Ｔ０〜Ｔ３のみ
を用いてテストモードＢを設定することができる。メー
カー側でのテストが終了した後は、テスト信号ＴＥは
「Ｌ」レベルに固定される。たとえばパッド５０をボン
ディングワイヤを介して接地電位ＧＮＤのラインに接続
することにより、テスト信号ＴＥが「Ｌ」レベルに固定
される。
【００５８】この実施の形態３では、パッド５０を
「Ｈ」レベルにすると、データ信号Ｄ４〜Ｄ７に関係な
くデータ信号Ｄ０〜Ｄ３のみでテストモードＢのモード
１〜ｎのうちのいずれかのモードを設定できる。したが
って、１６のデータ入出力端子Ｔｄ０〜Ｔｄ１５のうち
の４つのデータ入出力端子Ｔｄ０〜Ｔｄ３のみをテスタ
に接続して、メーカー側でテストモードＢを容易に設定
することができる。
「Ｈ」レベルにすると、データ信号Ｄ４〜Ｄ７に関係な
くデータ信号Ｄ０〜Ｄ３のみでテストモードＢのモード
１〜ｎのうちのいずれかのモードを設定できる。したが
って、１６のデータ入出力端子Ｔｄ０〜Ｔｄ１５のうち
の４つのデータ入出力端子Ｔｄ０〜Ｔｄ３のみをテスタ
に接続して、メーカー側でテストモードＢを容易に設定
することができる。
【００５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６０】
【発明の効果】以上のように、この発明に係る半導体装
置では、複数の第１信号端子を介して与えられる信号に
従って複数の第１テストモードのうちのいずれかの第１
テストモードを選択する第１の選択回路と、複数の第２
信号端子を介して与えられる信号に従って複数の第２テ
ストモードのうちのいずれかの第２テストモードを選択
する第２の選択回路と、複数の第３信号端子を介して与
えられる信号に従って複数の第２テストモードのうちの
いずれかの第２テストモードを選択する第３の選択回路
と、制御信号が第１のレベルの場合は第２および第３の
選択回路の両方で選択された第２のテストモードを選択
し、制御信号が第２のレベルの場合は、第２の選択回路
によって選択された第２テストモードを選択する第４の
選択回路と、記第１の選択回路によって選択された第１
テストモードと第４の選択回路によって選択された第２
テストモードとを実行するテストモード実行回路とが設
けられる。したがって、複数の第１信号端子および複数
の第２信号端子をテスタに出力するとともに、制御信号
を第２のレベルにすることにより、複数の第３信号端子
をテスタに接続することなく所望の第２テストモードを
実行することができる。よって、テスタを用いてユーザ
用の第２テストモードを容易に実行することができる。
置では、複数の第１信号端子を介して与えられる信号に
従って複数の第１テストモードのうちのいずれかの第１
テストモードを選択する第１の選択回路と、複数の第２
信号端子を介して与えられる信号に従って複数の第２テ
ストモードのうちのいずれかの第２テストモードを選択
する第２の選択回路と、複数の第３信号端子を介して与
えられる信号に従って複数の第２テストモードのうちの
いずれかの第２テストモードを選択する第３の選択回路
と、制御信号が第１のレベルの場合は第２および第３の
選択回路の両方で選択された第２のテストモードを選択
し、制御信号が第２のレベルの場合は、第２の選択回路
によって選択された第２テストモードを選択する第４の
選択回路と、記第１の選択回路によって選択された第１
テストモードと第４の選択回路によって選択された第２
テストモードとを実行するテストモード実行回路とが設
けられる。したがって、複数の第１信号端子および複数
の第２信号端子をテスタに出力するとともに、制御信号
を第２のレベルにすることにより、複数の第３信号端子
をテスタに接続することなく所望の第２テストモードを
実行することができる。よって、テスタを用いてユーザ
用の第２テストモードを容易に実行することができる。
【００６１】好ましくは、第１の選択回路は、複数の第
１テストモードのうちの予め定められた第１テストモー
ドを選択した場合は制御信号を第２のレベルにし、予め
定められた第１テストモード以外の第１テストモードを
選択した場合は制御信号を第１のレベルにする。この場
合は、所定の第１テストモードを選択することによって
制御信号を第２のレベルにすることができる。
１テストモードのうちの予め定められた第１テストモー
ドを選択した場合は制御信号を第２のレベルにし、予め
定められた第１テストモード以外の第１テストモードを
選択した場合は制御信号を第１のレベルにする。この場
合は、所定の第１テストモードを選択することによって
制御信号を第２のレベルにすることができる。
【００６２】また好ましくは、さらに、制御信号を入力
するための第４信号端子が設けられる。この場合は、外
部から第４信号端子を介して制御信号のレベルを容易に
設定することができる。
するための第４信号端子が設けられる。この場合は、外
部から第４信号端子を介して制御信号のレベルを容易に
設定することができる。
【００６３】また好ましくは、さらに、複数の第１信号
端子を介して予め定められた第１の信号が与えられたこ
とに応じて第１の活性化信号を活性化レベルにする第１
の信号発生回路と、複数の第１信号端子を介して予め定
められた第２の信号が与えられたことに応じて第２の活
性化信号を活性化レベルにする第２の信号発生回路を備
え、第１の選択回路は第１の活性化信号が活性化レベル
にされたことに応じて活性化され、第２および第３の選
択回路は第２の活性化信号が活性化レベルにされたこと
に応じて活性化される。この場合は、所定の第１の信号
が入力された場合のみ第１の選択回路が活性化され、所
定の第２の信号が入力された場合のみ第２および第３の
選択回路が活性化されるので、テストモードが偶然に設
定されるのを防止することができる。
端子を介して予め定められた第１の信号が与えられたこ
とに応じて第１の活性化信号を活性化レベルにする第１
の信号発生回路と、複数の第１信号端子を介して予め定
められた第２の信号が与えられたことに応じて第２の活
性化信号を活性化レベルにする第２の信号発生回路を備
え、第１の選択回路は第１の活性化信号が活性化レベル
にされたことに応じて活性化され、第２および第３の選
択回路は第２の活性化信号が活性化レベルにされたこと
に応じて活性化される。この場合は、所定の第１の信号
が入力された場合のみ第１の選択回路が活性化され、所
定の第２の信号が入力された場合のみ第２および第３の
選択回路が活性化されるので、テストモードが偶然に設
定されるのを防止することができる。
【００６４】また好ましくは、さらに、複数の第２テス
トモードのうちのいずれかの第２テストモードが選択さ
れたことに応じて第１の信号発生回路をリセットし、第
１の活性化信号を非活性化レベルにさせるリセット回路
が設けられる。この場合は、第２テストモードが選択さ
れたことに応じて第１テストモードが解除されるので、
第２テストモードを第１テストモードよりも優先的に実
行することができる。
トモードのうちのいずれかの第２テストモードが選択さ
れたことに応じて第１の信号発生回路をリセットし、第
１の活性化信号を非活性化レベルにさせるリセット回路
が設けられる。この場合は、第２テストモードが選択さ
れたことに応じて第１テストモードが解除されるので、
第２テストモードを第１テストモードよりも優先的に実
行することができる。
【００６５】また好ましくは、リセット回路は、制御信
号が第２のレベルの場合は第１の信号発生回路をリセッ
トしない。この場合は、予め定められた第１テストモー
ドによって制御信号が第２のレベルにされている場合
に、第１の信号発生回路がリセットされて第１テストモ
ードが解除されるのを防止することができる。
号が第２のレベルの場合は第１の信号発生回路をリセッ
トしない。この場合は、予め定められた第１テストモー
ドによって制御信号が第２のレベルにされている場合
に、第１の信号発生回路がリセットされて第１テストモ
ードが解除されるのを防止することができる。
【００６６】また好ましくは、半導体装置は半導体記憶
装置であり、半導体記憶装置は、それぞれに固有のアド
レス信号が予め割当てられた複数のメモリ回路と、複数
の第１信号端子を介して与えられたアドレス信号に従っ
て、複数のメモリ回路のうちのいずれかのメモリ回路を
選択するデコーダと、複数の第２信号端子および複数の
第３信号端子とデコーダによって選択されたメモリ回路
との間でデータ信号の授受を行なうデータ入出力回路と
を備える。この発明は、この場合に特に有効である。
装置であり、半導体記憶装置は、それぞれに固有のアド
レス信号が予め割当てられた複数のメモリ回路と、複数
の第１信号端子を介して与えられたアドレス信号に従っ
て、複数のメモリ回路のうちのいずれかのメモリ回路を
選択するデコーダと、複数の第２信号端子および複数の
第３信号端子とデコーダによって選択されたメモリ回路
との間でデータ信号の授受を行なうデータ入出力回路と
を備える。この発明は、この場合に特に有効である。
【図１】 この発明の実施の形態１による半導体メモリ
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図２】 図１に示した半導体メモリのテストモード
Ａ，Ｂの設定方法を示す図である。
Ａ，Ｂの設定方法を示す図である。
【図３】 図１に示した半導体メモリのテストモードＡ
の設定に関連する部分を示すブロック図である。
の設定に関連する部分を示すブロック図である。
【図４】 図１に示した半導体メモリのテストモードＡ
の設定方法を示すタイムチャートである。
の設定方法を示すタイムチャートである。
【図５】 図１に示した半導体メモリのテストモードＢ
の設定に関連する部分を示すブロック図である。
の設定に関連する部分を示すブロック図である。
【図６】 図５に示した論理回路の要部を示す回路図で
ある。
ある。
【図７】 図１示した半導体メモリのテストモードＢの
設定方法を示すタイムチャートである。
設定方法を示すタイムチャートである。
【図８】 この発明の実施の形態２による半導体メモリ
のリセット回路の構成を示す回路図である。
のリセット回路の構成を示す回路図である。
【図９】 図８で説明した半導体メモリのアドレスキー
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図１０】 図９に示したシフトレジスタの要部を示す
回路図である。
回路図である。
【図１１】 この発明の実施の形態３による半導体メモ
リの要部を示すブロック図である。
リの要部を示すブロック図である。
【図１２】 従来の半導体メモリのテストモードＡの設
定方法を示す図である。
定方法を示す図である。
【図１３】 従来の半導体メモリのテストモードＢの設
定方法を示す図である。
定方法を示す図である。
１ クロック発生回路、２ 列アドレスバッファ、３
行アドレスバッファ、４ 列デコーダ、５ 行デコー
ダ、６ メモリアレイ、７ センスアンプ＋入出力制御
回路、８，９ 入力バッファ、１０，１１ 出力バッフ
ァ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬＰ ビッ
ト線対、Ｔａ０〜Ｔａ１９ アドレス信号入力端子、Ｔ
ｄ０〜Ｔｄ１５ データ入出力端子、１２ スーパーＶ
ＣＣ検出回路、１３，１５ アドレスキー回路、１４，
１６，１７ デコーダ、１８，３５論理回路、２１〜２
３，３４ ＡＮＤゲート、２４，３１ ＯＲゲート、２
５，３２，４７，４８ インバータ、３３，４５，４６
ＮＡＮＤゲート、ＳＲシフトレジスタ、４１〜４４
トランスファーゲート、５０ パッド。
行アドレスバッファ、４ 列デコーダ、５ 行デコー
ダ、６ メモリアレイ、７ センスアンプ＋入出力制御
回路、８，９ 入力バッファ、１０，１１ 出力バッフ
ァ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬＰ ビッ
ト線対、Ｔａ０〜Ｔａ１９ アドレス信号入力端子、Ｔ
ｄ０〜Ｔｄ１５ データ入出力端子、１２ スーパーＶ
ＣＣ検出回路、１３，１５ アドレスキー回路、１４，
１６，１７ デコーダ、１８，３５論理回路、２１〜２
３，３４ ＡＮＤゲート、２４，３１ ＯＲゲート、２
５，３２，４７，４８ インバータ、３３，４５，４６
ＮＡＮＤゲート、ＳＲシフトレジスタ、４１〜４４
トランスファーゲート、５０ パッド。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 真壁 立 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AK07 AK15 5L106 AA15 DD11 EE03
Claims (7)
- 【請求項１】 複数の第１信号端子と複数の第２信号端
子と複数の第３信号端子とを介して与えられる信号に従
って所定の動作を行なう半導体装置であって、 前記複数の第１信号端子を介して与えられる信号に従っ
て複数の第１テストモードのうちのいずれかの第１テス
トモードを選択する第１の選択回路、 前記複数の第２信号端子を介して与えられる信号に従っ
て複数の第２テストモードのうちのいずれかの第２テス
トモードを選択する第２の選択回路、 前記複数の第３信号端子を介して与えられる信号に従っ
て前記複数の第２テストモードのうちのいずれかの第２
テストモードを選択する第３の選択回路、 制御信号が第１のレベルの場合は、前記第２の選択回路
で選択され、かつ前記第３の選択回路によって選択され
た第２テストモードを選択し、前記制御信号が第２のレ
ベルの場合は、前記第２の選択回路によって選択された
第２テストモードを選択する第４の選択回路、および前
記第１の選択回路によって選択された第１テストモード
と前記第４の選択回路によって選択された第２テストモ
ードとを実行するテストモード実行回路を備える、半導
体装置。 - 【請求項２】 前記第１の選択回路は、前記複数の第１
テストモードのうちの予め定められた第１テストモード
を選択した場合は前記制御信号を第２のレベルにし、前
記予め定められた第１テストモード以外の第１テストモ
ードを選択した場合は前記制御信号を第１のレベルにす
る、請求項１に記載の半導体装置。 - 【請求項３】 さらに、前記制御信号を入力するための
第４信号端子を備える、請求項１に記載の半導体装置。 - 【請求項４】 さらに、前記複数の第１信号端子を介し
て予め定められた第１の信号が与えられたことに応じて
第１の活性化信号を活性化レベルにする第１の信号発生
回路、および前記複数の第１信号端子を介して予め定め
られた第２の信号が与えられたことに応じて第２の活性
化信号を活性化レベルにする第２の信号発生回路を備
え、 前記第１の選択回路は、前記第１の活性化信号が活性化
レベルにされたことに応じて活性化され、 前記第２および第３の選択回路は、前記第２の活性化信
号が活性化レベルにされたことに応じて活性化される、
請求項１から請求項３のいずれかに記載の半導体装置。 - 【請求項５】 さらに、前記複数の第２テストモードの
うちのいずれかの第２テストモードが選択されたことに
応じて前記第１の信号発生回路をリセットし、前記第１
の活性化信号を非活性化レベルにさせるリセット回路を
備える、請求項４に記載の半導体装置。 - 【請求項６】 前記リセット回路は、前記制御信号が第
２のレベルの場合は前記第１の信号発生回路をリセット
しない、請求項５に記載の半導体装置。 - 【請求項７】 前記半導体装置は半導体記憶装置であ
り、 前記半導体記憶装置は、 それぞれに固有のアドレス信号が予め割当てられた複数
のメモリ回路、 前記複数の第１信号端子を介して与えられたアドレス信
号に従って、前記複数のメモリ回路のうちのいずれかの
メモリ回路を選択するデコーダ、および前記複数の第２
信号端子および前記複数の第３信号端子と前記デコーダ
によって選択されたメモリ回路との間でデータ信号の授
受を行なうデータ入出力回路を備える、請求項１から請
求項６のいずれかに記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001113535A JP2002313098A (ja) | 2001-04-12 | 2001-04-12 | 半導体装置 |
| US09/973,894 US6795943B2 (en) | 2001-04-12 | 2001-10-11 | Semiconductor device with test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001113535A JP2002313098A (ja) | 2001-04-12 | 2001-04-12 | 半導体装置 |
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