JP2007310989A - 半導体記憶装置及びそのテスト方法 - Google Patents
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Abstract
【解決手段】モードレジスタ112に所定のコードが設定されると、切り替え信号生成回路111が活性化し、切り替え信号TCLKEがハイレベルとなる。切り替え信号TCLKEがハイレベルとなると、データ入出力端子DQより供給される入力データが内部クロックICLKとして用いられる。これにより、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号をデータ入出力端子DQから受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。
【選択図】図1
Description
102 冗長メモリセルアレイ
110 周辺回路部
111 切り替え信号生成回路
112 モードレジスタ
113 基準電圧生成回路
114 ヒューズ回路
115 疑似調整回路
116 ヒューズ回路
121 DQレシーバ
122 CLKレシーバ
123 ADDレシーバ
124 CMDレシーバ
131 DQラッチ
133 ADDラッチ
134 CMDデコーダ
141 ORゲート
142 ANDゲート
200 半導体ウェハ
201 プローブカード
201a〜201e プローブ
DQ データ入出力端子
CLK クロック端子
ADD アドレス端子
CMD コマンド端子
cont 調整信号
ICLK 内部クロック
TCLKE 切り替え信号
Vref 基準電圧端子
Claims (10)
- クロック信号に同期して少なくともアドレス信号及びコマンドを受け付け可能な半導体記憶装置であって、
データ入出力端子と、前記クロック信号が入力されるクロック端子と、前記アドレス信号が入力されるアドレス端子と、前記コマンドが入力されるコマンド端子と、前記クロック信号、前記アドレス信号及び前記コマンドのいずれか一つを前記データ入出力端子から受け付け可能に切り替える切り替え手段とを備えることを特徴とする半導体記憶装置。 - 所定のコマンドと前記アドレス端子から入力されるコードの組み合わせによって切り替え信号を活性化させる切り替え信号生成回路をさらに備え、前記切り替え手段は、前記切り替え信号の活性化に応答して切り替えを行うことを特徴とする請求項1に記載の半導体記憶装置。
- 基準電圧を生成する基準電圧生成回路と、前記基準電圧を調整するための調整信号を恒久的に生成する不揮発性記憶回路と、前記調整信号を一時的に生成する疑似調整回路とをさらに備え、
前記疑似調整回路は、前記切り替え信号が活性化した状態で、前記アドレス端子から入力されるコードに基づいて前記調整信号を一時的に生成することを特徴とする請求項2に記載の半導体記憶装置。 - 前記不揮発性記憶回路がヒューズであることを特徴とする請求項3に記載の半導体記憶装置。
- それぞれデータ入出力端子、クロック端子、アドレス端子及びコマンド端子を有する複数の半導体記憶装置に対し、前記複数の半導体記憶装置間で前記クロック端子、前記アドレス端子及び前記コマンド端子をそれぞれ共通接続した状態で動作テストを行う半導体記憶装置のテスト方法であって、
前記半導体記憶装置の内部で生成される基準電圧を測定する第1のステップと、前記基準電圧の測定結果に基づいて、前記基準電圧を一時的に調整するためのコードを生成する第2のステップと、前記データ入出力端子からクロック信号、アドレス信号及びコマンドのいずれか一つを受け付け可能なテストモードにエントリさせる第3のステップと、前記テストモードにエントリした状態で、前記データ入出力端子又は前記アドレス端子を介して前記コードを供給する第4のステップとを備えることを特徴とする半導体記憶装置のテスト方法。 - 前記第4のステップにおいては、前記アドレス端子を介して前記コードを前記複数の半導体記憶装置に対して共通に供給するとともに、前記データ入出力端子を介して前記クロック信号を前記複数の半導体記憶装置の一部に対して選択的に供給し、前記複数の半導体記憶装置に設けられた前記クロック端子へのクロック信号の供給を停止することを特徴とする請求項5に記載の半導体記憶装置のテスト方法。
- 前記第4のステップを終了した後、前記複数の半導体記憶装置に対してデータの書き込み及び読み出しを行う第5のステップをさらに備えることを特徴とする請求項5又は6に記載の半導体記憶装置のテスト方法。
- 前記第5のステップを終了した後、前記基準電圧を恒久的に調整するため不揮発性記憶回路に対して書き込みを行う第6のステップをさらに備えることを特徴とする請求項7に記載の半導体記憶装置のテスト方法。
- 前記不揮発性記憶回路がヒューズであり、前記第6のステップは前記ヒューズを切断することにより行うことを特徴とする請求項8に記載の半導体記憶装置のテスト方法。
- 前記複数の半導体記憶装置が同一の半導体ウェハ上に形成されていることを特徴とする請求項5乃至9のいずれか一項に記載の半導体記憶装置のテスト方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7634702B2 (en) * | 2004-07-16 | 2009-12-15 | Samsung Electronics Co., Ltd. | Integrated circuit apparatus having improved test circuit and method of testing the integrated circuit apparatus |
KR20180008105A (ko) * | 2016-07-15 | 2018-01-24 | 에스케이하이닉스 주식회사 | 반도체 테스트 장치 및 반도체 테스트 방법 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8582374B2 (en) * | 2009-12-15 | 2013-11-12 | Intel Corporation | Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system |
JP5567956B2 (ja) * | 2010-09-16 | 2014-08-06 | 矢崎総業株式会社 | 複数組電池のセル電圧均等化装置 |
JP5592238B2 (ja) * | 2010-11-18 | 2014-09-17 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその制御方法 |
KR102087759B1 (ko) * | 2013-11-04 | 2020-03-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 동작방법 및 다수의 반도체 메모리 장치를 포함하는 반도체 메모리 모듈의 동작방법 |
JP6740762B2 (ja) * | 2016-07-13 | 2020-08-19 | 日亜化学工業株式会社 | 発光装置およびその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07141041A (ja) * | 1993-11-12 | 1995-06-02 | Nec Corp | トリミング方法及び回路 |
JPH11176196A (ja) * | 1997-12-08 | 1999-07-02 | Samsung Electron Co Ltd | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 |
JP2002313098A (ja) * | 2001-04-12 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置 |
JP2002319300A (ja) * | 2001-04-23 | 2002-10-31 | Nec Microsystems Ltd | 半導体記憶装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6212089B1 (en) * | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
US5801985A (en) * | 1995-07-28 | 1998-09-01 | Micron Technology, Inc. | Memory system having programmable control parameters |
US6052321A (en) * | 1997-04-16 | 2000-04-18 | Micron Technology, Inc. | Circuit and method for performing test on memory array cells using external sense amplifier reference current |
US6320785B1 (en) * | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
JPH11353900A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
JP2003307545A (ja) | 2002-04-15 | 2003-10-31 | Hitachi Ltd | 半導体検査装置、半導体集積回路装置、検査方法および製造方法 |
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JP4408193B2 (ja) | 2002-08-08 | 2010-02-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置の試験方法 |
KR100452334B1 (ko) * | 2002-10-30 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 모드진입 제어회로 및 모드진입 방법 |
JP2004198367A (ja) | 2002-12-20 | 2004-07-15 | Fujitsu Ltd | 半導体装置及びその試験方法 |
JP2005108318A (ja) * | 2003-09-30 | 2005-04-21 | Toshiba Corp | 半導体装置および半導体装置のテスト方法 |
DE102004017863B4 (de) * | 2004-04-13 | 2014-09-25 | Qimonda Ag | Schaltung und Verfahren zum Ermitteln eines Referenzpegels für eine solche Schaltung |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07141041A (ja) * | 1993-11-12 | 1995-06-02 | Nec Corp | トリミング方法及び回路 |
JPH11176196A (ja) * | 1997-12-08 | 1999-07-02 | Samsung Electron Co Ltd | 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置 |
JP2002313098A (ja) * | 2001-04-12 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置 |
JP2002319300A (ja) * | 2001-04-23 | 2002-10-31 | Nec Microsystems Ltd | 半導体記憶装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7634702B2 (en) * | 2004-07-16 | 2009-12-15 | Samsung Electronics Co., Ltd. | Integrated circuit apparatus having improved test circuit and method of testing the integrated circuit apparatus |
KR20180008105A (ko) * | 2016-07-15 | 2018-01-24 | 에스케이하이닉스 주식회사 | 반도체 테스트 장치 및 반도체 테스트 방법 |
KR102538991B1 (ko) | 2016-07-15 | 2023-06-02 | 에스케이하이닉스 주식회사 | 반도체 테스트 장치 및 반도체 테스트 방법 |
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