JP4934656B2 - 半導体記憶装置のテスト方法 - Google Patents

Description

本発明は半導体記憶装置及びそのテスト方法に関し、特に、内部生成される基準電圧などを一時的に調整可能な半導体記憶装置及びそのテスト方法に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置の製造プロセスにおいては、ウェハ状態で各種の動作試験が行われることが多い。動作試験では、例えばデータの読み出しや書き込みができない不良アドレスの検出が行われ、検出された不良アドレスは冗長セルによって救済される。不良セルから冗長セルへの置換は、主にヒューズのトリミングにより行われる。

ウェハ状態での動作試験はチップごとに行うのではなく、複数個のチップに対して並列に行うことが一般的である。つまり、テスト対象となる複数のチップ間でクロック端子、アドレス端子及びコマンド端子をそれぞれ共通接続することにより、これらチップに共通のクロック信号、アドレス信号及びコマンドを与え、この状態で実際にデータの読み出しや書き込みが行われる。少なくとも出力データに関してはチップごとに個別である必要があることから、データ入出力端子については当然ながら共通接続されない。

しかしながら、このような動作試験の段階では、チップ内部で生成される基準電圧などの微調整が完了しておらず、そのままでは正しいテストを行うことができない。このため従来は、本来チップ内部で生成される基準電圧を一時的に外部から印加し、この状態で動作試験を実行していた。外部から印加する基準電圧は設計値とほぼ等しい電圧であり、このため、ほぼ設計どおりの条件下で動作試験を行うことが可能となる。

ところが、外部から印加する基準電圧は、微調整後に得られる本来の基準電圧と完全に一致している訳ではない。つまり、設計値により近くなるよう基準電圧の微調整を行ったとしても、各種の要因によって必ずしも設計値どおりの値が得られるとは限らないため、外部から設計値どおりの基準電圧を印加する方法では、微調整後の本来のデバイスの状態を正確に実現することはできない。

このため、従来の方法では、微調整後に得られる本来の基準電圧とは僅かに異なる基準電圧を用いた状態で動作試験が行われることになり、これが動作試験の精度を低下させることがあった。但し、動作試験時における基準電圧のズレは僅かであり、これによって動作試験の精度が大幅に低下することはない。しかしながら、半導体記憶装置の低電圧化や大容量化が進むと、このような基準電圧の僅かなズレによる動作試験精度の低下が無視できなくなるものと考えられる。

このような問題を解決する方法として、まずヒューズトリミングにより基準電圧の微調整を行い、それから不良アドレスを検出するための動作試験を行う、という方法が考えられる。しかしながら、この方法では、不良アドレスを検出した後、再びヒューズトリミングによって冗長セルへの置換を行う必要がある。つまり、２回のトリミング工程が必要となってしまう。このため、製造コストが増大するだけでなく、電極パッドに加わるダメージが増大し、信頼性が低下するという問題が生じてしまう。

上記の問題を解決する別の方法として、テストモードにて基準電圧の微調整を一時的に行うコードを入力し、この状態で不良アドレスを検出するための動作試験を行う方法も考えられる。しかしながら、このようなテストモードへのエントリは、モードレジスタセット（ＭＲＳ）コマンドを発行した状態でアドレス端子から所定のコードを入力する必要があるため、テスト対象となっている各チップに個別のコードを入力することができない。もちろん、アドレス端子をチップ間で共通接続せず、テスト対象となるチップごとに個別のアドレスを入力可能に構成すればよいが、この場合は、テスタが大幅に複雑化してしまう。

その他、半導体記憶装置のテストに関する従来技術としては、特許文献１〜４に記載された技術が知られている。
特開２００３−３０７５４５号公報 特開２００４−４６９２７号公報 特開２００４−１９８３６７号公報 特開２００４−７１０９８号公報

このように、従来の半導体記憶装置では、微調整後に得られる本来の基準電圧を用いて動作試験を行うことは困難であった。したがって、本発明は、テスタを大幅に複雑化させることなく、微調整後に得られる本来の基準電圧を用いて動作試験を行うことが可能な半導体記憶装置及びそのテスト方法を提供することを目的とする。

本発明による半導体記憶装置は、クロック信号に同期して少なくともアドレス信号及びコマンドを受け付け可能な半導体記憶装置であって、データ入出力端子と、クロック信号が入力されるクロック端子と、アドレス信号が入力されるアドレス端子と、コマンドが入力されるコマンド端子と、クロック信号、アドレス信号及びコマンドのいずれか一つをデータ入出力端子から受け付け可能に切り替える切り替え手段とを備えることを特徴とする。

また、本発明による半導体記憶装置のテスト方法は、それぞれデータ入出力端子、クロック端子、アドレス端子及びコマンド端子を有する複数の半導体記憶装置に対し、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子をそれぞれ共通接続した状態で動作テストを行う半導体記憶装置のテスト方法であって、半導体記憶装置の内部で生成される基準電圧を測定する第１のステップと、基準電圧の測定結果に基づいて、基準電圧を一時的に調整するためのコードを生成する第２のステップと、データ入出力端子からクロック信号、アドレス信号及びコマンドのいずれか一つを受け付け可能なテストモードにエントリさせる第３のステップと、テストモードにエントリした状態で、データ入出力端子又はアドレス端子を介してコードを供給する第４のステップとを備えることを特徴とする。

本発明によれば、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号、アドレス信号及びコマンドのいずれか一つをデータ入出力端子から受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。

つまり、クロック信号をデータ入出力端子から受け付け可能に構成すれば、所定のコードを入力すべきチップに対して、コマンドやコードを取り込むトリガとなるクロック信号を選択的に供給することができ、チップごとに擬似的な微調整を行うことが可能となる。また、アドレス信号をデータ入出力端子から受け付け可能に構成すれば、所定のコードを入力すべきチップに対して、データ入出力端子からコードを入力することが可能となり、この場合もチップごとに擬似的な微調整を行うことが可能となる。さらに、コマンドをデータ入出力端子から受け付け可能に構成すれば、所定のコードを入力すべきチップに対して、データ入出力端子からコマンドを入力することが可能となり、この場合もチップごとに擬似的な微調整を行うことが可能となる。

このように、本発明によれば、データ入出力端子を除く全ての端子を共通接続することにより複数の半導体記憶装置を並列にテストする場合であっても、微調整後に得られる本来の基準電圧を擬似的に内部生成させることが可能となる。このため、テスタを大幅に複雑化させることなく、正確な動作試験を行うことが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示す図である。

本実施形態による半導体記憶装置は、クロック信号に同期した動作を行う半導体記憶装置、例えばシンクロナスＤＲＡＭであり、図１に示すように、データの入出力が行われるデータ入出力端子ＤＱと、クロック信号が入力されるクロック端子ＣＬＫと、アドレス信号が入力されるアドレス端子ＡＤＤと、コマンドが入力されるコマンド端子ＣＭＤを有している。データ入出力端子ＤＱの数はデータの入出力幅によって異なるが、一例として、本実施形態では１つ（×１品）としている。また、コマンド端子ＣＭＤは、ＲＡＳ端子、ＣＡＳ端子、ＷＥ端子、ＣＳ端子などを含む端子群である。

データ入出力端子ＤＱ、クロック端子ＣＬＫ、アドレス端子ＡＤＤ及びコマンド端子ＣＭＤは、それぞれＤＱレシーバ１２１、ＣＬＫレシーバ１２２、ＡＤＤレシーバ１２３及びＣＭＤレシーバ１２４に接続されており、各端子より供給される信号は、対応するレシーバ１２１〜１２４を介して内部に供給される。

ＤＱレシーバ１２１、ＡＤＤレシーバ１２３及びＣＭＤレシーバ１２４の出力は、それぞれＤＱラッチ１３１、ＡＤＤラッチ１３３及びＣＭＤデコーダ１３４のデータ入力端Ｄに供給される。ＤＱラッチ１３１、ＡＤＤラッチ１３３及びＣＭＤデコーダ１３４は、クロック入力端Ｃに供給される内部クロックＩＣＬＫに同期してデータを取り込み、取り込んだデータをデータ出力端Ｑから出力する回路である。これらＤＱラッチ１３１、ＡＤＤラッチ１３３及びＣＭＤデコーダ１３４の出力は、いずれも周辺回路部１１０に供給される。

一方、ＣＬＫレシーバ１２２の出力はＯＲゲート１４１の一方の入力端に供給される。ＯＲゲート１４１の出力は内部クロックＩＣＬＫとして用いられ、上述したＤＱラッチ１３１、ＡＤＤラッチ１３３及びＣＭＤデコーダ１３４に供給されるとともに、周辺回路部１１０に供給され、周辺回路部１１０のタイミング信号として用いられる。

ＯＲゲート１４１の他方の入力端には、ＡＮＤゲート１４２の出力である内部信号ＴＷＤＡが供給される。図１に示すように、ＡＮＤゲート１４２の入力端には、ＤＱレシーバ１２１の出力信号及び切り替え信号ＴＣＬＫＥが供給される。切り替え信号ＴＣＬＫＥは、通常ローレベルであり、このため、ＡＮＤゲート１４２の出力は通常ローレベルに固定されている。このため、ＯＲゲート１４１は、ＣＬＫレシーバ１２１の出力をそのまま内部クロックＩＣＬＫとして通常出力することになる。

周辺回路部１１０には、メモリセルアレイ１０１に対するデータの書き込み及び読み出しを行うために必要な各種の回路が含まれているが、図１では本発明に密接に関連する要素のみを表示してある。周辺回路部１１０に含まれるモードレジスタ１１２は、コマンド端子ＣＭＤより所定のコマンドが供給されると書き込みが可能となるレジスタであり、ここに書き込まれたコードにしたがって半導体記憶装置の動作モードが選択される。モードレジスタ１１２に書き込むコードは、アドレス端子ＡＤＤより供給する。

モードレジスタ１１２に所定のコードが設定されると、切り替え信号生成回路１１１が活性化し、切り替え信号ＴＣＬＫＥがハイレベルとなる。上述の通り、切り替え信号ＴＣＬＫＥはＡＮＤゲート１４２に供給される。

また、周辺回路部１１０には、基準電圧Ｖｒｅｆ０を生成する基準電圧生成回路１１３が含まれている。基準電圧Ｖｒｅｆ０は、所望の値（例えば１．２Ｖ）となるように回路設計されているが、製造ばらつきなどにより多少のばらつきが不可避的に発生する。しかしながら、基準電圧Ｖｒｅｆ０はワード線レベルなど種々の内部電圧の基準となる電圧であることから、許容される誤差は非常に小さい。

このため、周辺回路部１１０にはヒューズ回路１１４が設けられており、ヒューズ回路１１４に含まれる所定のヒューズを切断することによって、基準電圧Ｖｒｅｆ０のレベルを微調整することができる。つまり、ヒューズ回路１１４に含まれるヒューズの切断パターンに応じて調整信号ｃｏｎｔの値が変化し、これを基準電圧生成回路１１３に供給することにより、基準電圧Ｖｒｅｆ０のレベルを調整することができる。ヒューズが切断されると、生成される調整信号ｃｏｎｔの値は恒久的に固定され、これにより基準電圧Ｖｒｅｆ０を正しい値に保持することが可能となる。

尚、基準電圧生成回路１１３により生成された基準電圧Ｖｒｅｆ０は、基準電圧端子Ｖｒｅｆを介して外部から参照することが可能である。

さらに、周辺回路部１１０には調整信号ｃｏｎｔを一時的に生成する疑似調整回路１１５が設けられている。疑似調整回路１１５によって調整信号ｃｏｎｔを生成させる場合、モードレジスタ１１２に所定のコードを設定した後、生成すべき調整信号ｃｏｎｔの値に応じたコードを入力する。この場合も、コードはアドレス端子ＡＤＤを介して入力することができる。

さらに、周辺回路部１１０にはアドレス置換用のヒューズ回路１１６が設けられている。このヒューズは、メモリセルアレイ１０１に含まれる欠陥セルを冗長メモリセルアレイ１０２に置き換えるためのヒューズである。

以上が、本実施形態による半導体記憶装置の主要部の構成である。

次に、本実施形態による半導体記憶装置のテスト方法について説明する。

図２は、本実施形態による半導体記憶装置のテスト方法の大まかな流れを示すフローチャートである。

図２に示すように、まず基準電圧Ｖｒｅｆ０の疑似調整を行う（ステップＳ１１）。このステップは本発明の重要な特徴であり、その詳細については後述する。疑似調整が完了すると、基準電圧生成回路１１３が生成する基準電圧Ｖｒｅｆ０は設計値とほぼ一致した値となり、ヒューズ回路１１４のトリミング後の状態が模擬的に実現される。

次に、実際にデータの書き込み及び読み出しを行うことによって、不良アドレスの検出、つまり動作試験を行う（ステップＳ１２）。これにより検出された不良アドレスは、テスタの内部に一時的に記憶され、不良アドレスに関する情報に基づいて、ヒューズ回路１１６のトリミングを行う（ステップＳ１３）。この時、ヒューズ回路１１４のトリミングも併せて行われる。

トリミングはレーザービームの照射によって行っても構わないし、大電流の印加によって行っても構わない。これにより、メモリセルアレイ１０１に含まれる欠陥セルが冗長メモリセルアレイ１０２内の正常セルに置き換えられ、不良アドレスが救済される。また、ヒューズ回路１１４のトリミングにより、基準電圧Ｖｒｅｆ０の恒久的な微調整も完了する。

このようにして半導体記憶装置の調整が完了すると、再度データの書き込み及び読み出しを行うことによって、選別試験を行う（ステップＳ１４）。その結果、選別試験をパスしたチップについては（ステップＳ１５：ＹＥＳ）、良品として取り扱われ（ステップＳ１６）、選別試験をパスしなかったチップについては（ステップＳ１５：ＮＯ）、不良品として取り扱われる（ステップＳ１７）。

以上が、本実施形態による半導体記憶装置のテスト方法の大まかな流れである。

このようなテストは、半導体ウェハの状態で複数の半導体記憶装置（チップ）に対して並列に行われる。つまり、図３に示すように、半導体ウェハ２００に含まれる半導体記憶装置のうち、ｉ×ｊ個の半導体記憶装置に対して並列にテストが行われる。並列にテストされるｉ×ｊ個の半導体記憶装置は、いわゆるＤＵＴ（Device Under Test）と呼ばれる。ＤＵＴの数は、テスタに設けられたプローブカード２０１の構成に依存し、例えば１８０個の半導体記憶装置が並列にテストされる。

プローブカード２０１は、テスト対象となる半導体記憶装置に設けられた各端子と接触するための多数のプローブを有しているが、図３に示すように、クロック端子ＣＬＫに接続するためのプローブ２０１ａ、アドレス端子ＡＤＤに接続するためのプローブ２０１ｂ及びコマンド端子ＣＭＤに接続するためのプローブ２０１ｃは、それぞれチップ間で共通接続されている。これは、不良アドレスを検出するための動作試験（ステップＳ１２参照）や、不良品を発見するための選別試験（ステップＳ１４参照）においては、各半導体記憶装置に個別のクロック信号、アドレス信号及びコマンドを供給する必要がなく、全ての半導体記憶装置に対してこれら信号を共通に与えればよいからである。

これに対し、入出力するデータに関してはチップごとに個別である必要があることから、データ入出力端子ＤＱに接続するためのプローブ２０１ｄについては共通接続されず、チップごとに個別接続される。また、基準電圧Ｖｒｅｆ０を個別に参照するため、基準電圧端子Ｖｒｅｆに接続するためのプローブ２０１ｅについても共通接続されず、チップごとに個別接続される。

このような構成を有するプローブカード２０１を用いると、従来は、チップごとにコマンドを個別に入力したり、チップごとに個別のコードを入力したりすることはできなかったが、本実施形態による半導体記憶装置ではこれが可能となる。このようなチップごとの個別制御は、ステップＳ１１における基準電圧Ｖｒｅｆ０の疑似調整において行われる。

図４は、基準電圧Ｖｒｅｆ０の疑似調整（ステップＳ１１）をより詳細に説明するフローチャートである。

基準電圧Ｖｒｅｆ０の疑似調整においては、まず、基準電圧端子Ｖｒｅｆを介して基準電圧Ｖｒｅｆ０の測定を行う（ステップＳ２１）。図３に示したとおり、基準電圧端子Ｖｒｅｆに接続するためのプローブについてはチップごとに個別接続されていることから、基準電圧Ｖｒｅｆ０はチップごとに測定される。

次に、基準電圧Ｖｒｅｆ０の測定結果に基づいて、疑似調整回路１１５に供給すべきコードを生成する（ステップＳ２２）。生成されるコードは基準電圧Ｖｒｅｆ０の測定結果に応じて一義的に決まり、一例として、測定した基準電圧Ｖｒｅｆ０が設計値よりも０．０１Ｖ高ければ、基準電圧Ｖｒｅｆ０が０．０１Ｖ低くなるように微調整すべく、図５に示す「コードＤ」が割り当てられる。同様にして、測定した基準電圧Ｖｒｅｆ０が設計値よりも０．０２Ｖ低ければ、基準電圧Ｖｒｅｆ０が０．０２Ｖ高くなるように微調整すべく、図５に示す「コードＧ」が割り当てられる。

このようなコードの生成を全ての半導体記憶装置に対して行うと、図５に示すように、基準電圧Ｖｒｅｆ０の測定結果に応じて、ｉ×ｊ個の半導体記憶装置が複数のグループに分類されることになる。同一のグループに属する半導体記憶装置は、基準電圧Ｖｒｅｆ０のズレがほぼ一致しているため、以下に説明するように、基準電圧Ｖｒｅｆ０の疑似的な調整を共通に行うことができる。

次に、タイミング図である図６に示すように、コマンド端子ＣＭＤを介して所定のコマンド（モードレジスタセット）を発行した後、アドレス端子ＡＤＤを介してモードレジスタ１１２に所定のコードを設定することによって切り替え信号生成回路１１１を活性化させる（ステップＳ２３）。上述の通り、アドレス端子ＡＤＤ及びコマンド端子ＣＭＤに接続するためのプローブは、チップ間で共通接続されていることから、全ての半導体記憶装置内の切り替え信号生成回路１１１が活性化し、切り替え信号ＴＣＬＫＥがハイレベルとなる。これにより、基準電圧Ｖｒｅｆ０を疑似調整するためのテストモードにエントリする。

次に、所定のグループを選択し（ステップＳ２４）、選択されたグループのデータ入出力端子ＤＱにクロック信号を選択的に供給する（ステップＳ２５）。この時、クロック端子ＣＬＫにはクロック信号を供給せず、ローレベルに固定する。選択されていないグループのデータ入出力端子ＤＱもローレベルに固定する。

これにより、選択されたグループにおいては、データ入出力端子ＤＱを介して供給されたクロック信号がＡＮＤゲート１４２及びＯＲゲート１４１を介して再生されるため、図６に示すように内部クロックＩＣＬＫは正常にクロッキングされる。これに対し、選択されていないグループにおいては、クロック端子ＣＬＫ及びデータ入出力端子ＤＱの両方がローレベルに固定されるため、図６に示すように内部クロックＩＣＬＫは停止した状態となる。つまり、選択されたグループは、内部クロックＩＣＬＫに同期してコードを受け付け可能な状態となる一方、選択されていないグループはコードを受け付けられない状態となる。

この状態で、選択したグループに割り当てられたコードをアドレス端子ＡＤＤを介して供給する（ステップＳ２６）。上述の通り、アドレス端子ＡＤＤに接続するためのプローブは、チップ間で共通接続されていることから、全ての半導体記憶装置に同一のコードが供給されることになる。しかしながら、選択されていないグループでは内部クロックＩＣＬＫの停止によりコードを受け付けることができないため、供給されたコードは、選択されたグループの疑似調整回路１１５にのみ供給される。

これにより、選択されたグループに属する半導体記憶装置内では、基準電圧Ｖｒｅｆ０が正しく疑似調整された状態となる。例えば、図５に示す「コードＤ」が割り当てられた半導体記憶装置では、基準電圧Ｖｒｅｆ０が０．０１Ｖ低くなるよう微調整される。このような処理をグループごとに行い（ステップＳ２４〜Ｓ２７）、全てのグループについて疑似調整が完了すると（ステップＳ２７：ＹＥＳ）、一連の疑似調整処理（ステップＳ１１）が完了する。

その後は、図２を用いて説明したとおりのテストが行われる。この時、ステップＳ１２における不良アドレスの検出においては、従来のように基準電圧Ｖｒｅｆ０を外部から印加するのではなく、実際の動作条件と同じように基準電圧Ｖｒｅｆ０を内部発生させている。つまり、トリミングによって得られる微調整後の基準電圧Ｖｒｅｆ０と全く同じ電圧を用いて動作試験が行われることから、極めて正確なテストを行うことが可能となる。

以上説明したように、本実施形態による半導体記憶装置は、切り替え信号ＴＣＬＫＥをハイレベルとすることにより、データ入出力端子ＤＱからクロック信号を受けることが可能となる。このため、図３に示すように、複数のチップ間でクロック端子、アドレス端子及びコマンド端子をそれぞれ共通接続する一般的なプローブカード２０１を用いた場合であっても、疑似調整回路１１５の設定を個別に行うことが可能となる。

その結果、トリミングによって得られる微調整後の基準電圧Ｖｒｅｆ０と全く同じ電圧を用いて各種試験や調整作業を行うことが可能となる。これにより、不良アドレスの検出など各種ファンクション試験を正確に行うことができ、さらに、セルフリフレッシュタイマー周期の調整、基板電位の設定、ワード線電位の設定などの各種内部設定を正しく行うことが可能となる。

したがって、基準電圧Ｖｒｅｆ０の僅かな誤差が動作試験に実質的な影響を与えうる半導体記憶装置、特に、低電圧化や大容量化が進んだシンクロナスＤＲＡＭに対する動作試験を正確に行うことが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、切り替え信号ＴＣＬＫＥを活性化させることによって、データ入出力端子ＤＱからクロック信号を受け付け可能としているが、図７に示すように、ＯＲゲート１４１をアドレス信号のパス上に配置すれば、データ入出力端子ＤＱからアドレス信号を入力することが可能となる。この場合は、ステップＳ２６におけるコードの入力において、選択したグループのデータ入出力端子ＤＱにコードを選択的に供給すればよい。これにより、選択したグループの疑似調整回路１１５に対して、コードを選択的に供給することが可能となる。但しこの場合、データ入出力端子ＤＱの数として、コード入力に必要なビット数以上の数が必要である。

また、図８に示すように、ＯＲゲート１４１をコマンドのパス上に配置すれば、データ入出力端子ＤＱからコマンドを入力することも可能となる。但しこの場合も、データ入出力端子ＤＱの数として、コマンド入力に必要なビット数以上の数が必要である。尚、図７及び図８に示す構成は、図１に示した実施形態と比べて回路構成がやや複雑となる。

また、上記実施形態による半導体記憶装置にはヒューズ回路１１４が備えられ、これをトリミングすることによって調整信号ｃｏｎｔを恒久的に生成しているが、調整信号ｃｏｎｔを恒久的に生成可能である限り、ＲＯＭ回路など他の不揮発性記憶回路を用いても構わない。

さらに、本発明の対象がＤＲＡＭに限定されるものではなく、他の半導体記憶装置に対しても適用可能である。

本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示す図である。 本発明の好ましい実施形態による半導体記憶装置のテスト方法の大まかな流れを示すフローチャートである。 半導体ウェハ２００及びこれをテストするためのプローブカード２０１を示す図である。 基準電圧Ｖｒｅｆ０の疑似調整（ステップＳ１１）をより詳細に説明するフローチャートである。 設定すべきコードごとに半導体記憶装置をグループ分けした状態を模式的に示す図である。 疑似調整回路１１５の設定方法を説明するためのタイミング図である。 本発明の一変形例による半導体記憶装置の主要部の構成を示す図である。 本発明の他の変形例による半導体記憶装置の主要部の構成を示す図である。

符号の説明

１０１ メモリセルアレイ
１０２ 冗長メモリセルアレイ
１１０ 周辺回路部
１１１ 切り替え信号生成回路
１１２ モードレジスタ
１１３ 基準電圧生成回路
１１４ ヒューズ回路
１１５ 疑似調整回路
１１６ ヒューズ回路
１２１ ＤＱレシーバ
１２２ ＣＬＫレシーバ
１２３ ＡＤＤレシーバ
１２４ ＣＭＤレシーバ
１３１ ＤＱラッチ
１３３ ＡＤＤラッチ
１３４ ＣＭＤデコーダ
１４１ ＯＲゲート
１４２ ＡＮＤゲート
２００ 半導体ウェハ
２０１ プローブカード
２０１ａ〜２０１ｅ プローブ
ＤＱ データ入出力端子
ＣＬＫ クロック端子
ＡＤＤ アドレス端子
ＣＭＤ コマンド端子
ｃｏｎｔ 調整信号
ＩＣＬＫ 内部クロック
ＴＣＬＫＥ 切り替え信号
Ｖｒｅｆ 基準電圧端子

Claims (8)

1. 複数の半導体記憶装置間でクロック端子、アドレス端子、及び、コマンド端子をそれぞれ共通接続し、かつ、当該複数の半導体記憶装置間でデータ端子を共通接続しない状態で、前記複数の半導体記憶装置のうちの一部の半導体記憶装置のそれぞれの前記データ端子にクロック信号、テストコード、又は、コマンドを供給し、前記複数の半導体記憶装置の残りの半導体記憶装置の前記データ端子には前記クロック信号、前記テストコード、及び、前記コマンドを供給しない個別制御工程と、
   前記複数の半導体記憶装置間で前記クロック端子、前記アドレス端子、及び、前記コマンド端子をそれぞれ共通接続し、かつ、当該複数の半導体記憶装置間で前記データ端子を共通接続しない状態で、前記複数の半導体記憶装置の前記クロック端子に前記クロック信号を、前記複数の半導体記憶装置の前記アドレス端子に前記テストコードを、前記複数の半導体記憶装置の前記コマンド端子に前記コマンドを、それぞれ供給する並列制御工程と、
   を備える半導体記憶装置のテスト方法。
2. 前記並列制御工程は、前記複数の半導体記憶装置の所定の特性を測定する工程であり、前記個別制御工程は、前記複数の半導体記憶装置のうちの前記一部の半導体記憶装置の前記特性を所望の値に調整する工程であることを特徴とする請求項１に記載の半導体記憶装置のテスト方法。
3. 前記個別制御工程が、前記複数の半導体記憶装置のうちの前記一部の半導体記憶装置の前記データ端子から、前記クロック信号を供給し、前記複数の半導体記憶装置の前記クロック端子からは前記クロック信号を供給しない工程であることを特徴とする請求項１又は２に記載の半導体記憶装置のテスト方法。
4. 前記個別制御工程が、前記複数の半導体記憶装置のうちの前記一部の半導体記憶装置の前記データ端子から、前記テストコードを供給し、前記複数の半導体記憶装置の前記アドレス端子からは前記テストコードを供給しない工程であることを特徴とする請求項１又は２に記載の半導体記憶装置のテスト方法。
5. 前記個別制御工程が、前記複数の半導体記憶装置のうちの前記一部の半導体記憶装置の前記データ端子から、前記コマンドを供給し、前記複数の半導体記憶装置の前記コマンド端子からは前記コマンドを供給しない工程であることを特徴とする請求項１又は２に記載の半導体記憶装置のテスト方法。
6. 前記個別制御工程と前記並列制御工程とを、所定の前記コマンドと所定の前記テストコードとの組み合わせで切り替えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置のテスト方法。
7. 前記個別制御工程は、基準電圧を一時的に調整するための調整コードを生成するステップと、前記調整コードを前記複数の半導体記憶装置のうちの前記一部の半導体記憶装置に前記テストコードとして供給するステップとを含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置のテスト方法。
8. 前記並列制御工程は、前記個別制御工程の前に行なわれる第１の並列制御工程と前記個別制御工程の後に行なわれる第２の並列制御工程とを含み、
   前記第１の並列制御工程は、前記複数の半導体記憶装置の所定の特性を測定するステップを含んでおり、
   前記第２の並列制御工程は、前記個別制御工程によって前記基準電圧を一時的に調整した状態で、前記複数の半導体記憶装置に対してデータの書き込み及び読み出しを行うステップを含んでいることを特徴とする請求項７に記載の半導体記憶装置のテスト方法。

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