CN112447261A - 用以检测外部端子处的测试探测接触的方法和设备 - Google Patents

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Abstract

本申请案涉及检测外部端子处的测试探测接触的方法和设备。一种实例设备包含：耦合到输入端子的输入缓冲器，其中所述输入缓冲器经配置以基于在所述输入端子处接收到的电压提供输入信号；测试端子，其经配置以接收探测信号；以及电力供应端子，其经配置以接收外部供应电压。所述实例设备进一步包含测试逻辑电路，其经配置以响应于所述探测信号指示测试且外部供应电压检测信号具有指示所述外部供应电压的检测的值，起始探测接触检测测试。在所述起始探测接触检测测试期间，所述测试逻辑电路经配置以接收所述输入信号，且提供具有基于所述输入信号的值的输出信号。

Description

用以检测外部端子处的测试探测接触的方法和设备
技术领域
本公开涉及半导体装置，且明确地说，涉及检测外部端子处的测试探测接触的方法和设备。
背景技术
在生产期间，多个半导体装置(例如受测试的装置或单元(DUT))可连接到测试设置，并行于接收来自测试仪的常见输入信号来进行高度并行的测试。所述测试设置可涉及定位相应的一组探针，以电接触每一DUT的相应端子或引脚。归因于半导体装置的端子或引脚的大小，所述探针中的一或多者可能未与目标端子或引脚对准，使得探针与目标端子或引脚之间存在断路。因此，当测试具有未对准探针的特定DUT时，有缺陷的测试设置可致使测试仪不必要地不通过所述DUT。不必要地不通过DUT可能降低产量和生产效率，并且增加生产成本。
发明内容
本公开的一方面提供一种设备，其中所述设备包括：输入缓冲器，其耦合到输入端子，其中所述输入缓冲器经配置以基于在所述输入端子处接收到的电压提供输入信号；测试端子，其经配置以接收探测信号；电力供应端子，其经配置以接收外部供应电压；以及测试逻辑电路，其经配置以响应于所述探测信号指示测试且外部供应电压检测信号具有指示所述外部供应电压的检测的值，起始探测接触检测测试，其中在所述起始探测接触检测测试期间，所述测试逻辑电路经配置以接收所述输入信号，且提供具有基于所述输入信号的值的输出信号。
本公开的另一方面提供一种方法，其中所述方法包括：在半导体装置的测试端子处接收探测信号；接收外部供应电压；从所述半导体装置的耦合到所述半导体装置的输入端子的输入缓冲器接收输入信号，其中所述输入信号是基于在所述输入端子处接收到的电压；以及响应于所述探测信号指示测试且外部供应电压检测信号具有指示所述外部供应电压的检测的值，提供具有基于所述输入信号的值的输出信号。
附图说明
图1是根据本公开的实施例的半导体装置的示意性框图。
图2是根据本公开的实施例的半导体装置的测试电路的逻辑图。
图3是根据本公开的实施例的描绘探测接触检测测试的操作的示范性时序图的图解。
图4描绘根据本公开的实施例的多个受测试装置的并行测试设置系统的功能框图。
图5是说明根据本公开的实施例的用以执行探测接触检测测试的方法的流程图。
具体实施方式
本文所述的实例包含对正在高度并行配置中测试的半导体装置执行探测接触检测测试。在生产期间，许多半导体装置(例如受测试的装置或单元(DUT))可连接到测试设置，以接收来自测试仪的常见输入信号，以便彼此并行测试。测试设置可取决于维持与每一DUT的端子或引脚的充分电接触的探针。因此，DUT可包含测试逻辑电路，其经配置以执行探测接触检测测试，以检验每一端子或引脚与来自测试仪的相应探针电接触。探测接触检测测试可避免归因于有缺陷的测试设置而不必要地不通过DUT。测试逻辑电路可经配置以基于探测信号和外部供应电压的值来促进探测接触检测测试。作为探测接触检测测试的一部分，测试逻辑可配置耦合到相应输入端的输入缓冲器来进行单端操作。测试逻辑还可将输入缓冲器的输出耦合到逻辑门。所述逻辑门可对输入缓冲器的输出执行逻辑运算，以驱动输出信号。所述输出信号的值可指示在耦合到输入缓冲器的输入端中的一或多者处，是否已接收到电压。可将输出信号提供到测试仪，以提供关于探针与输入端子之间是否存在任何断路的指示。
下文将参考附图详细解释本公开的各种实施例。以下详细描述参考借助于图解示出本公开的特定方面和实施例的附图。所述详细描述包含使所属领域的技术人员能够实践本公开的实施例的足够细节。应理解，在不脱离本公开的范围的情况下，可利用其它实施例并且可进行结构、逻辑和电性改变。本文中所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可与一或多个其它所公开的实施例组合以形成新的实施例。
图1是根据本公开的实施例的半导体装置100的示意性框图。举例来说，半导体装置100包含时钟输入电路105、内部时钟产生器107、地址命令输入电路115、地址解码器120、命令解码器125、多个行解码器130、存储器单元阵列145(包含感测放大器150和转移门195)、多个列解码器140、多个读取/写入放大器165、输入/输出(I/O)电路160和电压产生器190。半导体装置100可包含多个外部端子，包含耦合到命令/地址总线110的地址和命令端子(例如命令/地址端子C/A、时钟端子CLK、时钟启用和/或片选端子CKE/CS、测试探测端子PROBE等)；时钟端子CK和/CK；数据端子DQ、DQS和DM；以及电源端子VDD、VSS、VDDQ和VSSQ。
存储器单元阵列145包含：多个存储体，每一存储体包含多个字线WL、多个位线BL，以及布置在多个字线WL和多个位线BL的交叉点处的多个存储器单元MC。用于每一存储体的字线WL的选择由对应的行解码器130执行，并且位线BL的选择由对应的列解码器140执行。多个感测放大器150针对它们的对应的位线BL定位，并且耦合到至少一个相应的本地I/O线，所述本地I/O线进一步经由转移门TG 195耦合到至少两个主要I/O线对中的相应的一个，所述转移门充当开关。
地址/命令输入电路115可经由命令/地址总线110，在命令/地址端子处接收来自外部的地址信号和组地址信号，且可将地址信号和组地址信号发射到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收到的地址信号，并将行地址信号XADD提供给行解码器130，且将列地址信号YADD提供给列解码器140。在一些实例中，地址解码器120还可接收组地址信号，且将组地址信号提供给行解码器130和列解码器140。
地址/命令输入电路115可经由命令/地址总线110在命令/地址端子处接收来自外部(例如时钟输入电路105)的命令信号，且将命令信号提供到命令解码器125。命令解码器125可对命令信号进行解码，以提供产生各种内部命令信号。举例来说，内部命令信号可包含行命令信号以选择字线；列命令信号，例如读取命令或写入命令，以选择位线；启用信号，例如CKE或CS信号。命令/地址总线110上提供的信号可经由CLK信号来定时。
因此，当发布读取命令并及时向行地址和列地址供应读取命令时，可从通过行地址和列地址指定的存储器单元阵列145中的存储器单元读取读取数据。读取/写入放大器165可接收读取数据DQ，并将读取数据DQ提供给IO电路160。IO电路160可经由数据端子DQ、DQS和DM将读取数据DQ连同在DQS处的数据选通信号和在DM处的数据掩码信号提供到外部。类似地，当发布写入命令并及时向行地址和列地址供应写入命令时，且随后输入/输出电路160可在数据端子DQ、DQS、DM处接收写入数据连同在DQS处的数据选通信号和在DM处的数据掩码信号，并且经由读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，写入数据可写入由行地址和列地址指定的存储器单元中。
转向半导体装置100中包含的外部端子的阐释，时钟端子CK和/CK可分别接收外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补的外部时钟信号)可供应到时钟输入电路105。时钟输入电路105可接收外部时钟信号，并产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于接收到的内部时钟信号ICLK和来自地址/命令输入电路115的时钟启动信号CKE产生相位控制内部时钟信号LCLK。虽然并不限于此，但是DLL电路可被用作内部时钟产生器107。内部时钟产生器107可将相位控制内部时钟信号LCLK提供到IO电路160和读取/写入放大器165。IO电路160可使用相位控制器内部时钟信号LCLK作为时序信号以用于确定读取数据的输出时序。
电力供应端子可接收电力供应电压VDD和VSS。这些电力供应电压VDD和VSS可供应到电压产生器电路190。电压产生器电路190可基于电力供应电压VDD和VSS产生各种内部电压VPP、VOD、VARY、VPERI等。内部电压VPP主要用于行解码器130中，内部电压VOD和VARY主要用于包含在存储器单元阵列145中的感测放大器150中，并且内部电压VPERI用于许多其它电路块中。电力供应端子还可接收电力供应电压VDDQ和VSSQ。I/O电路160可接收电力供应电压VDDQ和VSSQ。举例来说，电力供应电压VDDQ和VSSQ可分别为与电力供应电压VDD和VSS相同的电压。然而，专用电力供应电压VDDQ和VSSQ可用于IO电路160。
在生产期间，可与许多其它半导体装置(例如受测试的装置或单元(DUT))同时(例如并行)地测试半导体装置100。在并行测试期间，测试仪(未图示)可将信号驱动到连接到每一DUT上的输入/输出总线110的端子。响应于在输入/输出总线110处接收到的信号，每一DUT可将输出数据提供到测试仪，例如经由专用的测试输出或经由通过输入/输出电路160驱动的DQ端子。测试仪可评估来自每一DUT的输出数据，且可响应于来自特定DUT的输出数据不同于预期输出数据，不通过所述特定DUT。
用于半导体装置100与其它DUT的并行测试的物理测试设置可包含定位与半导体装置100的对应于输入/输出总线110的触点或引脚物理接触的测试设置的探针。图4描绘根据本公开的实施例的多个受测试装置的并行测试设置系统400的功能框图。如系统400所示，测试仪驱动器410可在耦合到DUT0-3 420(0)到(3)中的每一者的相应输入缓冲器的信号线上提供共用时钟、芯片选择或命令和地址位X测试数据CLK/CS/CAX。然而，测试设置期间的误差可导致探针不经意地定位，使得其并不维持与DUT0-3 420(0)到(3)中的一者的目标触点或引脚的电接触。如图4所示，相应的探针与DUT0 420(0)、DUT1 420(1)和DUT3 420(3)的相应目标触点或引脚电接触(例如短接到相应目标触点或引脚)。然而，相应的探针与DUT2 420(2)的目标触点或引脚之间存在间隙(例如断路)430。即使DUT2 420(2)不具有会导致DUT2 420(2)不通过的缺陷，DUT2 420(2)也可能最终出现不通过测试，因为间隙430阻止了对应输入缓冲器接收来自测试仪驱动器410的数据。
返回到图1，半导体装置100可包含用以促进半导体装置100的测试操作来检测测试设置中的测试探针接触缺陷的电路。举例来说，地址命令输入电路115可包含测试逻辑电路116，命令解码器125可包含存储为测试模式寄存器设置(TMRS)127的测试模式TM(例如经由输入/输出总线110接收到)，且电压产生器电路190可包含电压检测电路191，其经配置以基于VDD1与VDD2信号之间的比较来提供VDD1检测信号VDD1DET。测试逻辑电路116可接收PROBE信号，来自TMRS 127的TM信号，以及来自电压检测电路191的VDD1 DET信号。PROBE信号可指示半导体装置100正在受测试，且TM信号可指示用于半导体装置的测试模式配置。电压检测电路191可基于在VDD1和VDD2电力供应端子处接收到的VDD1和VDD2电压的比较来提供VDD1 DET信号。测试逻辑电路116可基于来自电压检测电路191的PROBE信号和VDD1 DET信号的值，而进入探测接触检测模式。响应于进入探测接触检测模式，测试逻辑电路116可配置地址命令输入电路115的输入缓冲器，以检测基于特定检测模式(例如单端检测模式)经由输入/输出总线110在C/A、CLK和/或CKE/CS端子处接收到的数据。测试逻辑电路116还可包含经配置以提供具有基于经由输入/输出总线110耦合到C/A、CLK和/或CKE/CS端子的输入缓冲器的输出的值的测试数据信号TDQ的逻辑电路。输入/输出电路160可经由数据端子DQ或测试数据端子(未图示)中的一者，在输出处提供TDQ信号。
在探测接触检测测试期间，测试仪可将电压选择性地驱动到半导体装置100的C/A、CLK和/或CKE/CS端子。作为响应，输入/输出总线110可将在C/A、CLK和/或CKE/CS端子处接收到的相应电压提供到地址命令输入电路115的相应输入缓冲器。测试逻辑电路116的逻辑电路可提供具有基于耦合到C/A、CLK和/或CKE/CS端子的地址命令输入电路115的输入缓冲器的输出的值的TDQ信号。输入/输出电路160可将TDQ信号的值提供到DQ数据端子中的一者或特殊TDQ端子(未图示)。
在一些实例中，测试仪可将电压循序地驱动到半导体装置100的C/A、CLK和/或CKE/CS端子中的单个一者，且测试逻辑电路116可提供具有基于是否在C/A、CLK、CKE/CS端子中的单个一者处检测到电压的值的TDQ信号。在一些实例中，测试逻辑电路116的逻辑电路可包含开关电路，其将输入缓冲器的输出耦合到逻辑门，且所述逻辑门提供具有基于逻辑门的输出的值的TDQ信号。在一些实例中，逻辑门包含逻辑“或”门。经配置以启用探测接触检测测试的测试逻辑电路116可减少半导体装置100中归因于测试设置缺陷的假阳性误差的检测，这可减少执行半导体装置100的额外评估的时间和成本，和/或可减少与丢弃半导体装置100相关联的成本。
图2是根据本公开的实施例的半导体装置200的测试电路的逻辑图。半导体装置200的测试电路可包含测试逻辑电路216、输入缓冲器217(1)到(3)以及电压检测电路291。图1的半导体装置100可实施半导体装置200的测试电路。
输入缓冲器217(1)到(3)可经配置以分别接收时钟CLK信号、时钟启用/芯片选择信号CKE/CS或命令/地址信号CA<N:0>，且可经配置以分别基于CLK信号、CKE/CS信号或CA<N:0>信号的相应值(例如电压)来提供输出信号。在一些实例中，输入缓冲器217(1)到(3)可经配置以进行单端操作。也就是说，当CLK信号、CKE/CS信号或CA<N:0>信号的相应值(例如电压)分别超过阈值电压时，输入缓冲器217(1)到(3)可提供具有高逻辑值(例如第一逻辑值)的相应输出信号，且当CLK信号、CKE/CS信号或CA<N:0>信号的相应值(例如电压)分别小于阈值电压时，可提供具有低逻辑值(例如第二逻辑值)的相应输出信号。在一些实例中，输入缓冲器217(1)到(3)可包含于地址命令输入电路(例如，图1的地址命令输入电路115)中。为了清楚起见，描绘图2具有单个输入缓冲器217(3)以接收CA<N:0>信号中的每一者。然而，在不脱离本公开的范围的情况下，217(3)可包含N+1个个别输入缓冲器，其各自经配置以接收CA<N:0>信号中的相应一者。
电压检测电路291可包含耦合到驱动器电路的差分放大器。差分放大器可经配置以在第一输入处接收VDD1电压，且在第二输入处接收VDD2电压。VDD1和VDD2电压可为在半导体装置200的电力供应端子处接收到的外部提供的电压。差分放大器可经配置以将具有基于VDD1与VDD2电压之间的电压差的值的输出信号提供到驱动器。驱动器可基于差分放大器的输出提供VDD1检测信号VDD1 DET。
测试逻辑电路216可包含“或”门222、“与”门224、开关电路226和“或”门228。“或”门222可经配置以从电压检测电路291接收具有基于测试模式寄存器设置的值的测试模式信号TM、探测信号PROBE和VDD1 DET信号。“或”门222可使用“或”逻辑提供具有基于TMRS的值的单端检测模式启用信号、PROBE信号和VDD1DET信号。单端检测模式启用信号可配置输入缓冲器217(1)到(3)，以使用单端检测模式来检测信号以检测输入信号。在一些实例中，在一些实例中，可在输入缓冲器217(1)到(3)处于差分模式时执行探测接触检测测试。
“与”门224可经配置以从电压检测电路291接收PROBE信号和VDD1 DET信号。“与”门224可使用“与”逻辑提供具有基于PROBE信号和VDD1 DET信号的值的探测接触检测测试模式信号DETMODE。开关电路226可包含个别开关电路，其经配置以响应于DETMODE信号，将输入缓冲器217(1)到(3)中的每一者的输出耦合到“或”门228。开关电路可包含能够基于DETMODE信号的值将输入缓冲器217(1)到(3)选择性地耦合到“或”门228的任何类型的开关电路。“或”门228可提供经由开关电路226接收到的输入缓冲器217(1)到(3)的输出，且可使用“或”逻辑提供测试数据输出信号TDQ。
在操作中，半导体装置200的测试电路可配置半导体装置200以基于PROBE信号以及VDD1和VDD2电压执行探测接触检测测试。举例来说，响应于PROBE信号被设置成高逻辑值(例如第一逻辑值)，例如通过测试仪(未图示)，“或”门222可提供具有在输入缓冲器217(1)到(3)处启用单端电压检测的值的单端检测模式启用信号。
电压检测电路291可比较VDD1电压和VDD2电压的电压量值以提供VDD1 DET信号。响应于检测到VDD1电压超过VDD2电压某一阈值，VDD1检测信号可被设置成逻辑高值(例如第一逻辑值)。在一些实例中，所述阈值可介于0.5伏与2伏之间。在一些实例中，所述阈值可介于1伏与2伏之间。
响应于VDD1 DET信号和PROBE信号各自具有高逻辑值，“与”门224可使用“与”逻辑提供具有高逻辑值的DETMODE信号。响应于具有高逻辑值的DETMODE信号，开关电路226可将输入缓冲器217(1)到(3)中的每一者的输出的输出耦合到“或”门228。
在探测接触检测测试期间，响应于在耦合到输入缓冲器217(1)到(3)中的一者的相应端子(例如CLK、CKE/CS、CA<N:0>)处接收到高逻辑值(例如第一逻辑值)电压，相应的输入缓冲器217(1)到(3)可经由开关电路226将高逻辑值提供到“或”门228。使用“或”逻辑，当输入缓冲器217(1)到(3)中的任一者的输出被设定成高逻辑值时，“或”门228可提供具有所述高逻辑值的TDQ信号。否则，当所有的输入缓冲器217(1)到(3)的输出具有低逻辑值(例如第二逻辑值)时，“或”门228可提供具有低逻辑值的TDQ信号。可在半导体装置200的输出端子处提供TDQ信号。在一些实例中测试仪可读取TDQ信号值以检测探测接触缺陷。在一些实例中，测试仪可循序地一次循环通过将高逻辑值电压提供到一个相应端子(例如CLK、CKE/CS、CA<N:0>)，且可检查TDQ信号上所提供的值，以确定所述一个相应端子是否恰当地接收到所述高逻辑值。
在一些实例中，图2的“或”门228可表示经配置以在TDQ信号上提供值(等效于在输入缓冲器217(1)到(3)的输出上应用共同“或”逻辑运算)的逻辑电路的任何布置。举例来说，“或”门228可包含：“异或”逻辑门，其各自经配置以对输入缓冲器217(1)到(3)的输出的相应对执行“异或”逻辑运算；以及“或”逻辑门，其经配置以接收“异或”门中的每一者的输出，且对“异或”门的输出执行“或”逻辑运算，以将值提供给TDQ信号。
在一些实例中，虽然图2的测试逻辑电路216包含“或”门228(例如或等效)以使用“或”逻辑提供TDQ信号，但可使用其它逻辑门来实施探测接触检测测试。举例来说，另外或替代地，“或”门228可包含“与”门(例如或等效)，且测试仪可同时将高逻辑值电压提供到每一相应的端子(例如CLK、CKE/CS、CA<N:0>)，且TDQ信号的值可反映所述相应端子中的任一者是否未能接收到高逻辑值电压。
在另一实例中，可将开关电路226的输出作为多个TDQ信号直接提供到输出。在此实例中，测试仪可同时将高逻辑值电压提供到每一相应端子(例如CLK、CKE/CS、CA<N:0>)，且TDQ信号的值可反映相应端子是否未能接收到高逻辑值电压。
经配置以启用探测接触检测测试的测试逻辑电路216可减少半导体装置200中归因于测试设置缺陷的假阳性误差的检测，这可减少执行半导体装置200的额外评估的时间和成本，和/或可减少与丢弃半导体装置200相关联的成本。
图3是根据本公开的实施例的描绘探测接触检测测试的操作的示范性时序图300的图解。在一些实例中，时序图300可描绘图1的测试逻辑电路116和/或电压检测电路191、图2的测试逻辑电路216和电压检测电路291或其组合的操作。所述VDD1、VDD2、PROBE、VDD1DET、CLK、CKE/CS、CAX和TDQ信号可对应于图1和2的VDD1、VDD2、PROBE、VDD1 DET、CLK、CKE/CS，C/A或CA<N:0>和TDQ信号中的一者。DET MODE信号可对应于图2的DET MODE信号。CLK T、CKE/CS T、CAX T信号可对应于从测试仪提供到CLK、CKE/CS、CAX端子的信号。
在时间T1之前，PROBE信号可被设置成高逻辑值(例如第一逻辑值)，且VDD1和VDD2电压可斜升到相应电压。在时间T1，响应于VDD1与VDD2之间的电压差超过阈值，VDD1 DET信号可转变到高逻辑值。VDD1 DET信号的转变可由VDD1电压检测电路(例如图1的电压检测电路191和/或图2的电压检测电路291)执行。
响应于VDD1 DET信号转变到高逻辑值且PROBE信号具有高逻辑值，DET MODE信号可转变到高逻辑值。可基于VDD1 DET和PROBE信号，使用逻辑门(例如图2的“与”门224)来执行DET MODE信号的转变。响应于DET MODE信号被设置成高逻辑值，CLK、CKE/CS、CAX端子信号可经由输入缓冲器(例如图2的217(1)到(3))和/或开关电路(例如图2的开关电路226)耦合到逻辑门(例如图2的“或”门228)。逻辑门可经配置以提供TDQ信号。
在时间T1与T2之间，CLK T、CKE/CS T、CAX T信号可保持在低逻辑值(例如第二逻辑值)。作为响应，所有的CLK、CKE/CS、CAX端子保持在低逻辑值，且基于所有的CLK、CKE/CS、CAX信号仍处于低逻辑值，TDQ信号维持在低逻辑值。
在时间T2，测试仪可使CLK T信号转变到高逻辑值。作为响应，CLK信号可转变到高逻辑值。响应于CLK信号转变到高逻辑值，TDQ信号可转变到高逻辑值。因为当CLK T信号被设置成高逻辑值时，TDQ信号转变成高逻辑值，所以CLK端子的探测接触测试可“通过”。
在时间T3，测试仪可使CLK T信号转变到低逻辑值，且使CKE/CS T信号转变到高逻辑值。然而，CKE/CS信号可保持在低逻辑值。响应于CKE/CS信号仍处于低逻辑值，TDQ信号可转变到低逻辑值。因为当CKE/CS T信号被设置成高逻辑值时，TDQ信号转变成低逻辑值，所以CKE/CS端子的探测接触测试可“不通过”。
在时间T4，测试仪可使CKE/CS T信号转变到低逻辑值，且使CAX T信号转变到高逻辑值。“X”可指示在半导体装置的命令和地址端子处接收到的命令和地址信号的任何单个位。作为响应CAX信号可转变到高逻辑值。响应于CAX信号转变到高逻辑值，TDQ信号可转变到高逻辑值。因为当CAX T信号被设置成高逻辑值时，TDQ信号转变成高逻辑值，所以CAX端子的探测接触测试可“通过”。在时间T5，测试仪可使CAX信号转变到低逻辑值。探测接触检测测试可在时间T5之后对对应于所述半导体装置的其它命令和地址端子的命令和地址总线的其它位继续。如果受测试的每个端子均通过了探测接触检测测试，那么测试设置可成功地定位成执行所述半导体装置的额外测试。
时序图300是示范性的，用于说明各种所描述的实施例的操作。尽管时序图300描绘所包含信号的信号转变的特定布置，但本领域的技术人员将了解，在不脱离本公开的范围的情况下，不同情形中可包含额外或不同的转变，包含在串行相关信号之间添加延迟。另外，时序图300中表示的信号的量值的描述无意是按比例的，且代表性时序是时序特性的说明性实例。
图5是说明根据本公开的实施例的用以执行探测接触检测测试的方法500的流程图。可使用图1的半导体装置100的部分或全部和/或图2的半导体装置200的测试电路来执行方法500。
方法500可包含在510处，在半导体装置的测试端子处接收探测信号。探测信号可包含图1到3的PROBE信号。测试端子可包含图1的半导体装置100的输入端子，其经配置以接收PROBE信号。方法500可进一步包含在520处接收外部供应电压。所述外部供应电压可包含图1和2的VDD1电压。可在电力供应端子(例如图1的半导体装置100的经配置以接收VDD1电压的电力供应端子)处接收外部供应电压。
方法500可进一步包含在530处，从所述半导体装置的耦合到所述半导体装置的输入端子的输入缓冲器接收输入信号。所述输入信号可基于在输入端子处接收到的电压。在一些实例中，方法500可进一步包含在输入端子处接收时钟信号、时钟启用信号、芯片选择信号或命令和地址位信号中的一者。输入缓冲器可包含图1的地址命令输入电路115的输入缓冲器和/或图2的输入缓冲器217(1)到(3)中的一者。输入端子可包含图1的半导体装置100的C/A、CLK或CKE/CS输入端中的一者。输入信号可包含图2和3的CLK、CKE/CS或CA<N:0>信号中的一者。在一些实例中，方法500可包含响应于探测信号指示测试，为单端操作(例如设置了图2的单端检测模式启用信号)配置输入缓冲器。在一些实例中，可将探测信号提供到逻辑门，图2的“或”门222，且逻辑门的输出可经配置以使输入缓冲器经配置以用于单端操作。
方法500可进一步包含响应于探测信号指示测试且外部供应电压检测信号具有指示外部供应电压的检测的值，在540处，提供具有基于输入信号的值的输出信号。输出信号可包含图1到3的TDQ信号。在一些实例中，可在逻辑门(例如图2的“与”门224)处比较探测信号与外部供应电压检测信号。在一些实例中，方法500可进一步包含：响应于在输入端子处接收到的电压超过阈值电压，提供具有第一逻辑值的输出信号；以及响应于在输入端子处接收到的电压小于阈值电压，提供具有第二逻辑值的输出信号。所述外部供应电压检测信号可包含图1到3的VDD1 DET信号。在一些实例中，方法500可进一步包含响应于外部供应电压比第二外部供应电压大至少一阈值电压，提供具有指示外部供应电压的检测的值的外部供应电压检测信号。在一些实例中，外部供应电压检测信号可由图1的电压检测电路191和/或图2的电压检测电路291提供。
在一些实例中，方法500可进一步包含：响应于探测信号指示测试且外部供应电压检测信号具有指示外部供应电压的检测的值，使开关电路将来自半导体装置的多个输入缓冲器中的每一者的相应输入信号，包含输入缓冲器的输入信号，耦合到逻辑门；以及经由逻辑门，基于来自所述多个输入缓冲器中的每一者的相应输入信号来执行逻辑运算，以提供输出信号。所述多个输入缓冲器中的每一者可耦合到半导体装置的不同相应输入端子。开关电路可包含图1的测试逻辑电路116的开关电路和/或图2的开关电路226。所述多个输入缓冲器可包含图1的地址命令输入电路115的输入缓冲器和/或图2的输入缓冲器217(1)到(3)中的一者。不同的相应输入端可包含图1的半导体装置100的C/A、CLK和/或CKE/CS输入端。所述相应的输入信号可包含图2和3的CLK、CKE/CS和/或CA<N:0>信号。在一些实例中，逻辑运算可包含逻辑“或”运算。逻辑门可包含图1的测试逻辑电路116的逻辑门和/或图2的“或”门228。
虽然详细描述是描述某些优选实施例和实例，但所属领域的技术人员将理解，本公开的范围从具体公开的实施例扩展到其它替代性实施例和/或所述实施例和其显而易见的修改和等效物的使用。另外，在本公开的范围内的其它修改对于所属领域的技术人员将是显而易见的。还预期可进行实施例的具体特征和方面的各种组合或子组合，并仍然落入本公开的范围内。应理解，所公开的实施例的各种特征和方面能够彼此组合或替代彼此，以便形成所公开的实施例的不同模式。因此，预期本公开中的至少一些的范围不应受上文所描述的特定所公开实施例限制。

Claims (21)

1.一种设备，其包括：
输入缓冲器，其耦合到输入端子，其中所述输入缓冲器经配置以基于在所述输入端子处接收到的电压提供输入信号；
测试端子，其经配置以接收探测信号；
电力供应端子，其经配置以接收外部供应电压；以及
测试逻辑电路，其经配置以响应于所述探测信号指示测试且外部供应电压检测信号具有指示所述外部供应电压的检测的值，起始探测接触检测测试，其中在所述起始探测接触检测测试期间，所述测试逻辑电路经配置以接收所述输入信号，且提供具有基于所述输入信号的值的输出信号。
2.根据权利要求1所述的设备，其中在所述探测接触检测测试期间，所述测试逻辑电路经配置以响应于在所述输入端子处接收到的所述电压超过阈值电压，提供具有第一逻辑值的所述输出信号，且响应于在所述输入端子处接收到的所述电压小于所述阈值电压，提供具有第二逻辑值的所述输出信号。
3.根据权利要求1所述的设备，其进一步包括耦合到第二输入端子的第二输入缓冲器，其中所述第二输入缓冲器经配置以基于在所述第二输入端子处接收到的电压提供第二输入信号，其中在所述探测接触检测测试期间，所述测试逻辑电路经配置以提供具有进一步基于所述第二输入信号的值的所述输出信号。
4.根据权利要求3所述的设备，其中在所述探测接触检测测试期间，所述测试逻辑电路经配置以响应于在所述输入端子或所述第二输入端子中的任一者处接收到的所述电压超过阈值电压，提供具有第一逻辑值的所述输出信号，且响应于在所述输入端子和所述第二输入端子两者处接收到的所述电压小于所述阈值电压，提供具有第二逻辑值的所述输出信号。
5.根据权利要求1所述的设备，其进一步包括外部供应电压检测电路，其经配置以响应于所述外部供应电压比第二外部供应电压大至少一阈值电压，提供具有指示所述外部供应电压的检测的所述值的所述外部供应电压检测信号。
6.根据权利要求1所述的设备，其中所述测试逻辑电路经配置以响应于所述探测信号指示所述测试，为单端操作配置所述输入缓冲器。
7.根据权利要求1所述的设备，其中所述测试逻辑电路经配置以响应于所述探测信号指示所述测试且所述外部供应电压检测信号具有指示所述外部供应电压的检测的所述值，使开关电路将所述输入缓冲器的输出耦合到所述测试逻辑电路。
8.根据权利要求7所述的设备，其中所述测试逻辑电路经配置以响应于所述探测信号指示所述测试且所述外部供应电压检测信号具有指示所述外部供应电压的检测的所述值，使所述开关电路将所述输入缓冲器的所述输出耦合到经配置以提供所述输出信号的逻辑门。
9.根据权利要求8所述的设备，其中所述测试逻辑电路经配置以响应于所述探测信号指示所述测试且所述外部供应电压检测信号具有指示所述外部供应电压的检测的所述值，使所述开关电路将包含所述输入缓冲器的多个输入缓冲器的输出耦合到所述逻辑门，其中所述多个输入缓冲器中的每一者耦合到不同的相应输入端子。
10.根据权利要求9所述的设备，其中所述逻辑门经配置以对所述多个输入缓冲器的所述输出执行逻辑“或”运算，以提供所述输出信号。
11.根据权利要求9所述的设备，其中所述逻辑门经配置以对所述多个输入缓冲器的所述输出执行逻辑“与”运算，以提供所述输出信号。
12.根据权利要求1所述的设备，其中所述输入端子经配置以接收时钟信号、时钟启用信号、芯片选择信号或命令和地址位信号中的一者。
13.一种方法，其包括：
在半导体装置的测试端子处接收探测信号；
接收外部供应电压；
从所述半导体装置的耦合到所述半导体装置的输入端子的输入缓冲器接收输入信号，其中所述输入信号是基于在所述输入端子处接收到的电压；以及
响应于所述探测信号指示测试且外部供应电压检测信号具有指示所述外部供应电压的检测的值，提供具有基于所述输入信号的值的输出信号。
14.根据权利要求13所述的方法，其进一步包括：
响应于在所述输入端子处接收到的所述电压超过阈值电压，提供具有第一逻辑值的所述输出信号；以及
响应于在所述输入端子处接收到的所述电压小于所述阈值电压，提供具有第二逻辑值的所述输出信号。
15.根据权利要求13所述的方法，其进一步包括：
从所述半导体装置的耦合到所述半导体装置的第二输入端子的第二输入缓冲器接收第二输入信号，其中所述第二输入信号是基于在所述第二输入端子处接收到的电压；以及
响应于所述探测信号指示所述测试且所述外部供应电压检测信号具有指示所述外部供应电压的检测的所述值，提供具有进一步基于所述第二输入信号的所述值的所述输出信号。
16.根据权利要求15所述的方法，其进一步包括响应于所述探测信号指示所述测试且所述外部供应电压检测信号具有指示所述外部供应电压的检测的所述值：
响应于在所述输入端子或所述第二输入端子中的任一者处接收到的所述电压超过阈值电压，提供具有第一逻辑值的所述输出信号；以及
响应于在所述输入端子和所述第二输入端子两者处接收到的所述电压小于所述阈值电压，提供具有第二逻辑值的所述输出信号。
17.根据权利要求13所述的方法，其进一步包括响应于所述外部供应电压比第二外部供应电压大至少一阈值电压，提供具有指示所述外部供应电压的检测的所述值的所述外部供应电压检测信号。
18.根据权利要求13所述的方法，其进一步包括响应于所述探测信号指示所述测试，为单端操作配置所述输入缓冲器。
19.根据权利要求13所述的方法，其进一步包括响应于所述探测信号指示所述测试且所述外部供应电压检测信号具有指示所述外部供应电压的检测的所述值：
使开关电路将来自所述半导体装置的多个输入缓冲器中的每一者的相应输入信号耦合到逻辑门，所述相应输入信号包含所述输入缓冲器的所述输入信号，其中所述多个输入缓冲器中的每一者耦合到所述半导体装置的不同相应输入端子；以及
经由所述逻辑门，基于来自所述多个输入缓冲器中的每一者的所述相应输入信号，执行逻辑运算以提供所述输出信号。
20.根据权利要求19所述的方法，其中所述逻辑运算包含逻辑“或”运算。
21.根据权利要求13所述的方法，其进一步包括在所述输入端子处接收时钟信号、时钟启用信号、芯片选择信号或命令和地址位信号中的一者。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230124622A1 (en) * 2021-10-14 2023-04-20 Arm Limited Alarm Systems and Circuits

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1823277A (zh) * 2003-08-05 2006-08-23 飞思卡尔半导体公司 具有测试焊盘结构的集成电路以及测试方法
US20070273396A1 (en) * 2006-05-25 2007-11-29 Elpida Memory, Inc. Semiconductor integrated circuit device with power lines improved
US20090040850A1 (en) * 2007-08-10 2009-02-12 Fujitsu Limited Semiconductor memory, test method of semiconductor memory and system
US20100050029A1 (en) * 2008-08-19 2010-02-25 Formfactor, Inc. Method And Apparatus For Testing Semiconductor Devices With Autonomous Expected Value Generation
JP2013213753A (ja) * 2012-04-03 2013-10-17 Renesas Electronics Corp 半導体集積回路のテスト方法及び半導体装置の製造方法
JP2014006951A (ja) * 2012-06-25 2014-01-16 Ps4 Luxco S A R L 半導体装置、半導体装置のテスト方法及び半導体装置の製造方法
CN105938727A (zh) * 2015-03-05 2016-09-14 爱思开海力士有限公司 半导体系统及用于测试半导体器件的方法
CN106814069A (zh) * 2015-11-27 2017-06-09 美光科技公司 缺陷隔离系统与检测电路缺陷的方法
CN109541431A (zh) * 2017-09-22 2019-03-29 意法半导体国际有限公司 用于生产测试和调试的集成电路的电压水平监测

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5312227B2 (ja) * 2009-06-29 2013-10-09 株式会社日本マイクロニクス プローブカード及び検査装置
US9293073B2 (en) * 2011-12-14 2016-03-22 Shenzhen China Star Optoelectronics Technology Co., Ltd. Testing system
KR102128470B1 (ko) * 2013-12-17 2020-06-30 삼성전자주식회사 프로브 카드 검사 장치
JP6592885B2 (ja) * 2014-10-08 2019-10-23 日本電産リード株式会社 基板検査方法及び基板検査装置
WO2018154586A1 (en) * 2017-02-27 2018-08-30 Posit Systems Ltd Robot-assisted hardware testing

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1823277A (zh) * 2003-08-05 2006-08-23 飞思卡尔半导体公司 具有测试焊盘结构的集成电路以及测试方法
US20070273396A1 (en) * 2006-05-25 2007-11-29 Elpida Memory, Inc. Semiconductor integrated circuit device with power lines improved
US20090040850A1 (en) * 2007-08-10 2009-02-12 Fujitsu Limited Semiconductor memory, test method of semiconductor memory and system
US20100050029A1 (en) * 2008-08-19 2010-02-25 Formfactor, Inc. Method And Apparatus For Testing Semiconductor Devices With Autonomous Expected Value Generation
JP2013213753A (ja) * 2012-04-03 2013-10-17 Renesas Electronics Corp 半導体集積回路のテスト方法及び半導体装置の製造方法
JP2014006951A (ja) * 2012-06-25 2014-01-16 Ps4 Luxco S A R L 半導体装置、半導体装置のテスト方法及び半導体装置の製造方法
CN105938727A (zh) * 2015-03-05 2016-09-14 爱思开海力士有限公司 半导体系统及用于测试半导体器件的方法
CN106814069A (zh) * 2015-11-27 2017-06-09 美光科技公司 缺陷隔离系统与检测电路缺陷的方法
CN109541431A (zh) * 2017-09-22 2019-03-29 意法半导体国际有限公司 用于生产测试和调试的集成电路的电压水平监测

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