JP2008299925A

JP2008299925A - 半導体メモリ

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Publication number: JP2008299925A
Application number: JP2007143142A
Authority: JP
Inventors: Yoshinori Matsui; 義徳松井
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2007-05-30
Filing date: 2007-05-30
Publication date: 2008-12-11
Also published as: US20110026295A1; US20080298147A1

Abstract

【課題】プローブ検査の要求位置精度を高めることなく、半導体メモリのデータ入出力PADを狭ピッチにする。
【解決手段】複数のメモリセルからなるメモリセルアレイ101と、狭ピッチの信号端子DQ1〜DQｎと、ピッチの大きいテスト用信号端子TEST1〜4と、メモリセルに書き込むデータを信号端子から入力されたデータとテスト用信号端子から入力されたデータのいずれかから選択するものであって、各信号端子の配列に基づいてデータを重複させて割り当てるデータラッチ回路405とを備えている。
【選択図】図５

Description

本発明は、同一パッケージ内でプロセッサチップ等と積層する際に用いて好適な半導体メモリに関する。

近年、携帯機器の小型化にたいする要求から半導体メモリとプロセッサチップ等を同一のパッケージ内に積層したシステムが開発されるようになってきた。このようなシステムではより小型のパッケージに搭載するため、チップ間をやりとりする信号の端子はワイヤによって直接接続される。チップ間を直接接続することはチップ間の信号遅延を減少させて高速信号伝送を容易にすることや、信号負荷を減少させてシステムの消費電力を減少させるといった効果もある。

また半導体メモリとプロセッサ間のデータ入出力端子数は、データ転送レートを上げることでシステムの性能を高めるために32個から64個のように拡張されていく傾向にある。つまり小型のパッケージに搭載するためにチップサイズは小さくなる一方で端子数は増加していく。そのためワイヤボンディングのためのPAD（パッド）はチップレイアウト上のオーバーヘッドを少なくするためより小さく狭ピッチで配置されることが必要となる。

近年ではPADにたいするワイヤボンディング精度の改善によって60μm以下の狭ピッチで配置されるPADにたいしてもワイヤボンディングが可能となっている。

一方半導体メモリの出荷試験時にはこれらのPADにメモリテスタからの信号端子をプローブして検査を行う必要がある。半導体メモリは大容量のメモリセルの試験をおこなうため試験時間が長くプローブ検査は100~200の多数のチップに同時にプローブして行われる。このような試験を行うためのプローブ用装置は20000〜40000本のプローブ針を有しているが、それらのすべてのプローブ先端に高い位置精度が求められる。しかしながらプローブ先端の位置精度の改善はワイヤボンディング精度の改善より遅れており、半導体メモリの量産で一般的に使用されているのは80μmピッチ程度となっている。

プロセッサチップの場合には試験時間が短く多数のチップに同時にプローブする試験の必要性も低いためプローブ用装置のプローブ針数が半導体メモリの場合に比べて非常に少ない。したがって高い位置精度が可能でワイヤボンディングの精度と同等の60μm以下のピッチでもプローブが可能である。

特開２００６−１７７９１１号公報

半導体メモリとプロセッサチップを同一のパッケージ内に積層する上記の高性能システムを実現するためには上述したように両チップ間をワイヤ線で直接接続するため、半導体メモリ側もプロセッサチップと同じ60μm以下のピッチでPADを配置することが要求される。しかしながら半導体メモリ側のPADを60μm以下のピッチで配置すると、上記の出荷試験時のプローブ検査が困難になるという課題がある。

本発明は、このような課題に鑑みてなされたものであり、従来に比べプローブ検査におけるプローブの要求位置精度を高めることなく、半導体メモリのデータ入出力端子PADをより狭ピッチで配置することができる半導体メモリを提供することを目的とする。

上記課題を解決するため、請求項１記載の発明は、複数のメモリセルからなるメモリセルアレイと、複数の信号端子と、信号端子の出力回路の電源端子と、信号端子よりも数が少ない複数のテスト用信号端子と、メモリセルに書き込むデータを、信号端子から入力されたデータとテスト用信号端子から入力されたデータとのいずれかから選択するものであって、メモリチップ上の各信号端子の配列に基づいて、各テスト用信号端子の入力を各信号端子の入力に重複させて割り当てる選択手段と、信号端子の出力回路の電源端子に接続されたテスト用電源端子とを備えるものであって、前記テスト用信号端子及び前記テスト用電源端子の配置間隔が、前記信号端子の配置間隔よりも大きいことを特徴とする半導体メモリである。

請求項２記載の発明は、複数のメモリセルからなるメモリセルアレイと、複数の信号端子と、信号端子よりも数が少ない複数のテスト用信号端子と、メモリセルに書き込むデータを、信号端子から入力されたデータとテスト用信号端子から入力されたデータとのいずれかから選択するものであって、メモリチップ上の各信号端子の配列に基づいて、各テスト用信号端子の入力を各信号端子の入力に重複させて割り当てる選択手段と、前記メモリセルから読み出したデータとそのデータが出力される出力回路の出力とを比較する複数の比較手段と、複数の比較手段による比較結果を結合する結合手段と、結合手段による結合結果を前記テスト用信号端子のいずれかから出力する出力手段とを備えるものであって、前記テスト用信号端子の配置間隔が、前記信号端子の配置間隔よりも大きいことを特徴とする半導体メモリである。

請求項３記載の発明は、入力用信号端子に設けられた前記信号端子の出力回路と同等の出力回路と、その出力回路をメモリチップ上の各信号端子の配列に基づいて、先隣の出力回路と同様に制御するための制御手段とを備えることを特徴とする。請求項４記載の発明は、前記入力用信号端子が、データマスク信号の入力端子であることを特徴とする。

請求項１記載の発明によれば、メモリセルに書き込むデータを、データ入出力DQ端子、データストローブ入出力DQS端子等の信号端子から入力されたデータとテスト用信号端子から入力されたデータとのいずれかから選択するものであって、メモリチップ上の各信号端子の配列に基づいて、各テスト用信号端子の入力を各信号端子の入力に重複させて割り当てる選択手段を設け、テスト用信号端子及びテスト用電源端子の配置間隔を、信号端子の配置間隔よりも大きくしたので、テスト信号端子から所定のデータを入力してメモリセルに書き込み、それを読み出すことで各出力回路をオンあるいはオフに制御したり、複数の出力回路を交互にオンあるいはオフに制御することによって、テスト用信号端子及びテスト用電源端子を用いてリーク試験を行うことができる。したがって、信号端子にプロービングすることなくリーク試験を行うことができるので、DQ、DQS等の端子（PAD）ピッチを例えばプロセッサチップと積層した場合に必要とされるまで狭ピッチで配置することが可能になる。

請求項２記載の発明は、メモリセルから読み出したデータとそのデータが出力される出力回路の出力とを比較する複数の比較手段と、複数の比較手段による比較結果を結合する結合手段と、結合手段による結合結果をテスト用信号端子のいずれかから出力する出力手段とを備えたので、信号端子にプロービングすることなく信号端子の出力回路の動作確認試験を行うことができる。

請求項３記載の発明は、入力用信号端子に設けられた信号端子の出力回路と同等の（同等の入力容量の）出力回路と、その出力回路をメモリチップ上の各信号端子の配列に基づいて、先隣の出力回路と同様に制御するための制御手段とを備えたので、入力用の信号端子にたいしても、出力回路を備える信号端子と同様にリーク試験を行うことができる。また、請求項４記載の発明によれば、データマスク信号入力端子を備える半導体メモリにおいても、プローブの要求位置精度を高めることなく、半導体メモリのデータ入出力端子PADをより狭ピッチで配置することができる

以下図面を参照して本発明による半導体メモリの実施の形態について説明する。ただし、本発明の説明をわかりやすくするため、まず、本発明の背景技術となる半導体メモリの基本的な構成および動作について図１〜図３を参照して説明する。

図１に本発明の背景となる半導体メモリのチップレイアウトの一例を示す。図１に示す半導体メモリチップ20（あるいは以下、単に半導体メモリ20とする）の入出力端子（入力または入出力端子）にはクロック信号入力CLK、コマンド信号入力CMD、アドレス信号入力ADDおよびデータ信号入出力DQ、データ送受信用CLK信号入出力DQS、データマスク信号入力DMがある。半導体メモリチップ20は、図１に示すように配置されたこれらの入出力端子のPAD30、30、…と外部端子をワイヤ線等で接続することによって機能する。また出荷試験時にはこれらのPAD30、30、…に図示していない外部のメモリテスタの信号端子をプローブして入出力端子のリーク試験、入出力回路の動作確認試験等の検査を行う。

図２に、図１に示す半導体メモリ20のブロックダイアグラムを示す。半導体メモリ20は、メモリコア回路部200と、出力回路部201とから構成されている。VDDおよびVDDQはそれぞれ、メモリコア回路部200および出力回路部201に供給される電源で、半導体メモリでは通常分離されており、特に近年では低消費電力の携帯機器に使用される場合、VDDより低い電圧レベルのVDDQを供給し、システムの消費電流を低減することが行われる。

メモリコア回路部200は、複数のメモリセルからなるメモリセルアレイ101、メモリセルアレイ101内の所定のメモリセルを選択するRow（行）デコーダ102およびColumn（列）デコーダ103、複数のバッファ回路2021からなる入力回路202、出力データバッファ回路203、データアンプ回路204、データラッチ回路205、ライトバッファ回路206、DQS（ディファレンシャルデータストローブ）出力データバッファ回路207、CLK（クロック）生成回路208、コマンド入力ラッチ＆デコード回路209、アドレス入力ラッチ＆デコード回路210、コントロールロジック回路211等を備えている。また、出力回路部201は、複数のバッファ回路2011を備えている。

図２を用いて本発明に関わる半導体メモリチップ20の基本動作を説明する。コマンド信号CMDおよびアドレス信号ADDは、クロック信号CLK入力に基づいてCLK生成回路208で生成される内部クロック信号220によって、コマンド入力ラッチ＆デコード回路209およびアドレス入力ラッチ＆デコード回路210に取り込まれる。コマンド信号CMDは、コマンド入力ラッチ＆デコード回路209でデコードされた後、コントロールロジック回路211に入力される。コントロールロジック回路211は、入力されたコマンドに応じてRow（行）コントロール信号221、Column（列）コントロール信号224等を発し、Rowアドレス信号222およびColumnアドレス信号223を出力するアドレス入力ラッチ＆デコード回路210、Rowデコーダ102およびColumnデコーダ103ならびに各回路201〜207をコントロールして所望の動作を行う。

図３に、図１および図２に示す半導体メモリ20にデータを書き込むあるいはデータを読み出す時のタイミングチャートを示す。半導体メモリ20にデータを書き込むあるいはデータを読み出すためにはそれに先立ってコマンド信号入力CMDにアクティブコマンド（ACT）を入力し、メモリセルアレイ101をアクティブ状態にする必要がある。アクティブコマンド（ACT）と同時にアドレス信号入力ADDにRowアドレス信号（ROWADD）も入力され、メモリセルアレイ101内のRowアドレスラインが選択されアクティブ状態になる。続いてコマンド信号入力CMDに書き込みコマンド（WRT）が入力され、同時にアドレス信号入力ADDにColumnアドレス信号（COLADD）が入力されると、Rowアドレスライン上のColumnアドレスのセルにデータ入出力DQから入力された信号に基づいてデータの書き込みが行われる。

本タイミングチャートでは、選択されたカラムアドレスから連続する2ビットに書き込みを行う場合の例を示している。書き込みデータDQ（DQ0〜DQn入出力、nは0と自然数）は、入力回路202によって受信され、書き込みコマンド（WRT）から1サイクル遅れたサイクルに同期して入力されるデータ送受信用CLK信号DQS（DQSn1入力、n1は0と自然数）の立ち上がりおよび立下りエッジによって、データラッチ回路205に取り込まれた後、ライトバッファ回路206によってメモリセルアレイ101内の選択されたメモリセルに書き込まれる。

次に、コマンド信号入力CMDに読み出しコマンド（RED）が入力されると同時にアドレス信号入力ADDにColumnアドレス信号（COLADD）が入力されると、Rowアドレスライン上のColumnアドレスのメモリセルに書き込まれたデータがメモリセルアレイ101からデータアンプ回路204に読み出される。データアンプ回路204に読み出されたデータは、出力データバッファ回路203でバッファされ、読み出しコマンド（RED）から2サイクル遅れたサイクルに同期して出力回路部201からDQ端子（DQ0〜DQn端子）に出力される。

本タイミングチャートでは選択されたカラムアドレスから連続する2ビットが読み出される場合の例を示している。読み出し時には、データ送受信用CLK信号DQSはDQ出力に半サイクル先行して同一タイミングで出力される。出力されるDQSの出力レベルデータはDQS出力データバッファ回路207から出力回路部201に送られ、DQ出力の1ビット目と同時にHighレベル、2ビット目と同時にLowレベルが出力される。

次に、本発明による半導体メモリの実施の形態について説明する。図４に本発明の実施形態である半導体メモリ40のチップレイアウトを示す。本実施の形態においてはPADのレイアウトに関して以下の点で図１に示す半導体メモリのチップレイアウトと異なる。PADの大半を占めるDQ（データ入出力信号）、DQS（ディファレンシャルデータストローブ信号）、DM（ライトデータマスク信号）および電源VDDQ、VSSQ用の各PAD（PAD50、50、…）に関しては、積層対象となるプロセッサチップとの直接接続を可能とするため、プロセッサチップのピッチに合わせて狭ピッチ（〜60μm）に配置レイアウトされる。他方、ADD（アドレス信号）、CMD（コマンド信号）、CLK（クロック信号）の各PAD（PAD51、51、…）は従来ピッチ（〜80μm）に配置レイアウトされる。

一例を示せば、DQ入出力端子を64個有する半導体メモリにおいては、狭ピッチで配置されるPAD数は120個、従来ピッチで配置されるPAD数は40個となる。この場合、狭ピッチのPADには、データ入出力DQ（DQ0〜DQ63）用の64個のPAD、データ入出力DQ8本ごとに関連づけられた各2個のDQS用PAD（合計16個）、各1個のDM用PAD（合計8個）と、電源VDDQおよびVSSQ用の複数のPADが含まれる。従来ピッチで配置されるPADには、14本のアドレス信号ADD用のPADと、複数本のクロック信号CLK用や、複数本のコマンド信号CMD用のPADが含まれている。

大半のPADがプロセッサチップのPADピッチに合わせることで本半導体メモリとプロセッサチップの直接接続が問題なく可能となる。しかしながら、狭ピッチで配置されたPADは出荷試験時にプローブすることが困難となるため、本実施の形態では従来ピッチで配置されたPADのみを使用して出荷試験時のプローブ検査を行うようにしている。そのため、本実施の形態では出荷試験時のプローブ検査を可能とするため、従来ピッチで配置され、従来の位置精度でプローブが可能な電源端子であるTEST（テスト）用VDDQ PAD61、65、TEST用VSSQ PAD64、68およびデータ入出力端子であるTEST用入出力PAD（TEST1〜4）（62、63、66、67）4個を新たに設け、例えば図４に示すように分散してチップ端部に配置している。

図５に、図４に示す半導体メモリ（チップ）40のブロックダイアグラムを示す。半導体チップ40は、メモリコア回路部400および出力回路部401と、4個のバッファ回路4121からなるテスト出力回路部412とを備えている。VDDはメモリコア回路部400およびテスト出力回路部412に供給される電源で、VDDQは出力回路部401に供給される電源である。半導体メモリでは作動用の電源VDDとデータ出力回路用の電源VDDQが通常分離されており特に近年では低消費電力の携帯機器に使用される場合、VDDより低い電圧レベルのVDDQを供給しシステムの消費電流を低減することが行われる。

メモリコア回路部400は、複数のメモリセルからなるメモリセルアレイ101、メモリセルアレイ101内の所定のメモリセルを選択するRow（行）デコーダ102およびColumn（列）デコーダ103、複数のバッファ回路4021からなる入力回路402、出力データバッファ回路403、データアンプ回路404、データラッチ回路405、ライトバッファ回路406、DQS出力データバッファ回路407、CLK生成回路408、コマンド入力ラッチ＆デコード回路409、アドレス入力ラッチ＆デコード回路410、コントロールロジック回路411、テストデータラッチ回路413、テスト結果出力バッファ回路414、複数のバッファ回路4151からなるテスト入力回路415等を備えている。また、出力回路部401は、複数のバッファ回路4011を備えている。

図５において図２に示すものと同一の構成には同一の符号をつけている（以下各図において同様。）。また、図５の入力回路402、出力データバッファ回路403、データアンプ回路404、データラッチ回路405、ライトバッファ回路406、DQS出力データバッファ回路407、CLK生成回路408、コマンド入力ラッチ＆デコード回路409、アドレス入力ラッチ＆デコード回路410、コントロールロジック回路411および出力回路部401は、それぞれ、図２の入力回路202、出力データバッファ回路203、データアンプ回路204、データラッチ回路205、ライトバッファ回路206、DQS出力データバッファ回路207、CLK生成回路208、コマンド入力ラッチ＆デコード回路209、アドレス入力ラッチ＆デコード回路210、コントロールロジック回路211および出力回路部201と、それぞれ対応するものであり、データの入出力に関する上述したような基本的な機能については同一の機能を提供する。

また、内部クロック信号420、Rowコントロール信号421、Rowアドレス信号422、Columnアドレス信号423およびColumnコントロール信号224は、図２の内部クロック信号220、Rowコントロール信号221、Rowアドレス信号222、Columnアドレス信号223およびColumnコントロール信号224にそれぞれ対応している。

図５に示すTEST用入出力TEST1〜4（図４のPAD62、63、66、67から入出力される信号）にたいしては、テスト入力回路415が設けられており、テスト入力データはテスト入力回路415を介してテストデータラッチ回路413で内部クロック信号402に応じてラッチされ、TEST1_data〜TEST4_dataとしてデータラッチ回路405に送られる。またテスト出力回路部412は、出力データバッファ回路403からテスト結果出力バッファ回路414に送られたデータを出力する。

図６に、図５のデータラッチ回路405の構成を示す。図５のデータラッチ回路405は、データ送受信用CLK信号入出力DQSに同期してデータ入出力DQをラッチする複数のラッチ回路40511からなるデータラッチ部4051と、インバータ4052と3個ずつ複数組のNAND（ナンド）4053〜4055からなるセレクタ部によって構成されている。テスト信号TEST_PADは、コマンド入力CMDに所定のコマンドが入力されたときにHighに設定されるコントロールロジック回路411の出力信号である。TEST用入出力PAD TEST1〜4（PAD62、63、66、67）から入力され、テストデータラッチ回路413でラッチされたテストデータTEST1_data〜TEST4_dataは、データラッチ回路405に入力される。コマンド入力CMDに所定のコマンドが入力されたことで半導体メモリ40がテストモードにエントリして、テスト信号TEST_PADがHighに設定されると、データラッチ回路405は、DQ端子からの入力（DQ0、DQ1、…）を無効とし、テストデータTEST1_data〜TEST4_dataをそれぞれデータ信号DQ0〜3、DQ4〜7、…に代えて連続する4DQのデータとしてライトバッファ回路406に送り、メモリセルアレイ101に書き込む。

データラッチ回路405は、メモリセルに書き込むデータを、データ入出力DQ端子から入力されたデータとTEST用入出力PADから入力されたデータとのいずれかから選択するものであるが、その際、DQ端子からの入力（DQ0、DQ1、…）とテストデータTEST1_data〜TEST4_dataとの割り当て（代替対象）は、図４に示す半導体メモリチップ40上の各PADの配列に基づいて行われる。すなわち、例えば、隣り合う4個のPADに対しては、その配列順で、テストデータTEST1_data〜TEST4_dataをその順で割り当てていくことになる。また、TEST用入出力PADの数はDQ端子（データ入出力DQ PAD）の数よりも少ないので、１つのTEST1_dataが2以上のDQに割り当てられるというように、重複して割り当られることになる。

なお、図６のデータラッチ回路405では、インバータ4052と3個ずつ複数組のNAND4053〜4055からなるセレクタ部がデータラッチ部4051の後段でライトバッファ回路406側に設けられているので、テストデータTEST1_data〜TEST4_dataの取り込みには、データ送受信用CLK信号入出力DQSの入力は不要である。

図７に本実施形態の半導体メモリ40におけるDQ、DQS端子のリーク試験時のタイミングチャートを示す。本実施形態でDQ、DQS端子のリーク試験を行うためにはまず所定のコマンドをコマンド入力CMDに入力することでテストモードにエントリし、テスト信号TEST_PADをHighに設定する。テスト信号TEST_PADがHighに設定されると、前述したようにDQ端子からの入力を無効とし、TEST用入出力PAD TEST1〜4（図４のPAD62、63、66、67）から入力されたデータTEST1_data〜TEST4_dataをそれぞれDQ0〜3、DQ4〜7、…というように連続する4DQのデータとしてライトバッファ回路406に送りメモリセルアレイ101に書き込むことが可能となる。

テストモードへのエントリはモードレジスタコマンドによって一般的に行われている。以下に図７のタイミングチャートを用いて本実施の形態におけるリーク試験の方法を説明する。まずアクティブコマンド（ACT）によってRowアドレスラインを選択しアクティブ状態とする。次に書き込みコマンド（WRT）によってRowアドレスライン上のColumnアドレスのメモリセルにデータを書き込むが、このときの書き込みデータはTEST用入出力PAD TEST1〜4（図４のPAD62、63、66、67）から入力される。

図７にはTEST1 PAD62の入力波形を示す。選択されたカラムアドレスから連続する2ビットに書き込みを行うが、本例ではカラムアドレスの1ビット目にHighデータを書き込む場合を示している。続いて読み出しコマンド（RED）を入力し、書き込みコマンド（WRT）でメモリセルに書き込んだデータをDQ端子から出力させる。読み出しコマンド（RED）から2サイクル後に選択されたカラムアドレスから連続する2ビットがCLK信号の立ち上がりと立下りに同期して出力されるが、本試験においてはCLK信号が立ち上がった状態を保持することでDQの出力がHighの状態を保持しておいて、端子リーク測定期間に示されるタイミングにDQ端子のリーク試験を実施する。すなわち、端子リーク測定期間は、クロック信号CLKをHighで保持することで、DQ0〜3、DQ4〜7、…からTEST1〜TEST4で入力した一定のデータを継続して出力させ、リーク試験を実施するようにしている。

なお、図７において、信号OUTHB0、OUTH0、OUTLB0、OUTL0は、図８に示すDQ端子の各出力バッファ回路4011の出力トランジスタ40111、40112のドライバを構成するインバータ40113、40114の入力および出力信号を表している。また、図中「Hi-Z」の表記は、ハイインピーダンス状態を表している。

図８に、本実施の形態におけるリーク試験時のDQ端子出力回路の状態を示す。図８は、図５の出力回路部401と入力回路402において、データ入出力端子DQ0、DQ1、DQ2（図４のPAD50）周辺部分の構成を示している。出力回路部401内の各出力バッファ4011は、PチャネルMOSトランジスタ40111、NチャネルMOSトランジスタ40112、インバータ40113および40114から構成されている。また、本実施の形態では、TEST用VDDQ PAD61あるいは65（図４参照）が出力回路部401に供給される電源VDDQに接続され、TEST用VSSQ PAD64あるいは68は出力回路部401に供給される電源VSSQに接続されている。これによって、狭ピッチPAD50に接続されている電源VDDQとVSSQのラインに対して、従来ピッチのTEST用VDDQ PAD61、65、TEST用VSSQ PAD64、68から電源を供給することが可能となる。

図８はDQ0、DQ1、DQ2の3端子すべてにHighデータを出力させ、同時に欠陥等によるリークパスがないかを検査する場合の例を示している。DQ0、DQ1、DQ2の3端子はHighデータを出力している状態なのでいずれも出力のPチャネルMOSトランジスタ40111がONしており、各DQ端子は電源VDDQと導通状態になっている。この状態でTEST用VDDQ PADから図８の二点鎖線で示す経路の電流を測定する。電流の測定は、TEST用VDDQ PAD61あるいは65にプローブしたプローブ針と、他の従来ピッチPADにプローブしたプローブ針との間に電流がながれているかどうかを計測することで行う。VDDQは出力回路専用電源であるから各DQ端子に欠陥等によるリークパスが存在しなければ電流は流れない。リークパスがあれば電流が測定され不良品が検出される。

図９に他の出力状態におけるリーク試験時のDQ端子出力回路の状態を示す。図９はDQ0、DQ1、DQ2の3端子すべてにLowデータを出力させ、出力のNチャネルMOSトランジスタ40112をONさせることによって、TEST用VSSQ PAD64あるいは68のプローブから電流を測定する場合を示している。出力回路部401のVSSQは半導体メモリ40の仕様上メモリコア回路部400のVSSと分離されているため、VDDQと同様に測定が可能である。

図１０にさらに他のリーク試験時のDQ端子出力回路の状態を示す。図１０はDQ0をLow出力、DQ1をHigh出力、DQ2をLow出力とし、DQ1の隣接PAD間のリーク試験を行う場合のDQ端子の出力回路の状態を示している。この状態で図中に示すようなショートS1があった場合、二点鎖線に示す経路でVDDQ（TEST用VDDQ PAD61、65、TEST用VSSQ PAD64、68）からリーク電流が検出される。この場合のリークパスチェックをするためには、隣接する4DQに‘0101’あるいは‘1010’のようなデータを書き込み、読み出す必要があるが、本実施形態ではTEST1〜4（TEST用入出力PAD1〜4（62、63、66、67））から‘0101’あるいは‘1010’のデータを入力することで可能となる。

次に、図１１〜図１６を参照して、本発明の他の実施の形態について説明する。図１１に半導体メモリの一般的なPAD配列の一例を示す。上記の実施形態の説明ではデータ入出力DQ端子が連続して配置されている箇所でのリーク試験方法を示してきたが、実際にはDQ端子の並びにはデータ送受信用CLK信号DQS PADおよびデータマスク信号DM PADが入り交じって図１１に示すように配置される場合が多い。したがって、すべてのDQ端子に対して隣接PAD間のリーク試験を行うためには、データ送受信用CLK信号DQS PADおよびデータマスク信号DM PADに対してもDQ端子と同様にリーク試験ができること、すなわち試験時に従来ピッチPAD（図4のPAD51あるいはPAD61〜68）のみを使用してリーク試験がきるようにすることが必要である。

ところで、データマスク信号DMの入力信号は、DQ信号と同じタイミングで入力されデータ送受信用CLK信号DQSによってラッチされる。そのためデータマスク信号DM端子には入力タイミングがDQ信号と同じになるように一般には端子容量補正用としてDQ端子の出力トランジスタと全く同一のMOSトランジスタが付加されている。図１２に端子容量補正用トランジスタ回路4012を付加する場合に考えられるデータマスク信号DM端子の出力回路の構成例を示す。この場合、端子容量補正用トランジスタ回路4012は、各出力バッファ回路4011の出力トランジスタ40111、40112と同じトランジスタ40121、40122のゲート・ソース間を短絡したもので構成されている。なお、データマスク信号DM PADは、データ入力用端子であり、この端子に入力されるデータマスク信号DMがHighレベルの場合にDQ信号がマスクされる。

端子容量補正用トランジスタ回路4012が付加されたデータマスク信号DM端子を検査対象としてリーク試験を行うためには、図８等を参照して説明したように、リーク試験の対象箇所の出力用MOSトランジスタ（40111あるいは40112）をONさせ、測定端子をVDDQないしVSSQと導通させる必要がある。そこで、本実施形態では、図１３に示すように端子容量補正用として付加されているMOSトランジスタのゲートをテストモード信号によって、先隣の（隣り合うもう１つ先の、あるいは１つ飛ばした先の）DQと同じようにコントロールすることで、測定端子をVDDQないしVSSQと導通することを可能としている。

図１３に本実施形態におけるデータマスク信号DM端子の出力回路構成を示す。図１３は、データ入出力端子DQ6、DQ7と、データマスク信号端子DMの入出力回路の構成を示している。出力回路部401内の端子DQに対応する各出力バッファ4011は、PチャネルMOSトランジスタ40111、NチャネルMOSトランジスタ40112、インバータ40113および40114から構成されている。また、端子DMに対応する出力回路4013は、出力バッファ4011内の各トランジスタと同一の（少なくとも入力容量が同等となる）PチャネルMOSトランジスタ40131、NチャネルMOSトランジスタ40132と、PチャネルMOSトランジスタ40131のゲートに出力が接続された2入力NAND40133およびNチャネルMOSトランジスタ40132のゲートに出力が接続された2入力NOR（ノア）40134とから構成されている。そして、NAND40133の一方の入力にはテストモード信号TEST_DMが入力され、NOR40134の一方の入力にはテストモード信号TEST_DMをインバータ40135で反転した信号が入力されている。また、NAND40133およびNOR40134の他方の入力には、データマスク信号端子DM（DM0）から隣接端子（DQ7）を１つ飛ばして隣り合う端子であるDQ6端子の出力バッファ4011のPチャネルMOSトランジスタ40111およびNチャネルMOSトランジスタ40112の各ゲートのレベルを決定する信号であるOUTHB6およびOUTLB6が入力されている。

NAND40133およびNOR40134の他方の入力にOUTHB6およびOUTLB6を入力することで、テストモード信号TEST_DMがHighレベルとなった場合に、PチャネルMOSトランジスタ40131およびNチャネルMOSトランジスタ40132の各ゲートが、DQ6端子の出力バッファ4011のPチャネルMOSトランジスタ40111およびNチャネルMOSトランジスタ40112の各ゲートと同じレベルとなる。すなわち、テストモード信号TEST_DMがHighレベルとなった場合、DM端子の出力バッファ4013の出力レベルがDQ6端子の出力バッファ4011の出力レベルと同一になる。

この構成によれば、コマンド入力CMDに所定の信号を入力することでテストモード信号TEST_DMがHighに設定されると、DQ6の出力データ信号OUTHB6およびOUTLB6の信号レベルがDM0に付加された端子容量補正用トランジスタ（40131、40132）のゲートに与えられるため、DQ6と同一のデータを端子容量補正用トランジスタによってDM端子から出力することになる。図１３ではDQ6、DQ7、DM0端子すべてにHighデータを出力させ同時に欠陥等によるリークパスがないかを検査する場合の例を示している。

図１４では、図１１に示すようにDQ6、DQ7、DM0、DQS0の順に並んだPAD配列において、各隣接PAD間のリークパスをチェックするために各端子にそれぞれ‘1010’のデータを出力させる場合のタイミングチャートを示している。なお、この場合、端子TEST3およびTEST4に入力したデータがDQ6およびDQ7に書き込まれるようにデータラッチ回路405（図６参照）が構成されているものとする。また、DQS0からは‘0’すなわちLowを出力させる必要があるため、図中の端子リーク測定期間中はクロック信号CLKをLow一定で保持することで、データ送受信用CLK信号入出力DQS0を立ち上がりから立ち下がった状態で保持して、端子リーク測定期間に示される期間でDQ、DQS、およびDM端子のリーク試験を実施する。

DQ6にはHighデータが書き込まれているためDQ6およびDM0からはHighデータが出力され、所望の隣接PAD間のリーク試験が実施される。図１５および図１６に本試験時の出力回路の状態を示す。図中のショート箇所S2またはS3にたいして二点鎖線示される経路でリークパスの検出が行われる

次に、図１７を参照して、DQ、DQSおよびDM端子の入出力回路の動作確認試験（データ入出力動作の確認試験）を可能とするための回路構成について説明する。図５を参照して説明した構成と比較して、図１７で新たに付加されている構成は、データ比較回路1607〜1609とOR（オア）回路1610である。DQ6およびDM0のデータ比較回路1607および1608には、出力データバッファ回路403の出力データ信号OUTHB6とDQ6端子およびDM0端子の入力回路4021aおよび4021bの各出力が入力され、出力されるべきデータと出力されたデータが比較される。なお、入力回路4021a〜4021cは、図５のバッファ回路4021に対応している。

DQS0のデータ比較回路1609にはDQS出力データバッファ回路407の出力データ信号OUTHBSとDQS端子の入力回路4021cの出力が入力され、同様に比較される。これらの比較によって出力回路部401、入力回路402等の入出力回路が正常に動作しているかを確認することが可能となっている。

ここで、図１８を参照してデータ比較回路1607の一例について説明する。図１８に示すデータ比較回路1607は、出力データバッファ回路403の出力データ信号OUTHB6を入力とするインバータ16071と、DQ6端子の入力回路4021aの出力を入力とするインバータ16072と、インバータ16071とインバータ16072の出力を入力とするNAND16073と、OUTHB6とDQ6入力データとを入力とするNAND16074と、NAND16073とNAND16074の出力を入力とするNAND16075と、NAND16075の出力を反転するインバータ16076とから構成されている。インバータ16076の出力FFLAG0がOUTHB6とDQ6入力データとの比較結果を示し、比較結果が不一致の場合には比較判定結果FFLAG0がHighとなる。

データマスク信号DM0と信号OUTHB6とを比較する比較回路1608は、図１８のデータ比較回路1607と同様に構成することができる。DQS出力データバッファ回路407の出力データ信号OUTHBSとDQS端子の入力回路4021cの出力とを比較する比較回路1609も図１８のデータ比較回路1607と同様に構成することができる。

図１７のOR回路1601は、各端子の比較結果を集め（結合し）、比較不一致が一つでもあればHigh出力をテスト結果出力バッファ回路414に対して伝達する。不一致信号はテスト結果出力バッファ回路414でバッファされてテスト出力回路部412からテスト専用入出力TEST1（図４のPAD62）に出力される。プローブ試験ではこのTEST1 PAD出力を読み取ることによってDQ、DQSおよびDM端子の入出力回路の動作確認試験を行う。

図１９に、図１７に示す本実施形態のタイミングチャートを示す。テスト専用入出力PAD（図４のTEST1 PAD62、TEST2 PAD63、TEST3 PAD66、TEST4 PAD67）からメモリセルにデータを書き込み、該データを読み出して出力させるまではリーク試験時と同じ動作となる。一方、DQ、DQSから出力されたデータをDQ、DQS入力回路4021a〜4021cによって取り込み、メモリセルから読み出されたデータおよびDQSの出力期待データ（出力トランジスタの制御レベル）とを比較回路1607〜1609にて比較して一致不一致の判定をする期間の動作がリーク試験時と異なる。すなわち、メモリセルからデータを読み出した後、所定時間、CLK信号をHighの状態またはLowの状態に保持し、その間に比較動作をおこなうようにしている。本タイミングチャートではCLK信号の立ち上がりに同期して出力される出力データと立ち下がりに同期して出力される出力データとを異なるデータとすることで、Highのデータ入出力、Lowのデータ入出力の動作確認試験を個々に行っている。

以上のように、本発明の実施の形態では、半導体メモリ40にテスト専用入出力PADとテスト専用VDDQ PADおよびテスト専用VSSQ PADを設け、プローブ試験時には一般にパッケージ組立て時に使用されていたVDDQ、VSSQおよびDQ、DQS PADにはプロービングすることなく、テスト専用入出力PADにプロービングすることでメモリセルにデータを書き込んだ後、該データをメモリセルから読み出してDQ端子から出力させた状態でテスト専用VDDQ PADないしテスト専用VDDS PADの電流を測定することによって、DQ、DQS端子のリーク試験を行うことができる。

またテスト専用入出力PADからメモリセルにデータを書き込み、該データを読み出して出力させ、DQ、DQSから出力されたデータをDQ、DQS入力回路によって取り込み、メモリセルから読み出されたデータおよびDQSの出力期待データにたいして比較回路にて一致不一致の判定をすることによって、DQ、DQS端子にプロービングすることなくDQ、DQS端子の入出力回路の動作確認試験を行うことができる。

またテストモードによってDM端子に付加される入力容量補正用トランジスタをDQ端子の出力トランジスタと同様にコントロールすることを可能とすることで、DQ端子と同様にリーク試験および入力回路の動作確認試験を行うことができる。

本発明の半導体メモリは、テスト専用入出力PADとテスト専用VDDQ PADおよびテスト専用VSSQ PADを備えることで、DQ、DQS、DM PADにプロービングすることなくリーク試験および入出力回路の動作確認ができるため、DQ、DQS、DM PADのPADピッチをプロセッサチップと積層した場合に必要とされるまで狭ピッチで配置することが可能になる。またそれによってPADの占有面積を小さくできるためチップサイズのオーバーヘッドを抑えられチップコストを削減できる。

なお、本発明の実施の形態は上記のものに限られることなく、例えば従来ピッチのテスト用PADの数や内部のテストデータの本数を増やしたり、テスト用電源のPAD数を増加あるいは減少させたり、PADの配置を変化させたりする変更が適宜可能である。

本発明の背景となる半導体メモリチップレイアウト図図１の導体メモリチップのブロックダイアグラム図１の半導体メモリの基本動作時タイミングチャート本発明の実施形態の半導体メモリチップのレイアウト図図４の半導体メモリチップのブロックダイアグラム図５のデータラッチ回路405の構成例を示す図図５の半導体メモリのリーク試験時タイミングチャート図５の半導体メモリのリーク試験時のDQ端子入出力回路動作説明図（VDDQ電流測定時）図５の半導体メモリのリーク試験時のDQ端子入出力回路動作説明図（VSSQ電流測定時）図５の半導体メモリの端子間リーク試験時のDQ端子入出力回路動作説明図 PAD配列の一例を示す図本発明の背景となるDM端子容量補正用トランジスタ構成図図５の半導体メモリにおけるDM端子容量補正用トランジスタの構成およびリーク試験時の入出力回路動作説明図図１３のDQ、DQS、DM端子リーク試験時タイミングチャート図１３のDQ、DM端子間リーク試験時の入出力回路動作説明図図５の半導体メモリにおけるDM、DQS端子間リーク試験時の入出力回路動作説明図本発明の実施形態の半導体メモリにおける入出力回路の動作確認試験回路構成図図１７のデータ比較回路1607の一例を示す図図１７の半導体メモリにおけるDQ、DQS、DM端子入出力回路動作試験時タイミングチャート

符号の説明

40 半導体メモリ（チップ）
50 PAD（狭ピッチ（60μm以下のピッチ）のPAD）
51 PAD（従来ピッチ（80μm以下のピッチ）のPAD）
61、65 TES用VDDQ PAD（従来ピッチ（80μm以下のピッチ）のPAD）
64、68 TEST用VSSQ PAD（従来ピッチ（80μm以下のピッチ）のPAD）
62、63、66、67 TEST用入出力PAD（TEST1〜4）（従来ピッチ（80μm以下のピッチ）のPAD）
101 メモリセルアレイ
102 Rowデコーダ
103 Columnデコーダ
400 メモリコア回路部
401 出力回路部
412 テスト出力回路部
402 入力回路
403 出力データバッファ回路
404 データアンプ回路
405 データラッチ回路
406 ライトバッファ回路
407 DQS出力データバッファ回路
408 CLK生成回路
409 コマンド入力ラッチ＆デコード回路
410 アドレス入力ラッチ＆デコード回路
411 コントロールロジック回路
413 テストデータラッチ回路
414 テスト結果出力バッファ回路
415 テスト入力回路
1607〜1609 データ比較回路
4021 バッファ回路
4021a〜4021c 入力回路

Claims

複数のメモリセルからなるメモリセルアレイと、
複数の信号端子と、
信号端子の出力回路の電源端子と、
信号端子よりも数が少ない複数のテスト用信号端子と、
メモリセルに書き込むデータを、信号端子から入力されたデータとテスト用信号端子から入力されたデータとのいずれかから選択するものであって、メモリチップ上の各信号端子の配列に基づいて、各テスト用信号端子の入力を各信号端子の入力に重複させて割り当てる選択手段と、
信号端子の出力回路の電源端子に接続されたテスト用電源端子と
を備えるものであって、
前記テスト用信号端子及び前記テスト用電源端子の配置間隔が、前記信号端子の配置間隔よりも大きい
ことを特徴とする半導体メモリ。
複数のメモリセルからなるメモリセルアレイと、
複数の信号端子と、
信号端子よりも数が少ない複数のテスト用信号端子と、
メモリセルに書き込むデータを、信号端子から入力されたデータとテスト用信号端子から入力されたデータとのいずれかから選択するものであって、メモリチップ上の各信号端子の配列に基づいて、各テスト用信号端子の入力を各信号端子の入力に重複させて割り当てる選択手段と、
前記メモリセルから読み出したデータとそのデータが出力される出力回路の出力とを比較する複数の比較手段と、
複数の比較手段による比較結果を結合する結合手段と、
結合手段による結合結果を前記テスト用信号端子のいずれかから出力する出力手段と
を備えるものであって、
前記テスト用信号端子の配置間隔が、前記信号端子の配置間隔よりも大きい
ことを特徴とする半導体メモリ。
入力用信号端子に設けられた前記信号端子の出力回路と同等の出力回路と、
その出力回路をメモリチップ上の各信号端子の配列に基づいて、先隣の出力回路と同様に制御するための制御手段と
を備えることを特徴とする請求項１記載の半導体メモリ。
前記入力用信号端子が、データマスク信号の入力端子である
ことを特徴とする請求項４記載の半導体メモリ。