TWI479498B

TWI479498B - 記憶體裝置

Info

Publication number: TWI479498B
Application number: TW101105201A
Authority: TW
Inventors: Ying Te Tu
Original assignee: Winbond Electronics Corp
Priority date: 2012-02-17
Filing date: 2012-02-17
Publication date: 2015-04-01
Also published as: TW201335944A

Description

記憶體裝置

本發明係有關於一種記憶體裝置，其能避免在記憶體裝置封裝後，記憶體裝置內之測試電路在記憶體裝置運作下發生誤操作，導致多餘的電流消耗。

具有Wind I/O架構之記憶體裝置在被封裝後，當應用於一操作系統時，此記憶體裝置所需之電源，包括工作電壓(VDD)以及共同端電壓(VSS)，係由此操作系統透過記憶體裝置之電源銲球(bumping ball)來提供。在記憶體裝置封裝之前，一般會對記憶體裝置進行測試。由於銲球的體積很小，探針卡(probe card)無法直接透過電源銲球來提供測試時記憶體裝置內的記憶體電路以及測試電路所需的電源。因此，在記憶體裝置需另外在測試電路上設置電源銲墊(power pad)來供探針卡來提供電源。電源銲墊係與電源銲球連接，因此，透過電源銲墊而接收自探針卡之電源可供記憶體電路以及測試電路動作以進行測試。在測試完畢且封裝後，測試電路需處於不動作狀態。然而，當封裝後之記憶體裝置應用於一操作系統且此操作系統透過記憶體裝置之電源銲球來提供電源時，由於電源銲墊與電源銲球連接，因此電源仍會提供至測試裝置，這可能使得測試電路進行誤動作，或雖不動作，但依然消耗不必要的電流。

因此，期望提供一種記憶體裝置，其能避免在記憶體裝置封裝後，記憶體裝置內之測試電路在記憶體裝置運作下發生誤操作，或雖不動作，但依然消耗不必要的電流消耗。

本發明提供一種記憶體裝置，可操作在一運作模式下。此記憶體裝置包括複數銲球、一記憶體電路、以及一處理電路。在運作模式下，記憶體電路接收一第一工作電壓以及一第一共同端電壓以執行一記憶體操作。處理電路執行一預設操作。這些銲球包括複數第一電源銲球，且在該運作模式下，這些第一電源銲球接收一第一電壓位準。在這些第一電源銲球中，至少一第一電源銲球耦接處理電路且不耦接該記憶體電路。除了耦接該處理電路之該至少一第一電源銲球以外之其他該等第一電源銲球耦接該記憶體電路。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第1A圖係表示根據本發明實施例之記憶體裝置。參閱第1A圖，記憶體裝置1包括記憶體電路10以及處理電路11。在第1A圖中，元件在記憶體裝置1上的位置僅為一示範例，在實際應用上，元件在記憶體裝置1上的位置可依記憶體裝置1之電路佈局或其規格而定。記憶體裝置1可操作在一運作模式或一特定模式下。在此特定模式下，處理電路11執行一預設操作。記憶體裝置1配置有複數銲球(bumping ball)。在第1A圖之實施例中，複數銲球配置成一個1x2陣列，其中，銲球B1-1~B1-n配置在第一列，而銲球B2-1~B2-n配置在第二列。第1A圖之銲球配置僅為一個舉例，不以此為限。在其他實施例中，銲球配置可依據記憶體裝置之電路板佈局或其規格而定。如第1B圖所示，第一列上銲球B1-1~B1-n以及第二列上至少B2-1~B2-4與B2-6~B2-n透過記憶體裝置1之電路板佈局的線路而耦接記憶體電路10。在銲球B1-1~B1-n與B2-1~B2-n中，包括第一群組G1之複數電源銲球以及第二群組G2之複數電源銲球。參閱第1A圖，第一群組G1之電源銲球包括銲球B1-1~B1-5，而第一群組G2之電源銲球包括銲球B2-1~B2-5。在此實施例中，第一群組G1之電源銲球係由在1x2陣列之第一列上依序配置之銲球B1-1~B1-5所組成，而第二群組G2之電源銲球係由在1x2陣列之第二列上依序配置之銲球B2-1~B2-5所組成，但非以此為限。在其他實施例中，同一群組之電源銲球可以是由在第一列或第二列上非連續配置之銲球所組成，或者是由配置在第一列之一些銲球與配置在第二列之一些銲球所組成。

記憶體電路10包括一記憶體陣列以及用來控制記憶體陣列之一記憶體控制器。當記憶體裝置1操作在運作模式下時，第一群組G1之電源銲球B1-1~B1-5共同接收一電壓位準，而第二群組G2之電源銲球B2-1~B2-5共同接收另一電壓位準。在第1A圖之實施例中，第一群組G1之電源銲球B1-1~B1-5接收工作電壓VDD10之位準，而第二群組G2之電源銲球B2-1~B2-5接收共同端電壓VSS10之位準。

根據本發明之實施例，在第二群組G2之電源銲球B2-1~B2-5中，至少一個電源銲球耦接處理電路11。在第1A圖之實施例中，係以歸屬於第二群組G2之電源銲球B2-5耦接處理電路11為例。在其他實施例中，於第二群組G2之電源銲球B2-1~B2-5中，耦接處理電路11之電源銲球的數量以及在第一群組G1中的配置，可依據記憶體裝置之電路板佈局或其規格而定。

參閱第1A圖，憶體裝置1更包括電源銲墊(power pad)PD120以及PD121。電源銲墊PD120耦接第一群組G1之電源銲球B1-1~B1-5。電源銲墊PD121耦接第二群組G2中除了電源銲球B2-5以外之電源銲球B2-1~B2-4。此技術領域之人士已知，銲墊之體積/面積大於銲球之體積/面積。

在一實施例中，處理電路11可以是一測試電路，用以在記憶體裝置1封裝之前的上述特定模式下執行記憶體測試操作(即上述預設操作)。處理電路11包括電源銲墊PD110與PD111。電源銲球B2-5耦接電源銲墊PD110。

參閱第2A圖，當記憶體裝置1操作在特定模式下時，由一外部探針卡分別提供工作電壓VDD21以及共同端電壓VSS21至電源銲墊PD110與PD111，使得處理單元11動作以進行測試操作。由於電源銲墊PD110耦接電源銲球B2-5，因此，電源銲球B2-5透過電源銲墊PD110來接收工作電壓VDD21之位準。由於電源銲球B2-5沒有耦接至記憶體電路10，工作電壓VDD21之提供不影響記憶體電路10之動作。此外，外部探針卡也分別提供工作電壓VDD20以及共同端電壓VSS20至電源銲墊PD120與PD121。由於電源銲墊PD120耦接第一群組G1之電源銲球B1-1~B1-5，且電源銲墊PD121耦接第二群組G2之電源銲球B2-1~B2-4，因此電源銲球B1-1~B1-5接收工作電壓VDD20之位準，且電源銲球B2-1~B2-4接收共同端電壓VDD21之位準。如此一來，記憶體電路10則可透過電源銲球B1-1~B1-5與B2-1~B2-4以及電源銲墊PD120與PD121來接收工作電壓VDD20以及共同端電壓VSS20，使得記憶體電路10動作。在此特定模式下，處理電路11執行測試操作以控制記憶體電路10執行記憶體操作，並判斷記憶體電路10之運作是否發生錯誤。

回來參閱第1A圖，在記憶體裝置1封裝之後，記憶體裝置1可操作在運作模式下。舉例來說，在記憶體裝置1封裝之後，記憶體裝置1可應用於一操作系統，並根據此操作系統之控制來操作在運作模式下。於運作模式下，操作系統提供工作電壓VDD10至第一群組G1之電源銲球B1-1~B1-5，因此電源銲球B1-1~B1-5接收了工作電壓VDD10之位準，此外，操作系統也提供共同端電壓VSS10至第二群組G2之電源銲球B2-1~B2-5，因此電源銲球B2-1~B2-5接收共同端電壓VSS10之位準。記憶體電路10則可透過電源銲球B1-1~B1-5與B2-1~B2-5來接收工作電壓VDD10以及共同端電壓VSS10，使得記憶體電路10動作以進行記憶體操作。根據上述，由於處理單元11之電源銲墊PD110耦接電源銲球B2-5，因此，電源銲墊PD110透過電源銲球B2-5來接收共同端電壓VSS10之位準。如此一來，於特定模式下接收工作電壓VDD21之電源銲墊PD110，在運作模式時被下拉至共同端電壓VSS10之位準。另外，在運作模式下，處理單元11之電源銲墊PD111也接收共同端電壓VSS10之位準。由於處理電路11之電源銲墊PD110與PD111都接收共同端電壓VSS10之位準，因此處理電路11不動作，並減少電流消耗。

在一些實施例中，於特定模式下，工作電壓VDD20之位準可相同於工作電壓VDD21之位準；在另一些實施例中，於特定模式下，工作電壓VDD20之位準可不相同於工作電壓VDD21之位準。

在第1A~2A圖之實施例中，於特定模式下，共同端電壓VSS20之位準可相同於共同端電壓VSS21之位準。因此，處理電路11之電源銲墊PD111可耦接記憶體電路10之電源銲墊PD121，如第2B圖所示。在此情況下，共同端電壓VSS20與VSS21之位準可以是接地電壓位準。

在另一些實施例中，於特定模式下，共同端電壓VSS20之位準可不相同於共同端電壓VSS21之位準，在此情況下，共同端電壓VSS20與VSS21中一者之位準可以是接地電壓位準。

在第1B圖中，第一列上之銲球B1-1~B1-n以及第二列上之B2-1~B2-4與B2-6~B2-n是各自透過線路耦接記憶體電路10。根據上述可得知，不論是在運作模式或特定模式下，第一群組G1之電源銲球B1-1~B1-5都是接收相同之電壓位準。因此，在一些實施例中，第一群組G1之電源銲球B1-1~B1-5可彼此連接在一起後再耦接至記憶體電路。而關於第二群組G2之電源銲球B2-1~B2-5，由於在特定模式下，與電源銲墊PD110耦接之電源銲球B2-5與其他電源銲球B2-1~B2-4接收相異之電壓位準。因此，第二群組G2之電源銲球B2-1~B2-4可彼此連接在一起後再耦接至記憶體電路10。電源銲球B2-5則是不與其他電源銲球B2-1~B2-4連接。此外，電源銲球B2-5不耦接至記憶體電路10，而於記憶體裝置封裝後1，電源銲球B2-5與其他電源銲球B2-1~B2-4都耦接至系統之接地電壓，即VSS10。

第3A圖係表示根據本發明另一實施例之記憶體裝置。在第1A與3A圖中，相同之元件以相同之參考符號來標示，且執行相同之操作。在比較第1A圖之記憶體裝置1與第3A圖之記憶體裝置3，兩者相異之處在於電源銲墊與電源銲球之間的耦接關係。參閱第3A圖，在第一群組G1之電源銲球B1-1~B1-5中，至少一個電源銲球耦接處理電路11之電源銲墊PD111。在第3A圖之實施例中，係以歸屬於第一群組G1之電源銲球B1-5耦接處理電路11為例。在其他實施例中，於第一群組G1之電源銲球B1-1~B1-5中，耦接處理電路11之電源銲球的數量以及在第一群組G1中的配置，可依據記憶體裝置之電路板佈局或其規格而定。電源銲墊PD120耦接第一群組G1中除了電源銲球B1-5以外之電源銲球B1-1~B1-4。電源銲墊PD121耦接第二群組G2之電源銲球B2-1~B2-5。

參閱第3B圖，在此實施例中，第一列上至少銲球B1-1~B1-4與B1-6~B1-n以及第二列上B2-1~B2-n透過記憶體裝置1之電路板佈局的線路而耦接記憶體電路10。

參閱第4A圖，當記憶體裝置3操作在特定模式下時，由一外部探針卡分別提供工作電壓VDD21以及共同端電壓VSS21至電源銲墊PD110與PD111，使得處理單元11動作以進行測試操作。由於電源銲墊PD111耦接電源銲球B1-5，因此，電源銲球B1-5透過電源銲墊PD111來接收共同端電壓VSS21之位準。由於電源銲球B1-5沒有耦接至記憶體電路10，工作電壓VSS21之提供不影響記憶體電路10之動作。此外，此外部探針卡也分別提供工作電壓VDD20以及共同端電壓VSS20至電源銲墊PD120與PD121。由於電源銲墊PD120耦接第一群組G1之電源銲球B1-1~B1-4，且電源銲墊PD121耦接第二群組G2之電源銲球B2-1~B2-5，因此電源銲球B1-1~B1-4接收工作電壓VDD20之位準，且電源銲球B2-1~B2-5接收共同端電壓VDD21之位準。如此一來，記憶體電路10則可透過電源銲球B1-1~B1-4與B2-1~B2-5以及電源銲墊PD120與PD121來接收工作電壓VDD20以及共同端電壓VSS20，使得記憶體電路10動作。在此特定模式下，處理電路11執行測試操作以控制記憶體電路10 執行記憶體操作，並判斷記憶體電路10之運作是否發生錯誤。

回來參閱第3A圖，在記憶體裝置3封裝之後，記憶體裝置3可操作在運作模式下。舉例來說，在記憶體裝置3封裝之後，記憶體裝置3可應用於一操作系統，並根據此操作系統之控制來操作在運作模式下。於運作模式下，由操作系統提供工作電壓VDD10至第一群組G1之電源銲球B1-1~B1-5，因此電源銲球B1-1~B1-5接收了工作電壓VDD10之位準，此外，也由操作系統提供共同端電壓VSS10至第二群組G2之電源銲球B2-1~B2-5，因此電源銲球B2-1~B2-5接收共同端電壓VSS10之位準。記憶體電路10則可透過電源銲球B1-1~B1-5與B2-1~B2-5來接收工作電壓VDD10以及共同端電壓VSS10，使得記憶體電路10動作以進行記憶體操作。根據上述，由於處理單元11之電源銲墊PD111耦接電源銲球B1-5，因此，電源銲墊PD111透過電源銲球B1-5來接收工作電壓VDD10之位準。如此一來，於特定模式下接收工作電壓VSS21之電源銲墊PD120，在運作模式時被上拉至工作電壓VDD10之位準。另外，在運作模式下，處理單元11之電源銲墊PD110也接收工作電壓VDD10之位準。由於處理電路11之電源銲墊PD120與PD121都接收工作電壓VDD10之位準，因此處理電路11不動作，並減少電流消耗。

在第3A~4A圖之實施例中，於特定模式下，工作電壓VDD20之位準可相同於工作電壓VDD21之位準。因此，處理電路11之電源銲墊PD111可耦接記憶體電路10之電源銲墊PD121，如第4B圖所示。

在另一些實施例中，於特定模式下，工作端電壓VDD20之位準可不相同於工作電壓VDD21之位準。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1、3‧‧‧記憶體裝置

10‧‧‧記憶體電路

11‧‧‧處理電路

G1、G2‧‧‧銲球群組

B1-1...B1-n、B2-1...B2-n‧‧‧銲球

PD110、PD111、PD120、PD121‧‧‧電源銲墊

VDD10、VDD20、VDD21‧‧‧工作電壓

VSS10、VSS20、VSS21‧‧‧共通端電壓

第1A圖表示根據本發明一實施例之記憶體裝置；第1B圖表示第1A圖之記憶體裝置內銲球與記憶體電路之間的耦接關係；第2A~2B圖表示第1A圖之記憶體裝置處於特定模式時電源銲墊的電源接收情況；第3A圖表示根據本發明另一實施例之記憶體裝置；第3B圖表示第3A圖之記憶體裝置內銲球與記憶體電路之間的耦接關係；以及第4A~4B圖表示第3A圖之記憶體裝置處於特定模式時電源銲墊的電源接收情況。

1‧‧‧記憶體裝置

10‧‧‧記憶體電路

11‧‧‧處理電路

B1-1...B1-n、B2-1...B2-n‧‧‧銲球

G1、G2‧‧‧銲球群組

PD110、PD111、PD120、PD121‧‧‧電源銲墊

VDD10‧‧‧工作電壓

VSS10‧‧‧共通端電壓

Claims

一種記憶體裝置，可操作在一運作模式下，包括：複數銲球；一記憶體電路，在該運作模式下，接收一第一工作電壓以及一第一共同端電壓以執行一記憶體操作；一處理電路，執行一預設操作；其中，該等銲球包括複數第一電源銲球，且在該運作模式下，該等第一電源銲球接收一第一電壓位準；以及其中，在該等第一電源銲球中，至少一第一電源銲球耦接該處理電路且不耦接該記憶體電路，以及除了耦接該處理電路之該至少一第一電源銲球以外之其他該等第一電源銲球耦接該記憶體電路。
如申請專利範圍第1項所述之記憶體裝置，其中，在該第一電源銲球中，除了耦接該處理電路之該至少一第一電源銲球以外之其他該等第一電源銲球彼此連接在一起。
如申請專利範圍第1項所述之記憶體裝置，其中，該等銲球更包括複數第二電源銲球，且在該運作模式下，該等第二電源銲球接收一第二電壓位準。
如申請專利範圍第3項所述之記憶體裝置，其中，該第一電壓位準為該第一共同端電壓之位準，且該第二電壓位準為該第一工作電壓之位準。
如申請專利範圍第1項所述之記憶體裝置，其中，該處理電路包括一第一電源銲墊，且該等第一電源銲球中之該至少一第一電源銲球耦接該第一電源銲墊。
如申請專利範圍第5項所述之記憶體裝置，其中，該記憶體裝置可更操作在一特定模式下，在該特定模式下，該等第一電源銲球中之該至少一第一電源銲球透過該第一電源銲墊接收一第二電壓位準，且該第一電源銲球中除了耦接該處理電路之該至少一第一電源銲球以外之其他該等第一電源銲球接收一第三電壓位準。
如申請專利範圍第6項所述之記憶體裝置，其中，在該特定模式下，該處理電路接收一第二工作電壓以及一第二共同端電壓以執行一預設操作，且該記憶體接收一第三工作電壓以及一第三共同端電壓以執行該記憶體操作。
如申請專利範圍第7項所述之記憶體裝置，其中，在該特定模式下，該第一電源銲墊接收該第二工作電壓，使得該第二電壓位準為該第二工作電壓之位準；以及其中，該第三電壓位準為該第三共同端電壓之位準。
如申請專利範圍第8項所述之記憶體裝置，更包括：一第二電源銲墊，其中，在該特定模式下，該第一電源銲球中除了耦接該處理電路之該至少一第一電源銲球以外之其他該等第一電源銲球透過該第二電源銲墊接收該第三共同端電壓，使得該第三電壓位準為該第三共同端電壓之位準。
如申請專利範圍第9項所述之記憶體裝置，其中，該處理電路更包括一第三電源銲墊，接收該第二共同端電壓。
如申請專利範圍第7項所述之記憶體裝置，其中，在該特定模式下，該第一電源銲墊接收該第二共同端電壓，使得該第二電壓位準為為該第二共同端電壓之位準；以及其中，該第三電壓位準為該第三工作電壓之位準。
如申請專利範圍第11項所述之記憶體裝置，更包括：一第二電源銲墊，其中，在該特定模式下，該第一電源銲球中除了耦接該處理電路之該至少一第一電源銲球以外之其他該等第一電源銲球透過該第二電源銲墊接收該第三工作電壓，使得該第三電壓位準為該第三工作電壓之位準。
如申請專利範圍第12項所述之記憶體裝置，其中，該處理電路更包括一第三電源銲墊，接收該第二工作電壓。