KR20160006853A - 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20160006853A
KR20160006853A KR1020140086094A KR20140086094A KR20160006853A KR 20160006853 A KR20160006853 A KR 20160006853A KR 1020140086094 A KR1020140086094 A KR 1020140086094A KR 20140086094 A KR20140086094 A KR 20140086094A KR 20160006853 A KR20160006853 A KR 20160006853A
Authority
KR
South Korea
Prior art keywords
fuse array
driving block
disposed
auxiliary circuit
error check
Prior art date
Application number
KR1020140086094A
Other languages
English (en)
Inventor
강혁중
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140086094A priority Critical patent/KR20160006853A/ko
Priority to US14/514,487 priority patent/US20160012908A1/en
Publication of KR20160006853A publication Critical patent/KR20160006853A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 기술의 일 실시예에 의한 전기적 퓨즈 어레이 회로는 반도체 기판 상의 지정된 영역에 배치되는 구동블럭, 구동블럭의 일측에 인접 배치되는 노멀 퓨즈 어레이 및 노멀 퓨즈 어레이가 배치된 방향과 대향하는 방향의 구동블럭 타측에 배치되는 보조 회로부를 포함할 수 있다.

Description

전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치{E-fuse Array Circuit and Semiconductor Memory Apparatus Having the Same}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
메탈 퓨즈는 레이저에 의해 퓨즈를 커팅한다. 그리고 퓨즈의 커팅 여부에 따라 프로그래밍 상태를 구분할 수 있다. 따라서 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만 패키징 후에는 퓨즈를 프로그래밍하는 것이 불가능하다.
메탈 퓨즈의 단점을 극복하기 위해 전기적 퓨즈(E-fuse)가 개발되었다. 전기적 퓨즈는 트랜지스터 형태로 제조되며 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장한다.
일반적으로, 전기적 퓨즈의 게이트 단자에는 전원전압이 인가되고, 드레인 단자 및 소스 단자에는 접지전압이 인가된다. 게이트 단자에 트랜지스터가 견딜 수 있는 레벨의 전압이 인가되면 전기적 퓨즈는 캐패시터로 동작한다. 그러나 게이트 단자에 트랜지스터가 견딜 수 없는 높은 레벨의 전압이 인가되면 트랜지스 터의 게이트 산화막이 파괴되고, 게이트 단자와 드레인/소스 단자가 쇼트되어 전기적 퓨즈는 저항으로 동작한다. 결국, 게이트 단자와 드레인/소스 다자 간에 전류가 흐르게 된다. 전기적 퓨즈는 이러한 현상을 이용하여, 게이트 단자와 드레인/소스 단자 간의 저항값을 통해 데이터를 구분할 수 있다.
최근 전기적 퓨즈는 어레이 형태로 구성되고 있는 추세이다.
본 발명의 실시예는 면적 효율이 향상된 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 전기적 퓨즈 어레이 회로는 반도체 기판 상의 지정된 영역에 배치되는 구동블럭; 상기 구동블럭의 일측에 인접 배치되는 노멀 퓨즈 어레이; 및 상기 노멀 퓨즈 어레이가 배치된 방향과 대향하는 방향의 상기 구동블럭 타측에 배치되는 보조 회로부;를 포함할 수 있다.
본 기술의 일 실시예에 의한 반도체 메모리 장치는 셀 영역 및 주변영역이 정의된 반도체 기판의 상기 셀 영역에 배치되는 복수의 뱅크; 및 상기 주변영역에 배치되고, 상기 반도체 기판 상의 지정된 영역에 배치되는 구동블럭과, 상기 구동블럭의 일측에 인접 배치되는 노멀 퓨즈 어레이와, 상기 노멀 퓨즈 어레이가 배치된 방향과 대향하는 방향의 상기 구동블럭 타측에 배치되는 보조 회로부를 포함하는 전기적 퓨즈 어레이 회로;를 포함할 수 있다.
본 기술에 의하면 전기적 퓨즈 어레이 회로의 면적 효율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 전기적 퓨즈 어레이 회로의 배치도,
도 2는 본 발명의 일 실시예에 의한 ECC 회로부의 구성도,
도 3 내지 도 5는 본 발명의 실시예들에 의한 전기적 퓨즈 어레이 회로를 포함하는 반도체 메모리 장치의 구성도,
도 6은 본 발명의 일 실시예에 의한 구동블럭의 구성도,
도 7은 본 발명의 일 실시예에 의한 컨트롤러의 구성도,
도 8은 본 발명의 일 실시예에 의한 전기적 퓨즈 어레이 회로의 제조 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 의한 전기적 퓨즈 어레이 회로의 배치도이다.
전기적 퓨즈 어레이 회로(10)는 반도체 기판(110) 상의 지정된 영역에 배치되는 구동블럭(120)과, 구동블럭(120)의 일측에 인접 배치되는 노멀 퓨즈 어레이(130)를 포함할 수 있다.
구동블럭(120)의 타측, 바람직하게는 노멀 퓨즈 어레이(130)가 배치된 방향과 대향하는 방향에는 보조 회로부(140)가 배치될 수 있다.
도 1에는 노멀 퓨즈 어레이(130)가 구동블럭(120)의 일측에 인접 배치되고, 보조 회로부(140)가 구동블럭(120)의 타측에 인접 배치되도록 도시하였으나, 보조 회로부(140)의 배치 위치는 이에 한정되지 않는다. 즉, 보조 회로부(140)는 구동블럭(120)과 인접하여 배치되지 않고 구동블럭(120)의 타측에 이격되어 배치될 수 있다. 바람직한 실시예에서, 보조 회로부(140)는 반도체 기판(110) 상의 회로 설계 밀도가 낮은 영역에 이격 배치되는 것도 가능하다.
또한, 보조 회로부(140)는 제조 후 사용하지 않을 수도 있고, 제거될 수도 있다. 또한, 제거되는 경우에는 해당 영역에 다른 용도의 회로부로 구성하는 것도 가능하다.
보조 회로부(140)는 ECC(Error Check and Correction) 회로부(150) 및 리던던시 퓨즈 어레이(160)를 포함할 수 있다.
ECC 회로부(150)는 노멀 퓨즈 어레이(130)에 저장되는 데이터의 에러를 체크하고 정정할 수 있도록 구성된다.
리던던시 퓨즈 어레이(160)는 노멀 퓨즈 어레이(130)를 구성하는 단위 퓨즈에 결함이 발생한 경우 이를 대체할 목적으로 사용된다. 리던던시 퓨즈 어레이(160)가 구비되는 경우 ECC 회로부(150)는 노멀 퓨즈 어레이(130)에 더하여 리던던시 퓨즈 어레이(160)에 저장되는 데이터의 에러를 체크하고 정정할 수 있도록 구성될 수 있다.
도 2는 본 발명의 일 실시예에 의한 ECC 회로부의 구성도이다.
도 2에 도시한 것과 같이, ECC 회로부(150)는 노멀 퓨즈 어레이(130)의 에러 체크 및 정정을 위한 제 1 ECC부(150A) 및 리던던시 퓨즈 어레이(160)의 에러 체크 및 정정을 위한 제 2 ECC부(150B)를 포함할 수 있다.
제 1 ECC부(150A)는 구동블럭(120)의 타측에 인접 또는 이격되도록 형성되며, 제 2 ECC부(150B)와 비교할 때 제 2 ECC부(150B)보다 노멀 퓨즈 어레이(130)에 근접한 위치에 배치되는 것이 바람직하다. 즉, 구동블럭(120)의 타측에 배치되는 보조 회로부(140) 중 제 1 ECC부(150A)가 구동블럭(120)에 가장 근접하도록 배치될 수 있다.
제 2 ECC부(150B)는 제 1 ECC부(150A)와 리던던시 퓨즈 어레이(160) 사이에 배치될 수 있으나 이에 한정되는 것은 아니다. 제 2 ECC부(150B)와 제 1 ECC부(150A)는 인접 또는 이격 배치될 수 있고, 제 2 ECC부(150B)와 리던던시 퓨즈 어레이(160)는 인접 또는 이격 배치될 수 있다.
노멀 퓨즈 어레이(130)에 저장된 데이터에 에러가 존재하거나 퓨즈 셀 자체에 결함이 존재하는 경우, ECC 회로부(150) 및 리던던시 퓨즈 어레이(160)를 통해 노멀 퓨즈 어레이(130)의 에러 또는 결함을 보완할 수 있다.
한편, 노멀 퓨즈 어레이(130)에 에러 또는 결함이 존재하지 않는 경우 보조 회로부(140)는 불필요할 수 있다. 이에, 본 발명에서는 전기적 퓨즈 어레이 회로(10) 설계 후, 리비젼(revision)을 통해 보조 회로부(140)의 필요 여부를 확인한다. 그리고, 보조 회로부(140)의 필요 여부에 따라 보조 회로부(140)의 적어도 일부를 삭제할 수 있다. 보조 회로부(140)의 적어도 일부가 삭제된 후에는 삭제된 영역에 다른 용도의 회로, 예를 들어 리저버(reservoir) 캐패시터, 스페어 로직 등과 같은 부가회로를 추가할 수 있다.
여기에서, 보조 회로부(140)의 적어도 일부를 제거한다는 것은 ECC 회로부(150)와 리던던시 퓨즈 어레이(160) 중 적어도 하나를 제거함을 의미할 수 있다. 또한, ECC 회로부(150)가 제 1 ECC부(150A) 및 제 2 ECC부(150B)를 포함하는 경우에는 그 중 적어도 하나를 제거할 수도 있다.
ECC 회로부(150)와 리던던시 퓨즈 어레이(160)는 전기적 퓨즈 어레이 회로(10)의 전체 면적 중 1/4 가량을 차지한다. 따라서, 이들 보조 회로부(140)가 불필요하여 이를 제거하는 경우 전기적 퓨즈 어레이 회로(10)가 차지하는 면적을 3/4 수준으로 감소시킬 수 있다.
ECC 회로부(150)와 리던던시 퓨즈 어레이(160)가 필요한 경우에도, 반도체 기판(110) 상의 회로 설계 밀도가 낮은 영역에 보조 회로부(140)를 배치시킬 수 있다. 이 경우 회로 밀도가 높은 영역에 배치되는 부분 즉, 구동블럭(120) 및 노멀 퓨즈 어레이(130)의 점유 면적을 3/4 수준으로 감소시킬 수 있다.
도 3 내지 도 5는 본 발명의 실시예들에 의한 전기적 퓨즈 어레이 회로를 포함하는 반도체 메모리 장치의 구성도이다.
도 3을 참조하면, 본 실시예에 의한 반도체 메모리 장치(200-1)는 셀 영역(210A, 210B, 210C, 210D) 및 주변영역(220)으로 정의된다. 주변영역(220)을 기준으로 그 상측에는 복수의 뱅크(210A, 210B)가 배치되고 및 주변영역(220)의 하측에는 복수의 뱅크(210C, 210D)가 배치될 수 있다.
주변영역(220)에는 전기적 퓨즈 어레이 회로(10)가 배치될 수 있다.
전기적 퓨즈 어레이 회로(10)는 구동블럭(120) 및 구동블럭(120)의 일측에 인접 배치되는 노멀 퓨즈 어레이(130)를 포함할 수 있다. 또한, 구동블럭(120)의 타측에는 보조 회로부(150, 160)가 배치될 수 있다.
보조 회로부(150, 160)는 설계 후 리비전을 통해 불필요한 것으로 판단되면 사용하지 않거나 제거될 수 있다. 그리고 제거된 경우에는 다른 용도의 회로부로 재구성될 수 있다.
보조 회로부(150, 160)의 적어도 일부가 제거되어도 무방하거나, 미사용하여도 무방한 것으로 판단되는 경우 패드(221)를 통해 보조 회로부(150, 160)를 제어할 수 있다. 주변영역(220)에는 복수의 패드가 구비될 수 있는데, 이 중 어느 하나의 패드(221)로 인가되는 신호의 레벨에 따라 노멀 퓨즈 어레이(130)만 사용하거나, 노멀 퓨즈 어레이(130)와 보조 회로부(150, 160)를 모두 사용하도록 제어할 수 있다.
도 4는 본 발명의 일 실시예에 의한 반도체 메모리 장치(200-2)의 구성도로서, 보조 회로부(150/160 : 140)가 구동블럭(120)의 타측에 이격 배치된 예를 나타낸다.
도 5에 도시한 반도체 메모리 장치(200-3)는 보조 회로부(150/160 : 140)를 구성하는 ECC 회로부(150)가 제 1 ECC부(150A) 및 제 2 ECC부(150B)를 포함하고, 각각의 보조 회로부(150A/150B/160 : 140)가 분산 배치된 경우를 나타낸다. 특히, 제 1 ECC부(150A)는 구동블럭(120)의 타측에 인접 배치될 수 있다.
도 3 내지 도 5에서 보조 회로부(150/160)는 리비전 후 삭제될 수 있다. 아울러, 삭제된 영역에는 다른 용도의 회로부가 재설계될 수 있다.
한편, 도 4 내지 도 5에서는 패드(221)를 통해 전기적 퓨즈 어레이(10)의 보조 회로부(140)를 제어하는 것에 대해 설명하였다. 전기적 퓨즈 어레이(10)의 보조 회로부(140)는 사용하지 않을 경우 구동블럭(120)을 통해서도 제어할 수 있으며 구체적으로 설명하면 다음과 같다.
구동블럭(120)은 도 6에 도시한 것과 같이 선택 및 감지부(121), 바이어스 제공부(123) 및 컨트롤러(125)를 포함할 수 있다.
선택 및 감지부(121)는 어드레스 신호에 응답하여 노멀 퓨즈 어레이(130) 또는 리던던시 퓨즈 어레이(160)를 구성하는 단위 퓨즈 셀을 선택하고, 선택된 단위 퓨즈 셀에 저장된 데이터를 감지한다.
바이어스 제공부(123)는 노멀 퓨즈 어레이(130) 또는 리던던시 퓨즈 어레이(160)에 프로그램 또는 리드 동작을 위한 전압을 제공한다.
컨트롤러(125)는 선택 및 감지부(121)와 바이어스 제공부(123)를 제어하는 한편, 도 7에 도시한 것과 같이 노멀 퓨즈 어레이(130) 및 보조 회로부(140)를 제어한다.
도 7을 참조하면, 컨트롤러(125)는 제 1 내지 제 3 ECC 제어신호(XECCEN, YECCEN, TMECCEN), 제 1 내지 제 3 리던던시 제어신호(XREDEN, YREDEN, TMREDEN) 및 제 1 내지 제 3 노멀 제어신호(XNORMEN, YNORMEN, TMNORMEN)에 응답하여 ECC 인에이블 신호(ECCEN), 리던던시 인에이블 신호(REDEN), 노멀 신호(NORMALEN), 컬럼 인에이블신호(XEN), 로우 인에이블신호(XEN) 및 테스트모드 인에이블 신호(TMEN)를 출력하는 제어부(1251)를 포함할 수 있다.
ECC 회로부(150) 및 리던던시 퓨즈 어레이(160)와 같은 보조 회로부(140)의 적어도 일부가 사용되지 않거나 제거되는 경우, 컨트롤러(125)는 제거된 보조 회로부를 인에이블시키는 신호 즉, ECC 인에이블 신호(ECCEN) 또는 리던던시 인에이블 신호(REDEN)를 디스에이블시킨다. 따라서 불필요한 제어신호의 발생에 의해 보조 회로부(140)가 구동되는 현상 및 그로 인한 전력 소모를 방지할 수 있다.
도 6 및 도 7에 도시한 컨트롤러의 구성은 이에 한정되는 것은 아니며, 노멀 퓨즈 어레이(130)와 보조 회로부(140)를 제어할 수 있는 구성이라면 어느 것이든 채택 가능하다.
도 8은 본 발명의 일 실시예에 의한 전기적 퓨즈 어레이 회로의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 반도체 기판 상에 전기적 퓨즈 어레이 회로를 설계한다(S10). 전기적 퓨즈 어레이 회로는 도 1, 또는 도 3 내지 도 6과 같이 구동블럭(120)과, 구동블럭(120)의 일측에 인접 배치되는 노멀 퓨즈 어레이(130)와, 구동블럭(120)을 기준으로 노멀 퓨즈 어레이(130)가 배치된 방향과 대향하는 방향의 구동블럭(120) 타측에 인접 또는 이격 배치되는 보조 회로부(140)를 포함할 수 있다.
전기적 퓨즈 어레이 회로가 설계되면, 웨이퍼 레벨에서 리비전을 수행한다(S20).
리비전 결과 보조 회로부(140)의 적어도 일부가 불필요한 것으로 확인되면(S30), 불필요한 것으로 판단되는 보조 회로부(140)의 적어도 일부를 제거하거나, 또는 다른 회로부로 변경한다(S40).
리비전 결과 보조 회로부(140)가 모두 필요한 것으로 판단되는 경우에는(S30) 보조 회로부(140)를 그대로 유지함은 물론이다.
결국 본 발명에서는 보조 회로부(140)가 불필요한 경우 노멀 퓨즈 어레이(130)와 구동블럭(120)만으로 전기적 퓨즈 어레이 회로를 구성할 수 있다. 또한, 보조 회로부(140)의 적어도 일부가 필요한 경우에도 회로 설계 밀도가 낮은 영역에 보조 회로부(140)를 배치시킴에 따라 노멀 퓨즈 어레이(130)와 구동블럭(120)이 배치된 영역에서의 면적 효율을 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 전기적 퓨즈 어레이 회로
200-1, 200-2, 200-3 : 반도체 메모리 장치

Claims (13)

  1. 반도체 기판 상의 지정된 영역에 배치되는 구동블럭;
    상기 구동블럭의 일측에 인접 배치되는 노멀 퓨즈 어레이; 및
    상기 노멀 퓨즈 어레이가 배치된 방향과 대향하는 방향의 상기 구동블럭 타측에 배치되는 보조 회로부;
    를 포함하도록 구성되는 전기적 퓨즈 어레이 회로.
  2. 제 1 항에 있어서,
    상기 보조 회로부는 상기 구동블럭의 상기 타측에 상기 구동블럭과 인접 또는 이격 배치되도록 구성되는 전기적 퓨즈 어레이 회로.
  3. 제 1 항에 있어서,
    상기 보조 회로부는 에러체크/정정 회로부 및 리던던시 퓨즈 어레이를 포함하도록 구성되는 전기적 퓨즈 어레이 회로.
  4. 제 3 항에 있어서,
    상기 에러체크/정정 회로부 및 상기 리던던시 퓨즈 어레이 중 적어도 하나는 상기 구동블럭의 상기 타측에 인접 또는 이격 배치되도록 구성되는 전기적 퓨즈 어레이 회로.
  5. 제 3 항에 있어서,
    상기 에러체크/정정 회로부는, 제 1 에러체크/정정부 및 제 2 에러체크/정정부를 포함하고,
    상기 제 1 에러체크/정정부는 상기 제 2 에러체크/정정부와 비교할 때 상기 제 2 에러체크/정정부보다 상기 노멀 퓨즈 어레이에 근접하도록 배치되도록 구성되는 전기적 퓨즈 어레이 회로.
  6. 제 1 항에 있어서,
    상기 구동블럭은 컨트롤러를 포함하고, 상기 보조 회로부는 상기 컨트롤러에 의해 인에이블 또는 디스에이블되도록 구성되는 전기적 퓨즈 어레이 회로.
  7. 셀 영역 및 주변영역이 정의된 반도체 기판의 상기 셀 영역에 배치되는 복수의 뱅크; 및
    상기 주변영역에 배치되고, 상기 반도체 기판 상의 지정된 영역에 배치되는 구동블럭과, 상기 구동블럭의 일측에 인접 배치되는 노멀 퓨즈 어레이와, 상기 노멀 퓨즈 어레이가 배치된 방향과 대향하는 방향의 상기 구동블럭 타측에 배치되는 보조 회로부를 포함하는 전기적 퓨즈 어레이 회로;
    를 포함하도록 구성되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 보조 회로부는 상기 구동블럭의 상기 타측에 상기 구동블럭과 인접 또는 이격 배치되도록 구성되는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 보조 회로부는 에러체크/정정 회로부 및 리던던시 퓨즈 어레이를 포함하도록 구성되는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 에러체크/정정 회로부 및 상기 리던던시 퓨즈 어레이 중 적어도 하나는 상기 구동블럭의 상기 타측에 인접 또는 이격 배치되도록 구성되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 에러체크/정정 회로부는, 제 1 에러체크/정정부 및 제 2 에러체크/정정부를 포함하고,
    상기 제 1 에러체크/정정부는 상기 제 2 에러체크/정정부와 비교할 때 상기 제 2 에러체크/정정부보다 상기 노멀 퓨즈 어레이에 근접하도록 배치되도록 구성되는 반도체 메모리 장치.
  12. 제 7 항에 있어서,
    상기 주변영역에 배치되며 상기 전기적 퓨즈 어레이 회로에 대한 제어신호를 입력받는 패드를 더 포함하도록 구성되는 반도체 메모리 장치.
  13. 제 7 항에 있어서,
    상기 구동블럭은 컨트롤러를 포함하고, 상기 보조 회로부는 상기 컨트롤러에 의해 인에이블 또는 디스에이블되도록 구성되는 반도체 메모리 장치.
KR1020140086094A 2014-07-09 2014-07-09 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치 KR20160006853A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140086094A KR20160006853A (ko) 2014-07-09 2014-07-09 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치
US14/514,487 US20160012908A1 (en) 2014-07-09 2014-10-15 E-fuse array circuit and semiconductor memory apparatus having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140086094A KR20160006853A (ko) 2014-07-09 2014-07-09 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20160006853A true KR20160006853A (ko) 2016-01-20

Family

ID=55068059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140086094A KR20160006853A (ko) 2014-07-09 2014-07-09 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US20160012908A1 (ko)
KR (1) KR20160006853A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102398205B1 (ko) 2017-06-12 2022-05-16 삼성전자주식회사 오티피 메모리 셀을 포함하는 메모리 장치 및 그것의 프로그램 방법
KR102498988B1 (ko) 2018-06-11 2023-02-14 삼성전자주식회사 페일 어드레스들을 저장하는 레지스터들의 위치들이 병합된 메모리 장치

Also Published As

Publication number Publication date
US20160012908A1 (en) 2016-01-14

Similar Documents

Publication Publication Date Title
EP1837881A1 (en) Redundancy-function-equipped semiconductor memory device from ECC memory
KR101953241B1 (ko) 안티퓨즈 셀 데이터를 모니터링할 수 있는 안티퓨즈 회로 및 이를 포함하는 반도체 장치
KR101608739B1 (ko) 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법
KR19980081112A (ko) 퓨즈가 없는 메모리 복구 시스템 및 동작방법
JP5590842B2 (ja) 半導体記憶装置および半導体記憶装置の制御方法
US10438681B2 (en) Test structures and test pads in scribe lane of semiconductor integrated circuit
US20100156479A1 (en) Power-on reset circuit and adjusting method therefor
US7489576B2 (en) Semiconductor storage device
KR20140029090A (ko) 이-퓨즈 어레이 회로 및 이의 프로그램 방법
US20170221576A1 (en) Methods for reading and operating memory device
US20060092726A1 (en) Memory redundancy programming
KR102031075B1 (ko) 이-퓨즈 어레이 회로를 포함하는 집적회로
US8159894B2 (en) One time programmable memory
US9159453B2 (en) Memory device and method for measuring resistance of memory cell
KR20160006853A (ko) 전기적 퓨즈 어레이 회로 및 이를 포함하는 반도체 메모리 장치
US20140036569A1 (en) Resistive memory device
US20150287474A1 (en) One-time programmable memory
US9007802B2 (en) E-fuse array circuit
US20120249221A1 (en) Semiconductor integrated circuit
JP2005302809A (ja) 半導体装置
US20110149643A1 (en) Phase change memory apparatus having global bit line and method for driving the same
JP2017168171A (ja) 集積回路
US20140177364A1 (en) One-time programmable memory and test method thereof
US8120976B2 (en) Line defect detection circuit for detecting weak line
US8217710B2 (en) Fuse for use in high-integrated semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid