KR20120002761A - 반도체 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템 - Google Patents
반도체 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템 Download PDFInfo
- Publication number
- KR20120002761A KR20120002761A KR1020100063432A KR20100063432A KR20120002761A KR 20120002761 A KR20120002761 A KR 20120002761A KR 1020100063432 A KR1020100063432 A KR 1020100063432A KR 20100063432 A KR20100063432 A KR 20100063432A KR 20120002761 A KR20120002761 A KR 20120002761A
- Authority
- KR
- South Korea
- Prior art keywords
- pads
- package
- memory chip
- monitoring
- row
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2113/00—Details relating to the application field
- G06F2113/18—Chip packaging
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
반도체 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템이 개시된다.
그 반도체 메모리 장치의 패드 배치 방법은 반도체 메모리 장치의 메모리 칩에 구비되는 패드들을, 웨이퍼에서의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들과 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들 및 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들로 분류하는 단계; 및 상기 모니터링 패드들과 패키지용 패드들을 분리하여 메모리 칩 상에 2열로 배치하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 패드 영역을 효율적으로 배치함으로써 반도체 메모리 장치의 패드 집적도를 높이고 결과적으로 반도체 칩 크기를 줄일 수 있다. 이는 부품크기가 이슈가 되는 초소형 전자기기에서는 매우 유용하다.
그 반도체 메모리 장치의 패드 배치 방법은 반도체 메모리 장치의 메모리 칩에 구비되는 패드들을, 웨이퍼에서의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들과 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들 및 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들로 분류하는 단계; 및 상기 모니터링 패드들과 패키지용 패드들을 분리하여 메모리 칩 상에 2열로 배치하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 패드 영역을 효율적으로 배치함으로써 반도체 메모리 장치의 패드 집적도를 높이고 결과적으로 반도체 칩 크기를 줄일 수 있다. 이는 부품크기가 이슈가 되는 초소형 전자기기에서는 매우 유용하다.
Description
본 발명은 반도체 장치의 패드 배치에 관한 것으로서, 특히 반도체 장치의 패드 배치방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템에 관한 것이다.
반도체 메모리 장치에는 외부와의 전기적 접속을 가능하게 하기 위한 패드(PAD)들이 구비된다. 상기 패드들을 통하여 커맨드 입력(command input), 데이터 읽기(data read) 및 데이터 쓰기(data write) 등의 동작에 관련된 신호들이 상기 반도체 메모리 장치의 내부로 입력되거나 외부로 출력된다.
그런데, 반도체 메모리 장치의 제조기술은 갈수록 고집적화되고 있고, 이러한 고집적화는 반도체 메모리 장치의 크기를 감소시켜 생산 원가를 절감하게 된다.
그러나 반도체 메모리 장치 내에 탑재되는 소자들의 집적도가 두 배 증가하더라도 상기 패드들의 개수는 1개 정도가 증가되거나 1개도 증가되지 않을 수도 있다. 반대로 집적도가 절반으로 감소하는 경우에는 상기 패드들의 개수는 1개 정도 감소되거나 1개도 감소하지 않을 수도 있다. 따라서 고집적 메모리 등에서는 상기 패드들이 점유하는 면적이 큰 이슈(issue)가 되지 않지만, 집적도가 낮은 저집적 메모리에서는 상기 패드들이 점유하는 면적이 큰 이슈가 될 수 있다. 이는 반도체 소자 제조공정 기술이 발달하면서 칩 크기는 계속적으로 감소되었으나 패드의 크기는 그다지 감소되지 않았기 때문이다. 즉 상기 칩의 전체 크기는 감소하더라도 상기 패드들을 이용하는 본딩(bonding) 장비 또는 테스트 장비 등에 대한 재투자 문제 등에 기인하여 상기 패드들의 크기는 쉽게 감소될 수 없었다.
결국 상기 패드들 간의 간격이나 패드 크기가 감소하는 속도가 반도체 메모리 장치의 집적도가 증가하는 속도를 따라가지 못해 패드에 의한 칩 크기의 오버헤드가 발생한다. 이는 상술한 바와 같이 저집적도 메모리 장치일수록 상기 오버헤드가 커진다.
본 발명이 해결하고자 하는 과제는 반도체 메모리 장치의 패드 배치 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 메모리 장치의 패드 배치 방법을 이용한 반도에 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 메모리 장치를 탑재한 프로세싱 시스템을 제공하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 반도체 메모리 장치의 패드 배치 방법은, 반도체 메모리 장치의 메모리 칩에 구비되는 패드들을, 웨이퍼에서의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들과 상기 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들 및 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들로 분류하는 단계; 및 상기 모니터링 패드들과 패키지용 패드들을 분리하여 상기 메모리 칩 상에 2열로 배치하는 단계를 포함하는 것을 특징으로 한다.
상기 본 발명에 의한 반도체 메모리 장치의 패드 배치방법은, 상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 적어도 하나의 엣지를 따라 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것이 바람직하다. 상기 패기지 패드들 각각의 크기는 상기 모니터링 패드들 각각의 크기보다 작은 것이 바람직하다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 반도체 메모리 장치는, 메모리 칩에 위치하고, 웨이퍼의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들; 메모리 칩에 위치하고, 상기 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들; 및 메모리 칩에 위치하고, 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들을 포함하고, 상기 모니터링 패드들과 패키지용 패드들은 각각 분리되어 상기 메모리 칩에 2열로 배치되는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 적어도 하나의 엣지를 따라 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것이 바람직하다. 상기 패기지 패드들 각각의 크기는 상기 모니터링 패드들 각각의 크기보다 작은 것이 바람직하다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 프로세싱 시스템은, 데이터를 저장하는 메모리 장치; 상기 메모리 장치에 데이터를 읽고 쓰며 데이터를 처리하는 프로세서; 및 외부로부터 데이터를 입력 받아 상기 프로세서로 전달하고 상기 프로세서에 의해 처리된 데이터를 출력하는 입출력 디바이스를 포함하고, 상기 메모리장치는 메모리 칩에 위치하고, 웨이퍼의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들; 메모리 칩에 위치하고, 상기 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들; 및 메모리 칩에 위치하고, 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들을 포함하고, 상기 모니터링 패드들과 패키지용 패드들은 각각 분리되어 상기 메모리 칩에 2열로 배치되는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그 반도체 메모리 장치를 탑재한 프로세싱 시스템에 의하면, 패드 영역을 효율적으로 배치함으로써 반도체 메모리 장치의 패드 집적도를 높이고 결과적으로 반도체 칩 크기를 줄일 수 있다. 이는 부품크기가 이슈가 되는 초소형 전자기기에서는 매우 유용하다.
도 1은 반도체 메모리 장치의 메모리칩 상의 패드가 1열로 배치된 것을 도시한 것이다.
도 2 및 도 3은 본 발명에 의한 메모리 반도체의 메모리칩 상의 패드 배치에 대한 일실시예를 도시한 것이다.
도 4는 본 발명의 다른 실시예로서, 메모리칩에서 모니터링 패드들과 패키지용 패드들 및 공통패드들이 메모리칩의 길이방향의 엣지를 따라 배치하고, 메모리칩의 좌측 엣지를 따라서는 2열로 배치되고 우측 엣지를 따라서는 1열로 배치된 것을 도시한 것이다.
도 5는 본 발명의 또 다른 실시예로서, 메모리칩에서 모니터링 패드들과 패키지용 패드들 및 공통패드들이 메모리칩의 길이방향의 우측 및 좌측 엣지를 따라 2열로 배치된 것을 도시한 것이다.
도 6은 본 발명의 또 다른 실시예로서, 패키지용 패드의 크기가 모니터링 패드의 크기 보다 작은 것을 도시한 것이다.
도 7은 본 발명의 또 다른 실시예로서, 크기를 달리하는 패키지용 패드들과 모니터링 패드들을 메모리 칩의 왼쪽 엣지 및 오른쪽 엣지에 따라 각각 2열로 배치한 것을 도시한 것이다.
도 8은 본 발명의 또 다른 실시예로서, 패키지용 패드들과 공통패드들 및 모니터링 패드들을 메모리 칩 상의 길이방향의 중앙선을 기준으로 제2열로 배치한 것을 도시한 것이다.
도 9는 본 발명의 또 다른 실시에로서, 도 8에서 패키지용 패드들의 크기가 모니터링 패드들의 크기보다 작을 경우를 도시한 것이다.
도 10은 본 발명에 의한 반도체 메모리 장치의 단면도를 도시한 것이다.
도 11은 본 발명에 의한 반도체 메모리 장치의 평면도를 도시한 것이다.
도 12는 본 발명에 의한 반도체 메모리 장치를 탑재한 프로세싱 시스템을 도시한 것이다.
도 13은 본 발명에 의한 반도체 메모리 장치의 패드 배치 방법을 흐름도로 도시한 것이다.
도 2 및 도 3은 본 발명에 의한 메모리 반도체의 메모리칩 상의 패드 배치에 대한 일실시예를 도시한 것이다.
도 4는 본 발명의 다른 실시예로서, 메모리칩에서 모니터링 패드들과 패키지용 패드들 및 공통패드들이 메모리칩의 길이방향의 엣지를 따라 배치하고, 메모리칩의 좌측 엣지를 따라서는 2열로 배치되고 우측 엣지를 따라서는 1열로 배치된 것을 도시한 것이다.
도 5는 본 발명의 또 다른 실시예로서, 메모리칩에서 모니터링 패드들과 패키지용 패드들 및 공통패드들이 메모리칩의 길이방향의 우측 및 좌측 엣지를 따라 2열로 배치된 것을 도시한 것이다.
도 6은 본 발명의 또 다른 실시예로서, 패키지용 패드의 크기가 모니터링 패드의 크기 보다 작은 것을 도시한 것이다.
도 7은 본 발명의 또 다른 실시예로서, 크기를 달리하는 패키지용 패드들과 모니터링 패드들을 메모리 칩의 왼쪽 엣지 및 오른쪽 엣지에 따라 각각 2열로 배치한 것을 도시한 것이다.
도 8은 본 발명의 또 다른 실시예로서, 패키지용 패드들과 공통패드들 및 모니터링 패드들을 메모리 칩 상의 길이방향의 중앙선을 기준으로 제2열로 배치한 것을 도시한 것이다.
도 9는 본 발명의 또 다른 실시에로서, 도 8에서 패키지용 패드들의 크기가 모니터링 패드들의 크기보다 작을 경우를 도시한 것이다.
도 10은 본 발명에 의한 반도체 메모리 장치의 단면도를 도시한 것이다.
도 11은 본 발명에 의한 반도체 메모리 장치의 평면도를 도시한 것이다.
도 12는 본 발명에 의한 반도체 메모리 장치를 탑재한 프로세싱 시스템을 도시한 것이다.
도 13은 본 발명에 의한 반도체 메모리 장치의 패드 배치 방법을 흐름도로 도시한 것이다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
일반적으로 반도체 메모리 장치는 웨이퍼에 회로를 형성하여 칩을 제조한다. 그리고 상기 칩은 강도가 약하고 외부의 불순물 등에 의해 오염되기 쉬우므로 패키징(packing)하여 보호한다. 그런데 칩을 패키징하기 전에 정상적으로 동작하는 지를 테스트한다. 그리고 패키징이 되고 난 후에는 패키지를 테스트한다.
도 1은 반도체 메모리 장치의 메모리칩 상의 패드가 1열로 배치된 것을 도시한 것으로서, 상기 메모리 칩(10)에는 패드(pad)들이 배치되어 있다.
상기 패드들은 크게 모니터링 패드(120, 140), 패키지용 패드(110, 130), 공통패드(150, 160)로 분류할 수 있다. 상기 모니터링패드(120, 140)는 웨이퍼에서 메모리 칩을 테스트할 때에는 사용되지만, 패키징 과정에서 PCB상의 패드와 메모리 칩 상의 패드를 와이어 연결할 때에는 사용되지 않는 패드들이다. 상기 패키지용 패드(110, 130)는 상기 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에는 사용되는 패드들이다. 상기 공통패드(150, 160)은 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 패드들이다. 그런데, 도 1에서와 같이 메모리 칩 상에서 패드들을 일렬로 배치하면, 저집적도의 메모리 칩에서는 메모리 칩의 면적을 많이 차지하여 메모리 칩의 집적도에 오버헤드로 작용할 수 있다.
도 2 및 도 3은 본 발명에 의한 메모리 반도체의 메모리칩 상의 패드 배치에 대한 일실시예를 도시한 것이다. 도 2는 프로브 스테이션(probe station)의 탐침(probe tip, 200)을 모니터링패드(230, 240)에 연결하여 메모리 칩(20)의 전압이나 DC레벨 등을 모니터링하는 것을 나타낸다. 도 3은 패키지용 패드들(310, 320)이 와이어(300)를 통해 반도체 메모리 장치의 인쇄회로기판(PCB) 상의 본딩패드들(미도시)들과 연결되는 것을 도시한 것이다.
도 2 및 도 3을 참조하면, 메모리 칩(20, 30) 상의 모니터링 패드들(230, 240, 330, 340)과 패키지용 패드들(210, 220, 310, 320)이 분리되어 각각 일렬로 하여 상기 메모리 칩(20, 30) 상의 엣지를 따라 2열로 배치된다. 이 때, 상기 패키지용 패드들(210,220, 310, 320)과 공통패드들(150, 160, 350, 360)이 일렬로 엣지를 따라 제1열에 배치되고, 상기 모니터링 패드들(230, 240, 330, 340)이 상기 패키지용 패드들(210, 220, 310, 320)에 이웃하여 제2열에 배치된다. 도 2 및 도 3은 설명의 편의상 패드 개수를 제한적으로 도시하였으나, 실제로는 훨씬 많은 수의 패드들이 존재할 수 있다.
그리고, 경우에 따라서는 상기 모니터링 패드들(230, 240, 330, 340)과 공통패드들(250, 260, 350, 360)을 메모리 칩(20, 30) 상의 적어도 하나의 엣지를 따라 제1열에 배치하고, 상기 패키지용 패드들(210, 220, 310, 320)을 상기 제1열에 인접하는 제2열에 배치하되, 상기 모니터링 패드들(230, 240, 330, 340)을 상기 패키지용 패드들(210, 220, 310, 320)과 이웃하도록 배치할 수도 있다.
도 4는 본 발명의 다른 실시예를 도시한 것으로서, 메모리칩(40)에서 모니터링 패드들(460, 465)와 패키지용패드들(410, 415, 450, 455) 및 공통패드들(420, 430, 470, 480)이 메모리칩(40)의 길이방향의 엣지를 따라 배치하고, 상기 메모리칩(40)의 좌측 엣지를 따라서는 2열로 배치되고 우측 엣지를 따라서는 1열로 배치된다. 본 발명은 상기 메모리칩(40)의 우측 엣지를 따라서는 2열로 배치되고 좌측 엣지를 따라서는 1열로 배치될 수도 있다.
도 5는 본 발명의 또 다른 실시예를 도시한 것으로서, 메모리칩(50)에서 모니터링 패드들(520, 525, 560, 565)와 패키지용 패드들(510, 515, 550, 555) 및 공통패드들(530, 540, 570, 580)이 메모리칩(50)의 길이방향의 엣지를 따라 배치한 것으로서, 상기 메모리칩(40)의 좌측 엣지 및 우측 엣지를 따라서는 2열로 배치된다.
도 6은 본 발명의 또 다른 실시예를 도시한 것으로서, 패키지용 패드들(600, 610, 660, 670) 각각의 크기가 모니터링 패드들(620, 630) 각각의 크기 보다 작게 할 수 있다. 공통패드들(640, 680, 690)은 상기 모니터링패드들(620, 630)과 크기가 동일하다.
그리고, 도 6에서 상기 이웃하는 두 개의 모니터링 패드들(620, 630) 각각의 중심에서 중심까지의 거리를 나타내는 모니터링 패드 피치(625)는 이웃하는 두 개의 패기지용 패드들(600, 610) 각각의 중심에서 중심까지의 거리를 나타내는 패키지용 패드 피치의 두 배인 것이 바람직하다.
도 7은 본 발명의 또 다른 실시예로서, 크기를 달리하는 패키지용 패드들과 모니터링 패드들을 메모리 칩의 왼쪽 엣지 및 오른쪽 엣지에 따라 각각 2열로 배치한 것을 도시한 것이다.
도 8은 본 발명의 또 다른 실시예로서, 상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 길이방향의 중앙선을 기준으로 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치한 것을 도시한 것이다. 상기 메모리 칩 상의 중앙선을 기준으로 오른쪽과 왼쪽으로 패드들을 2열씩 4열로 배치할 수도 있다.
도 9는 본 발명의 또 다른 실시에로서, 도 8에서 패키지용 패드들의 크기가 모니터링 패드들의 크기보다 작을 경우를 도시한 것이다.
도 10은 본 발명에 의한 반도체 메모리 장치의 단면도를 도시한 것이다. 도 10을 참조하면, 메모리칩(1010) 상에 모니터링 패드(1030)와 패키지용 패드(1020)이 오른쪽 및 왼쪽 엣지에 각각 2열로 배치되어 있고, 인쇄회로기판(PCB, 1050)에 본딩패드(1060)와 솔더 볼(solder ball, 1070)이 배치되어 있다. 상기 메모리 칩(1010) 상의 패키지용 패드(1020)는 와이어(1040)를 통해 인쇄회로기판(1050)의 본딩패드(1060)와 연결되고 이는 다시 솔더볼(1070)에 연결된다.
도 11은 본 발명에 의한 반도체 메모리 장치의 평면도를 도시한 것이다. 도 11을 참조하면, 메모리 칩(1110) 상에 회로영역(1105)를 기준으로 왼쪽과 오른쪽에 각각 모니터링 패드(1130)와 패키지용 패드(1120)가 2열로 각각 배치되고, 상기 패키지용 패드(1120)이 인쇄회로기판(1160)의 본딩패드(1140)과 와이어(1150)를 통해 연결된다.
도 12는 본 발명에 의한 반도체 메모리 장치를 탑재한 프로세싱 시스템을 도시한 것으로서, 프로세서(1210), 메모리장치(1220) 및 입출력디바이스(1230)를 포함하여 이루어진다.
프로세서(1210)는 상기 메모리 장치(1220)에 데이터를 읽고 쓰고 데이터 처리를 행하며, 상기 메모리장치(1220)는 상술한 본 발명에 의한 메모리 장치를 사용하여 데이터를 저장한다. 그리고 입출력장치(120)는 외부로부터 데이터를 입력 받아 상기 프로세서(1210)로 전달하고 상기 프로세서(1210)에 의해 처리된 데이터를 출력한다. 상기 프로세서, 메모리장치 및 입출력디바이스들은 시스템 버스(1240)를 통해 연결될 수 있다. 상기 프로세싱 시스템은 휴대폰, 컴퓨터, 복합기, PDA, 넷북, 카메라 등 메모리 장치를 사용하는 전자기기를 포함한다.
도 13은 본 발명에 의한 반도체 메모리 장치의 패드 배치 방법을 흐름도로 도시한 것이다. 반도체 메모리 장치의 메모리 칩에 구비되는 패드들을, 모니터링 패드들과 패키지용 패드들 및 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들로 분류한다.(S1310단계) 상기 모니터링 패드들과 패키지용 패드들을 분리하여 상기 메모리 칩 상에 2열로 배치한다.(S1320단계) 이 때, 상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 적어도 하나의 엣지를 따라 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것이 바람직하다. 또한 상기 모니터링 패드들과 공통패드들을 메모리 칩 상의 적어도 하나의 엣지를 따라 제1열에 배치하고, 상기 패키지용 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 모니터링 패드들을 상기 패키지용 패드들과 이웃하도록 배치할 수도 있다.
그리고, 상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 길이방향의 중앙선을 기준으로 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것도 가능하다. 상기 패기지 패드들 각각의 크기는 상기 모니터링 패드들 각각의 크기보다 작게 할 수도 있다. 이 때 이웃하는 두 개의 모니터링 패드들 각각의 중심에서 중심까지의 거리를 나타내는 모니터링 패드 피치는 이웃하는 두 개의 패기지 패드 각각의 중심에서 중심까지의 거리를 나타내는 패키지용 패드 피치의 두 배로 하는 것이 바람직하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
20 : 메모리 칩 200 : 프로브 210, 220 : 패키지용 패드
230, 240 : 모니터링 패드 250, 260 : 공통패드 300 : 와이어
1010 : 메모리칩 1020 : 패키지용 패드 1030 : 모니터링 패드
1040 : 와이어 1050 : 인쇄회로기판 1060 : 본딩패드
1070 : 솔더 볼 1110 : 메모리 칩 1120 : 패키지용 패드
1130 : 모니터링 패드 1140 : 본딩패드 1150 : 와이어
1160 : 인쇄회로기판
230, 240 : 모니터링 패드 250, 260 : 공통패드 300 : 와이어
1010 : 메모리칩 1020 : 패키지용 패드 1030 : 모니터링 패드
1040 : 와이어 1050 : 인쇄회로기판 1060 : 본딩패드
1070 : 솔더 볼 1110 : 메모리 칩 1120 : 패키지용 패드
1130 : 모니터링 패드 1140 : 본딩패드 1150 : 와이어
1160 : 인쇄회로기판
Claims (10)
- 반도체 메모리 장치의 메모리 칩에 구비되는 패드들을, 웨이퍼에서의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들과 상기 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들 및 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들로 분류하는 단계; 및
상기 모니터링 패드들과 패키지용 패드들을 분리하여 상기 메모리 칩 상에 2열로 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 패드 배치 방법. - 제1항에 있어서,
상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 적어도 하나의 엣지를 따라 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것을 특징으로 하는 반도체 메모리 장치의 패드 배치 방법. - 제1항에 있어서,
상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 길이방향의 중앙선을 기준으로 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것을 특징으로 하는 반도체 메모리 장치의 패드 배치 방법. - 제1항에 있어서,
상기 패기지 패드들 각각의 크기는 상기 모니터링 패드들 각각의 크기보다 작은 것을 특징으로 하는 반도체 메모리장치의 패드 배치 방법. - 메모리 칩에 위치하고, 웨이퍼의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들;
메모리 칩에 위치하고, 상기 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들; 및
메모리 칩에 위치하고, 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들을 포함하고,
상기 모니터링 패드들과 패키지용 패드들은 각각 분리되어 상기 메모리 칩에 2열로 배치되는 것을 특징으로 하는 반도체 메모리 장치. - 제5항에 있어서,
상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 적어도 하나의 엣지를 따라 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것을 특징으로 하는 반도체 메모리 장치. - 제5항에 있어서,
상기 패키지용 패드들과 공통패드들을 메모리 칩 상의 길이방향의 중앙선을 기준으로 제1열에 배치하고, 상기 모니터링 패드들을 상기 제1열에 인접하는 제2열에 배치하되, 상기 패키지용 패드들을 모니터링 패드들과 이웃하도록 배치하는 것을 특징으로 하는 반도체 메모리 장치. - 제5항에 있어서,
상기 패기지 패드들 각각의 크기는 상기 모니터링 패드들 각각의 크기보다 작은 것을 특징으로 하는 반도체 메모리장치. - 제8항에 있어서,
이웃하는 두 개의 모니터링 패드들 각각의 중심에서 중심까지의 거리를 나타내는 모니터링 패드 피치는 이웃하는 두 개의 패기지 패드 각각의 중심에서 중심까지의 거리를 나타내는 패키지용 패드 피치의 두 배인 것을 특징으로 하는 반도체 메모리장치. - 데이터를 저장하는 메모리 장치;
상기 메모리 장치에 데이터를 읽고 쓰며 데이터를 처리하는 프로세서; 및
외부로부터 데이터를 입력 받아 상기 프로세서로 전달하고 상기 프로세서에 의해 처리된 데이터를 출력하는 입출력 디바이스를 포함하고,
상기 메모리장치는
메모리 칩에 위치하고, 웨이퍼의 메모리 칩 테스트에는 사용되고 패키지에서의 와이어 연결에는 사용되지 않는 모니터링 패드들;
메모리 칩에 위치하고, 상기 웨이퍼 상에서의 메모리 칩 테스트에는 사용되지 않고 패키지에서의 와이어 연결에 사용되는 패키지용 패드들; 및
메모리 칩에 위치하고, 상기 웨이퍼 상의 메모리 칩 테스트와 패키지에서의 와이어 연결 둘 다 사용되는 공통패드들을 포함하고,
상기 모니터링 패드들과 패키지용 패드들은 각각 분리되어 상기 메모리 칩에 2열로 배치되는 것을 특징으로 하는 프로세싱 시스템.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100063432A KR20120002761A (ko) | 2010-07-01 | 2010-07-01 | 반도체 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템 |
| US13/174,824 US8680524B2 (en) | 2010-07-01 | 2011-07-01 | Method of arranging pads in semiconductor device, semiconductor memory device using the method, and processing system having mounted therein the semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100063432A KR20120002761A (ko) | 2010-07-01 | 2010-07-01 | 반도체 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120002761A true KR20120002761A (ko) | 2012-01-09 |
Family
ID=45399621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100063432A KR20120002761A (ko) | 2010-07-01 | 2010-07-01 | 반도체 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8680524B2 (ko) |
| KR (1) | KR20120002761A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11164833B2 (en) | 2019-10-04 | 2021-11-02 | SK Hynix Inc. | Semiconductor device using wires and stacked semiconductor package |
| KR102584443B1 (ko) | 2023-04-24 | 2023-10-04 | 홍지용 | 안착형 힐컵을 구비하여 착용감과 안정성을 향상시킨 컴포터블 샌들 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9129973B2 (en) * | 2011-12-07 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit probing structures and methods for probing the same |
| US10363349B2 (en) | 2014-04-15 | 2019-07-30 | Tc1 Llp | Heart pump providing adjustable outflow |
| KR20160056379A (ko) | 2014-11-10 | 2016-05-20 | 삼성전자주식회사 | 트리플 패드 구조를 이용하는 칩 및 그것의 패키징 방법 |
| KR102398663B1 (ko) | 2015-07-09 | 2022-05-16 | 삼성전자주식회사 | 칩 패드, 재배선 테스트 패드 및 재배선 접속 패드를 포함하는 반도체 칩 |
| US10381137B2 (en) * | 2017-06-19 | 2019-08-13 | Dell Products, Lp | System and method for mitigating signal propagation skew between signal conducting wires of a signal conducting cable |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990061140A (ko) | 1997-12-31 | 1999-07-26 | 김영환 | 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법 |
| US5946744A (en) * | 1998-08-27 | 1999-09-07 | Sportstuff, Inc. | Inflatable swimming pool construction |
| WO2000044041A1 (en) * | 1999-01-22 | 2000-07-27 | Hitachi, Ltd. | Semiconductor integrated circuit and manufacture thereof |
| US7342248B2 (en) * | 2003-05-15 | 2008-03-11 | Shinko Electric Industries Co., Ltd. | Semiconductor device and interposer |
| US6937047B2 (en) * | 2003-08-05 | 2005-08-30 | Freescale Semiconductor, Inc. | Integrated circuit with test pad structure and method of testing |
| JP2005209239A (ja) * | 2004-01-20 | 2005-08-04 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2008299925A (ja) * | 2007-05-30 | 2008-12-11 | Elpida Memory Inc | 半導体メモリ |
| JP2009016750A (ja) | 2007-07-09 | 2009-01-22 | Ricoh Co Ltd | 半導体装置 |
| JP2009239259A (ja) | 2008-03-04 | 2009-10-15 | Elpida Memory Inc | 半導体装置 |
| US8396682B2 (en) * | 2009-10-16 | 2013-03-12 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
2010
- 2010-07-01 KR KR1020100063432A patent/KR20120002761A/ko not_active Application Discontinuation
-
2011
- 2011-07-01 US US13/174,824 patent/US8680524B2/en active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11164833B2 (en) | 2019-10-04 | 2021-11-02 | SK Hynix Inc. | Semiconductor device using wires and stacked semiconductor package |
| KR102584443B1 (ko) | 2023-04-24 | 2023-10-04 | 홍지용 | 안착형 힐컵을 구비하여 착용감과 안정성을 향상시킨 컴포터블 샌들 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8680524B2 (en) | 2014-03-25 |
| US20120002456A1 (en) | 2012-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20120002761A (ko) | 반도체 장치의 패드 배치 방법, 이를 이용한 반도체 메모리 장치 및 그를 탑재한 프로세싱 시스템 | |
| JP2016535463A (ja) | 垂直コラムを有するオーバラップ形スタック化ダイパッケージ | |
| US9024426B2 (en) | Semiconductor device and method of manufacturing the same | |
| US8115321B2 (en) | Separate probe and bond regions of an integrated circuit | |
| US8373953B2 (en) | Distribution of electrostatic discharge (ESD) circuitry within an integrated circuit | |
| JP2006351664A (ja) | 半導体装置 | |
| US9349676B2 (en) | Chip rotated at an angle mounted on die pad region | |
| US9679916B2 (en) | Semiconductor integrated circuit | |
| JP5356904B2 (ja) | 半導体集積回路チップ | |
| JP2006278374A (ja) | 半導体装置及びその実装構造 | |
| JP2008270597A (ja) | 半導体装置 | |
| JP2007103792A (ja) | 半導体装置 | |
| TWI767957B (zh) | 用於銲線接合應用之封裝結構中的中介層設計 | |
| JP2007096216A (ja) | 半導体集積回路装置 | |
| JP4099502B2 (ja) | 半導体チップのｉ／ｏアレイ構造 | |
| JP2010073868A (ja) | 半導体装置 | |
| US8148813B2 (en) | Integrated circuit package architecture | |
| CN107205315B (zh) | 印刷电路板以及组件制造方法 | |
| JP2007266078A (ja) | 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法 | |
| KR101930689B1 (ko) | 반도체 장치 | |
| US9117871B2 (en) | Multi-axial acceleration sensor and method of manufacturing the same | |
| JPH10116958A (ja) | メモリシステム | |
| CN108256269B (zh) | 一种处理器芯片及印制电路板 | |
| US20180233487A1 (en) | Dual-Chip Package Structure | |
| JP2007095966A (ja) | ３次元配線用ｂｓｃマクロ構造およびその基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |