JP2016535463A - 垂直コラムを有するオーバラップ形スタック化ダイパッケージ - Google Patents

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ジャオ，ジュインフオン
ヤーン，チュヨン
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インテル コーポレイション
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

いくつかの形態は、上面を含むダイと、上面から伸びるとともに、ダイに係合する場所以外では物質により全く囲まれていない導電性コラムとを含む、電子アセンブリに関連している。別の形態は、各電子アセンブリが、上面を有するダイと、上面から伸びる複数の導電性コラムであって、各導電性コラムがダイに係合する場所以外では物質により全く囲まれていない複数の導電性コラムとを含む、電子アセンブリのスタックを含み、電子アセンブリのスタックが、各電子アセンブリ上の複数の導電性コラムが別の電子アセンブリにより覆われないオーバラッピング構成で配置される、電子パッケージに関連している。

Description

ここで開示される実施例は、一般に、スタック化ダイパッケージに関し、より詳細には、導電性コラムを含むオーバラップ形スタック化ダイパッケージに関する。
モバイル製品（例えば、携帯電話、スマートフォン、タブレットコンピュータなど）は、（数ある物理的及び電気的パラメータの中で）概してチップ／パッケージの面積及び高さに対して厳しい制限があるので、利用可能な空間に関して非常に制限される。したがって、システムボード（例えば、プリント回路基板ＰＣＢ）上の電子部品（例えば、パッケージ化されたチップ又は個別素子、集積受動素子（integrated passive device：ＩＰＤ）、表面実装部品（surface mount device：ＳＭＤ）など）のサイズを削減することは、非常に重要である。
特にいくつかのチップ、ＩＰＤ、又はＳＭＤが、別のものの上に組み立てられるか及び／又はスタックされる必要がある場合に、従来のスタック化電子部品は、スタック化電子部品をモバイル製品の筐体の中に収めることをより困難にする比較的大きなｚ−高さ（z-height）を必要とする。さらに、大部分の電子部品と同様に、通常は、さらに高い電気的性能の目標が存在する。
高いダイ総数のスタック化ダイパッケージのための２つの既存のパッケージング方法が存在する。１つの方法は、基体及び覆っているモールドがパッケージに余分のｚ−高さを追加する、ワイヤボンドに基づくパッケージを形成する。さらに、ワイヤボンドに基づくパッケージは、同様に、パッケージにおいて利用されるワイヤの数及び長さのために、それらの性能において概して制限される。
高いダイ総数のスタック化ダイパッケージのためのもう１つの既存のパッケージング方法は、シリコン貫通電極（Through Silicon Via：ＴＳＶ）技術を利用する。ＴＳＶを利用する高いダイ総数のスタック化ダイパッケージは、通常、比較的高い速度を有している。しかしながら、ｚ−高さの削減は、ＴＳＶではまだ難しい。さらに、ＴＳＶ技術を用いて形成されるビアは、多くの場合、シリコン上の大切な空間を使い果たす。同様に、通常は、ＴＳＶ技術を使用して高いダイ総数のスタック化ダイパッケージを生産することをより高額にする、ＴＳＶ技術を利用することと関連付けられた比較的高い製造原価が存在する。従来の１６個のダイのＢＧＡスタック化ダイパッケージの典型的なｚ−高さは、各ダイが３５ミクロンに薄膜化されて、１．３５ミリメートルである。
実例のダイの側面図である。 少なくとも１つの導電性コラムがダイ上に形成された状態の図１において示される実例のダイの側面図である。 図２において示される導電性コラムの拡大された側面図である。 図２において示されるダイの平面図である。 オーバラップ形の電子アセンブリのスタックを含むパッケージの側面図である。 図５において示されるパッケージの平面図である。 オーバラップ形のダイのスタックがモールドに納められている、図５及び図６において示されるパッケージの側面図である。 オーバラップ形のダイのスタック上のコラムを露出するようにモールドの一部分が除去された、図７において示されるパッケージの側面図である。 オーバラップ形のダイのスタックの露出されたコラムに沿って再配線層が配置される、図８において示されるパッケージの側面図である。 オーバラップ形のダイのスタックの再配線層に沿ってはんだバンプが配置される、図９において示されるパッケージの側面図である。 同様の追加のパッケージが反転されるとともに、図１０において示されるパッケージ上のはんだボールと位置合わせされる、図１０において示されるパッケージの側面図である。 電子パッケージを形成するために、電子アセンブリのスタックをオーバラッピングする方法を例示するフローチャートである。 ここで説明される電子アセンブリ及び／又は電子パッケージを含む電子装置の構成図である。 別の電子装置の側面図である。
下記の説明及び図面は、当業者がそれらを実施することを可能にするために、特定の実施例を十分に例示する。他の実施例は、構造上の変更、論理的な変更、電気的な変更、処理の変更、及び他の変更を組み込み得る。いくつかの実施例の部分及び特徴は、他の実施例の部分及び特徴に含まれ得るか、又は他の実施例の部分及び特徴と置き換わり得る。請求項に示された実施例は、それらの請求項の全ての利用可能な等価物を網羅する。
この出願において使用される“水平（horizontal）”のような方向性の用語は、ウエハ又は基体の方向に関係なく、ウエハ又は基体の慣習的な平面又は表面に平行な平面に関して定義される。用語“垂直（vertical）”は、上記で定義された水平に対して垂直である方向のことを指す。“上（on）”、“側（side）（“側壁”において見られるような）”、“より高い（higher）”、“より低い（lower）”、“上方（over）”、及び“下方（under）”のような前置詞は、ウエハ又は基体の方向に関係なく、ウエハ又は基体の上面に沿っている慣習的な平面又は表面に関して定義される。
ここで説明される電子アセンブリ、パッケージ、及び方法は、高いダイ総数のスタック化ダイパッケージを形成するためにワイヤボンドパッケージング技術及びＴＳＶ技術を使用することと関連付けられた欠点に対処する。さらに、ここで説明される電子アセンブリ、パッケージ、及び方法は、高いダイ総数のスタック化ダイパッケージの電気的性能を増大させ得る。
ここで説明される電子アセンブリ、パッケージ、及び方法は、高いダイ総数のスタック化ダイパッケージを形成するために従来のＴＳＶ技術を使用することに関して、いくつかの利点を提供し得る。
第一に、より小さいダイ間の隔離（standoff）／空間が達成され得る。従来のＴＳＶ技術は、数十ミクロンである隔離を通常生み出し、一方、ここで説明されるアセンブリ、パッケージ、及び方法は、５ミクロン以下である隔離を生み出し得る。このより小さい隔離は、高いダイ総数のスタック化ダイパッケージの全体のサイズ及び厚さを削減し得る。
第二に、ＴＳＶ技術は、シリコンの周辺領域を通してビアを構築しなければならないので、ここで説明される電子アセンブリ、パッケージ、及び方法のシリコン利用効率は、ＴＳＶ技術より高くなり得る。ビア構造のための開口部を作成するためにシリコンにおいて開口部を構築するこの必要性は、（ｉ）シリコン上の大切な空間を使用し、（ii）高いダイ総数のスタック化ダイパッケージを形成することに関連付けられた製造費用を増加させる。ここで説明される電子アセンブリ、パッケージ、及び方法は、ビアのためにシリコンにおいて開口部を作成するためのあらゆる種類の製造を必要としない。
最後に、ここで説明される電子アセンブリ、パッケージ、及び方法は、ダイの上面に導電性コラムを作成するために、現存するワイヤボンド装置を利用し得る。現存するワイヤボンド装置を潜在的に使用するこの能力は、ここで説明される電子アセンブリ、パッケージ、及び方法を構築することと関連付けられたコストを削減し得る。
ここで説明される電子アセンブリ、パッケージ、及び方法は、従来の基体に基づくワイヤボンド技術を使用することに関して、いくつかの利点を提供し得る。
第一に、ここで説明される電子アセンブリ、パッケージ、及び方法は、改善された電気的性能を提供し得る。導電性コラムが従来のワイヤボンド技術において使用されるワイヤより短いので、電気的性能は、より良くなり得る。
第二に、ここで説明される電子アセンブリ、パッケージ、及び方法の全体のサイズは、従来のワイヤボンド技術を利用する基体に基づくパッケージよりはるかに小さくなり得る。（ｉ）ワイヤボンディングのために通常必要とされる基体のＸ−Ｙ空間が節約され得る、（ii）ワイヤボンディングに使用される導電性のワイヤのために通常必要とされる成形（molding）に関する余分のものがｚ−高さを削減するために除去され得る、（iii）ワイヤボンディングが必要ではないので基体が必要とされない、という理由で、全体のサイズが削減され得る。
図１は、実例のダイ１１の側面図であり、一方、図２は、電子アセンブリ１０を作成するために少なくとも１つの導電性コラム１３がダイ１１上に形成された状態の図１において示される実例のダイ１１の側面図である。図３は、図２において示される導電性コラム１３の拡大された側面図であり、一方、図４は、図２において示される電子アセンブリ１０の平面図である。
図２から図４は、上面１２を有するダイ１１（又は他の形態の電子部品）を含む電子アセンブリ１０を例示する。電子アセンブリ１０は、上面１２から伸びるとともに、ダイ１１に係合する場所以外では物質により全く囲まれていない導電性コラム１３を更に含む。
実例として、導電性コラム１３は、数百ミクロンの長さがあり得る。導電性コラム１３は、図面において示されるのと同じくらいのアスペクト比の高さを有するとは限らない（すなわち、導電性コラム１３は一定の比率で描かれていない）、ということに注意するべきである。導電性コラム１３のアスペクト比に対する実例の範囲は１から２０までであろう。
図２から図４において示される実例の電子アセンブリ１０において、ダイ１１は導電性パッド１４を含み、したがって導電性コラム１３はダイ１１上の導電性パッド１４から伸びる。図１から図４において示される導電性パッド１４は、導電性コラム１３との係合のためにダイ１１の上面１２に含まれ得る単なる導体の実例である、ということに注意するべきである。
さらに、導電性コラム１３は、導電性パッド１４に係合する球状部１６と、球状部１６から伸びる円柱部１７とを含み得る。他の形態が導電性コラム１３のために熟考される、ということに注意するべきである。導電性コラム１３の形状及びサイズは、一部分において、（数ある要因の中で）導電性コラム１３を構築することと関連付けられた製造の考慮事項ばかりでなく、電子アセンブリ１０の全体の設計により変わるであろう。
図４において示されるように、導電性コラム１３は上面１２から伸びる複数の導電性コラム１３の一部であり得るとともに、したがって、導電性コラム１３がダイ１１に係合する場所以外では導電性コラム１３は物質により全く囲まれていない。図４において示される実例の電子アセンブリ１０において、複数の導電性コラム１３は、ダイ１１の一方の端部１８の近くで一列に並べられる。
複数の導電性コラム１３は、ダイ１１の上面１２上に、あらゆる方法で配置され得る、ということに注意するべきである。実例として、複数の導電性コラム１３は、ダイ１１の上面１２上に、Ｌ字形、Ｃ字形、又は複数の行構成において配置され得る。ダイ１１の上面１２上の複数の導電性コラム１３の配置は、一部分において、（数ある要因の中で）電子アセンブリ１０を構築することと関連付けられた製造の考慮事項ばかりでなく、電子アセンブリ１０の全体の設計により変わるであろう。
図５は、図２から図４において示される電子アセンブリ１０と同様のオーバラップ形の電子アセンブリ１０のスタック２０を含むパッケージ１９の側面図である。図６は、図５において示されるオーバラップ形の電子アセンブリ１０のスタックの平面図である。
図５及び図６において示されるパッケージ１９は、電子アセンブリ１０のスタック２０を含み、各電子アセンブリ１０は、上面１２を有するダイ１１と、上面１２から伸びる複数の導電性コラム１３であって、スタック２０における各導電性コラム１３がそれぞれのダイ１１に係合する場所以外では物質により全く囲まれていない複数の導電性コラム１３とを含む。電子アセンブリ１０のスタック２０は、各電子アセンブリ１０上の複数の導電性コラム１３が別の電子アセンブリ１０により覆われないオーバラッピング構成で配置される。
図５及び図６において示されるオーバラップ形の電子アセンブリ１０のスタックにおいて、各電子アセンブリ１０における複数の導電性コラム１３は、対応する複数の導電性コラム１３を含むそれぞれのダイ１１の一方の端部の近くで一列に並べられる。各電子アセンブリ１０における複数の導電性コラム１３のこの構成は、電子アセンブリ１０のスタック２０が屋根板構成（shingles configuration）において配置されることを可能にする。電子アセンブリ１０のスタック２０を形成するように電子アセンブリ１０がオーバラップする方法は、一部分において、どのように複数の導電性コラム１３が各それぞれのダイ１１上に形成されるかにより変わるであろう、ということに注意するべきである。
各ダイ１１から伸びる導電性コラム１３は、同じ又は異なるアスペクト比を有し得る。さらに、電子パッケージ１９を形成する各電子アセンブリ１０には異なる数の導電性コラム１３が存在し得る。電子パッケージ１９の各電子アセンブリ１０におけるダイ１１は、同じであり得るか、又は、異なるサイズ、厚さ、材質、若しくは機能を有し得る、ということに注意するべきである。
図７は、パッケージ１９がモールド２１に収容されている、図５及び図６において示されるオーバラップ形のダイ１１のスタック２０の側面図である。実例として、モールド２１は、パッケージ１９を囲み得るとともに、（数ある種類の材料の中で）エポキシ樹脂のような熱硬化成形材料（thermoset molding compound）から形成され得る。電子パッケージ１９のいくつかの形態において、オーバラップ形の電子アセンブリ１０のスタック２０における底部のダイ１１の底面は、露出され得る（又は、図７において示されるように、露出されない）。
図８は、電子パッケージ１９上に複数の導電性コラム１３を露出するようにモールド２１の一部分が除去された、図７において示されるオーバラップ形の電子アセンブリ１０のスタック２０の側面図である。実例として、モールド２１の一部分は、研磨することにより除去され得るが、しかし、他の材料除去方法が熟考される、ということに注意するべきである。最も上の電子アセンブリ１０におけるダイ１１の上面１２が露出されるようにモールド２１の一部分が除去される、パッケージ１９の他の形態が熟考される、ということに注意するべきである。
図９は、オーバラップ形の電子アセンブリ１０のスタック２０における露出されたコラム１３に沿って再配線層２２が配置され得る、図８において示される実例の電子パッケージ１９の側面図である。再配線層２２は、現在知られているか又は将来発見されるあらゆる方法で、露出されたコラム１３に沿って配置され得る。さらに、再配線層２２の構成は、一部分において、電子パッケージ１９の全体の設計における露出されたコラム１３の配置により変わるであろう。
図１０は、モールド２１の上面に沿った導電性再配線層２２、及び／又は複数の導電性コラム１３のいくつかの露出された部分に沿ってはんだバンプ２３が配置され得る、図９において示される電子パッケージ１９の側面図である。はんだバンプ２３は、現在知られているか又は将来発見されるあらゆる方法で、導電性再配線層２２及び／又は露出されたコラム１３に沿って配置され得る。さらに、はんだバンプ２３の構成は、一部分において、パッケージ１９の全体の設計における露出されたコラム１３の配置及び再配線層２２の構成により変わるであろう。
図１１は、同様の追加のパッケージ３０が反転されるとともに、図１０において示されるオーバラップ形のダイのスタック上のはんだバンプ２３と位置合わせされる、図１０において示されるパッケージ１９の側面図である。パッケージ１９は、図１１における第２の同様の追加のパッケージ３０に対するアセンブリの準備が整っているとして示されるが、パッケージ１９は、多くの他の種類の電子装置（例えば、基体、ダイ、チップセット、マザーボード、カード、及び／又は数ある種類の電子装置の中の様々な種類の電子パッケージ）に対して、はんだバンプ２３（又は、いくつかの他の種類の導体）を用いて実装され得る、ということに注意するべきである。更に、ダイ１１又はパッケージ１９は、電子アセンブリ１０及び／又はパッケージ１９の高さを削減するために、（例えば、研磨することにより）薄膜化され得る。追加の電子装置（例えば、電子パッケージ１９と同様の別のパッケージ）が、複数の電子パッケージのスタックを形成するために、電子パッケージ１９のもう一方の側に実装される実例が同様に熟考される。
図１２は、実例の方法［１２００］を例示するフローチャートである。方法［１２００］は、導電性コラム１３をダイ１１の上面１２に取り付けることにより電子アセンブリ１０を形成するステップ［１２１０］であって、導電性コラム１３が、上面１２から伸びるとともに、ダイ１１に係合する場所以外では物質により全く囲まれていない、ステップを含む（図２及び図３を参照）。方法［１２００］のいくつかの形態において、導電性コラム１３をダイ１１の上面１２に取り付けるステップは、ワイヤボンディング技術を使用して導電性コラム１３をダイ１１の上面１２に取り付けるステップを含むが、しかし、現在知られているか又は将来発見されるあらゆる技術が導電性コラム１３をダイ１１の上面１２に取り付けるために使用され得る。
図４において示されるように、電子アセンブリ１０を形成するステップ［１２１０］は、複数の導電性コラム１３をダイ１１の上面１２に取り付けるステップであって、導電性コラム１３が、上面１２から伸びるとともに、ダイ１１に係合する場所以外では物質により全く囲まれていない、ステップを含む。方法［１２００］のいくつかの形態において、複数の導電性コラム１３をダイ１１の上面１２に取り付けるステップは、複数の導電性コラム１３をダイ１１の一方の端部１８の近くで一列に並べるステップを含む。
図５及び図６において示されるように、方法［１２００］は、電子パッケージ１９を形成するために追加の電子アセンブリ１０を電子アセンブリ１０の上にスタックするステップ［１２２０］を更に含み得る。各追加の電子アセンブリ１０は、上面１２を有するダイ１１と、上面１２から伸びる複数の導電性コラム１３であって、各導電性コラム１３がそれぞれのダイ１１に係合する場所以外では物質により全く囲まれていない複数の導電性コラム１３とを含む。パッケージ１９を形成する電子アセンブリ１０は、各電子アセンブリ１０上の複数の導電性コラム１３が別の電子アセンブリ１０により覆われないオーバラッピング構成で配置される。
方法［１２００］は、電子アセンブリ１０のスタック２０を囲むモールド２１を形成するステップ［１２３０］を更に含み得る（図７を参照）。さらに、方法［１２００］は、モールド２１の上面を通して導電性コラム１３を露出するようにモールド２１の一部分を除去するステップ［１２４０］を含み得る（図８を参照）。
図９において示されるように、方法［１２００］は、モールド２１の上面に沿って導電性再配線層２２を形成するステップ［１２５０］を更に含み得る。方法［１２００］のいくつかの形態において、導電性再配線層２２は、複数の導電性コラム１３のそれぞれの露出された部分に係合し得る。方法は、同様に、導電性再配線層２２、又は複数の導電性コラム１３のいくつかの露出された部分に沿ってはんだバンプ２３を形成するステップ［１２６０］を含み得る（図１０を参照）。
パッケージ１９が使用されることになるアプリケーションに応じて、方法［１２００］は、電子パッケージを反転するステップ［１２７０］と、電子パッケージ１９上のはんだバンプ２３を別の電子装置に取り付けるステップ［１２８０］とを更に含み得る（図１１におけるパッケージ３０を参照）。パッケージ１９が特定のアプリケーションにおいて使用される場合に、パッケージ１９が取り付けられる電子装置の種類は、一部分において、パッケージ１９の所望の機能性により変わるであろう。
電子アセンブリ１０及びパッケージ１９の多くが単一化された形態であるとして示される一方、ここで説明される方法、電子アセンブリ１０、及びパッケージ１９は、ウエハ形態、行形態、又は電子アセンブリ１０及びオーバラップ形の電子アセンブリ１０のスタック２０の製造を進展させるあらゆる他の形態であり得る、ということに注意するべきである。方法、電子アセンブリ１０、及びパッケージ１９により採用される形態は、一部分において、電子アセンブリ１０及びパッケージ１９の全体の所望の機能性ばかりでなく、製造原価により変わるであろう。
図１３は、少なくとも１つのここで説明される電子アセンブリ１０及び／又は電子パッケージ１９を内蔵する電子装置１３００の構成図である。電子装置１３００は、ここで説明される電子アセンブリ１０、電子パッケージ１９の形態が使用され得る、電子装置の単に１つの実例である。電子装置１３００の実例は、パーソナルコンピュータ、タブレットコンピュータ、携帯電話、ゲーム装置、ＭＰ３又は他のデジタル音楽プレーヤなどを含むが、これらに限定されない。この実例において、電子装置１３００は、電子装置１３００の様々なコンポーネントを結合するためのシステムバス１３０２を含むデータ処理システムを備える。システムバス１３０２は、電子装置１３００の様々なコンポーネントの間の通信リンクを提供するとともに、単一バスとして、バスの組み合わせとして、又はあらゆる他の適切な方法で実施され得る。
ここで説明される電子装置１３００は、システムバス１３０２と結合され得る。電子装置１３００は、あらゆる回路、又は回路の組み合わせを含み得る。一実施例において、電子装置１３００は、あらゆる種類のプロセッサであり得るプロセッサ１３１２を含む。ここで使用されるように、“プロセッサ”は、それらに限定しないが、マイクロプロセッサ、マイクロコントローラ、複合命令セットコンピューティング（complex instruction set computing：ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（reduced instruction set computing：ＲＩＳＣ）マイクロプロセッサ、超長命令語（very long instruction word：ＶＬＩＷ）マイクロプロセッサ、グラフィックプロセッサ、デジタルシグナルプロセッサ、複数コアプロセッサ、又はあらゆる他の種類のプロセッサ若しくは処理回路のような、あらゆる種類の計算回路を意味する。
電子装置１３００に含まれ得る他の種類の回路は、例えば、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、送受信兼用の無線機、及び同様の電子システムのような無線装置における使用のための（通信回路１３１４のような）１つ又は複数の回路のような、カスタム回路、特定用途向け集積回路（application-specific integrated circuit：ＡＳＩＣ）などである。ＩＣは、あらゆる他の種類の機能を実行することができる。
電子装置１３００は、同様に、ランダムアクセスメモリ（ＲＡＭ）の形式のメインメモリ１３２２、１つ又は複数のハードドライブ１３２４、及び／又は例えばコンパクトディスク（ＣＤ）、フラッシュメモリカード、デジタルビデオディスク（ＤＶＤ）などのリムーバブルメディア１３２６を処理する１つ又は複数のドライブのような、言い換えると特定のアプリケーションに適切な１つ又は複数のメモリ素子を含み得る、外部メモリ１３２０を含み得る。
電子装置１３００は、同様に、表示装置１３１６、１つ又は複数のスピーカ１３１８、並びに、マウス、トラックボール、タッチスクリーン、音声認識装置、若しくはシステムユーザが電子装置１３００に情報を入力するとともに、電子装置１３００から情報を受け取ることを可能にするあらゆる他の装置を含むことができるキーボード及び／又はコントローラ１３３０を含み得る。
図１４は、第１のダイ１１’と、第１のダイ１１’の表面上の第１の導電性コラム１３’を含む、実例の装置５０を例示する。第２のダイ１１’’は、第１のダイ１１’に隣接して配置されるとともに、第２の導電性コラム１３’’は、第２のダイ１１’’の表面上に存在する。
モールド材料２１は、第１のダイ１１’及び第２のダイ１１’’と、各それぞれの表面において、並びに各それぞれの第１の導電性コラム１３’及び第２の導電性コラム１３’’において接する。モールド材料２１は、第１の導電性コラム１３’及び第２の導電性コラム１３’’のそれぞれと交差する特有のフローを示すとともに、モールド材料は、必須である。
装置５０のいくつかの実例の形態において、装置５０は、後続のダイ１１’’’と、後続のダイ１１’’’の表面上の後続の導電性コラム１３’’’とを更に含む。モールド材料２１は、同様に、後続の導電性コラム１３’’’と交差する特有の残留フローを示す。
導電性コラムを形成するための従来の技術は、概して、ダイに到達するようにモールド材料に穴をあけ、続いて、導電性コラムを形成するために、ドリルであけられた穴を導電材料によって埋めることを含む。既に存在している導電性コラムの周囲にモールド材料を流すことにより形成される構成は、検出可能であるとともに、事後に穴をあけて充てんすることにより形成される構成とは異なる、特徴的な物理的特性を示すであろう。そのような物理的な差異の実例は、残留する人工物としての導電性コラムの周囲でフローから曲げられるモールドポリマ又は他の材料における微細構造に関する差異を含むが、これに限定されない。
１つの他の実例の物理的な差異は、モールド２１におけるフローマーク（flow mark）及びウエルドライン（weld line）を含む。ウエルドラインは、成形部品における、機械的な傷と同様の光学的な傷を表す。ウエルドラインは、一般的に、注入プロセスの間に、ポリマのフローが集まる領域に現れる。
別の実例の物理的な差異は、グルーブ（groove：溝）を含む。グルーブは、主としてピンポイントゲートの周辺で、モールディングの全体を覆って同心状に広がる“リング”が成形部品の表面に現れる表面傷（surface defect）である。ジェッティング（jetting）は、粗いか又はくすんだ線がゲートに始まって全体の部分にわたって広がるように成形品の表面に現れる、グルーブと同様の傷である。
別の実例の物理的な差異は、エアストリーク（air streak：空気の筋）を含む。成形部品におけるエアストリークは、成形部品の表面におけるくすんだ線（筋）、銀白色の線（筋）、白い線（筋）として現れる。それらは、ドーム（dome）、リブ（rib）、及び成形部品の壁厚が変化し得る場所の近くで通常発見されることができる。それらは、同様に、スプルー（sprue）の近く、又は、エングレービング（engraving）及びディプレッション（depression）の近くに現れる可能性がある。
ここで開示される電子アセンブリ、電子パッケージ、及び方法を、更によく例示するために、実例の限定されないリストがここで提供される。
実例１は、上面を含むダイと、上記上面から伸びるとともに、上記ダイに係合する場所以外では物質により全く囲まれていない導電性コラムとを含む、電子アセンブリを含む。
実例２は、実例１の電子アセンブリを含み、上記ダイは導電性パッドを含み、上記導電性コラムは上記ダイ上の上記導電性パッドから伸びる。
実例３は、実例１又は２のいずれか１つの電子アセンブリを含み、上記導電性コラムは、
上記導電性パッドに係合する球状部と、上記球状部から伸びる円柱部とを含む。
実例４は、実例１から３のいずれか１つの電子アセンブリを含み、上記導電性コラムは上記上面から伸びる複数の導電性コラムの一部であり、上記導電性コラムが上記ダイに係合する場所以外では上記導電性コラムは物質により全く囲まれていない。
実例５は、実例１から４のいずれか１つの電子アセンブリを含み、上記複数の導電性コラムは、上記ダイの一方の端部の近くで一列に並べられる。
実例６は、各電子アセンブリが、上面を有するダイと、上記上面から伸びる複数の導電性コラムであって、各導電性コラムが上記ダイに係合する場所以外では物質により全く囲まれていない上記複数の導電性コラムとを含む、電子アセンブリのスタックを備え、上記電子アセンブリのスタックが、各電子アセンブリ上の上記複数の導電性コラムが別の電子アセンブリにより覆われないオーバラッピング構成で配置される、電子パッケージを含む。
実例７は、実例６の電子パッケージを含み、各電子アセンブリにおける上記複数の導電性コラムは、上記の対応する複数の導電性コラムを含む上記のそれぞれのダイの一方の端部の近くで一列に並べられる。
実例８は、実例６又は７のいずれか１つの電子パッケージを含み、上記電子アセンブリのスタックを囲むモールドを更に含む。
実例９は、実例６から８のいずれか１つの電子パッケージを含み、上記モールドの一部分は、上記モールドの上面を通して上記導電性コラムを露出するように除去される。
実例１０は、実例６から９のいずれか１つの電子パッケージを含み、上記モールドの上記上面に沿った導電性再配線層を更に含み、上記導電性再配線層は、上記複数の導電性コラムのそれぞれの露出された部分に係合する。
実例１１は、実例６から１０のいずれか１つの電子パッケージを含み、上記モールドの上記上面、又は上記複数の導電性コラムのいくつかの上記露出された部分に沿った上記導電性再配線層に係合するはんだバンプを更に含む。
実例１２は、実例６から１１のいずれか１つの電子パッケージを含み、追加の電子パッケージであって、反転されるとともに、当該電子パッケージ上のはんだバンプを上記追加の電子パッケージ上のはんだバンプと結合することにより当該電子パッケージと連結される上記追加の電子パッケージを更に含む。
実例１３は、導電性コラムをダイの上面に取り付けることにより電子アセンブリを形成するステップであって、上記導電性コラムが、上記上面から伸びるとともに、上記ダイに係合する場所以外では物質により全く囲まれていない、ステップを含む、方法である。
実例１４は、実例１３の方法を含み、導電性コラムをダイの上面に取り付ける上記ステップは、ワイヤボンディング技術を使用して導電性コラムをダイの上面に取り付けるステップを含む。
実例１５は、実例１３又は１４のいずれか１つの方法を含み、電子アセンブリを形成する上記ステップは、複数の導電性コラムをダイの上面に取り付けるステップであって、上記導電性コラムが、上記上面から伸びるとともに、上記ダイに係合する場所以外では物質により全く囲まれていない、ステップを含む。
実例１６は、実例１３から１５のいずれか１つの方法を含み、複数の導電性コラムをダイの上面に取り付ける上記ステップは、上記複数の導電性コラムを上記ダイの一方の端部の近くで一列に並べるステップを含む。
実例１７は、実例１３から１６のいずれか１つの方法を含み、電子パッケージを形成するために追加の電子アセンブリを上記電子アセンブリの上にスタックするステップを更に含み、各追加の電子アセンブリは、上面を有するダイと、上記上面から伸びる複数の導電性コラムであって、各導電性コラムが上記のそれぞれのダイに係合する場所以外では物質により全く囲まれていない上記複数の導電性コラムとを含み、上記電子アセンブリは、各電子アセンブリ上の上記複数の導電性コラムが別の電子アセンブリにより覆われないオーバラッピング構成で配置される。
実例１８は、実例１３から１７のいずれか１つの方法を含み、上記電子アセンブリのスタックを囲むモールドを形成するステップを更に含む。
実例１９は、実例１３から１８のいずれか１つの方法を含み、上記モールドの上面を通して上記導電性コラムを露出するように上記モールドの一部分を除去するステップを更に含む。
実例２０は、実例１３から１９のいずれか１つの方法を含み、上記モールドの上記上面に沿って導電性再配線層を形成するステップであって、上記導電性再配線層が上記複数の導電性コラムのそれぞれの露出された部分に係合する、ステップと、上記導電性再配線層、又は上記複数の導電性コラムのいくつかの上記露出された部分に沿ってはんだバンプを形成するステップとを更に含む。
実例２１は、実例１３から２０のいずれか１つの方法を含み、上記電子パッケージを反転するステップと、上記電子パッケージ上のはんだバンプを別の電子装置に取り付けるステップとを更に含む。
実例２２は、第１のダイと、上記第１のダイの表面上の第１の導電性コラムとを含む、実例の装置を含む。第２のダイは、上記第１のダイに隣接して配置されるとともに、第２の導電性コラムは、上記第２のダイの表面上に存在する。モールド材料は、上記第１のダイ及び上記第２のダイと、各それぞれの表面において、並びに各それぞれの第１の導電性コラム及び第２の導電性コラムにおいて接する。上記モールド材料は、上記第１の導電性コラム及び上記第２の導電性コラムのそれぞれと交差する特有のフローを示すとともに、上記モールド材料は、必須である。
実例２３は、実例２２の装置を含み、後続のダイと、上記後続のダイの表面上の後続の導電性コラムとを更に含む。上記モールド材料は、同様に、上記後続の導電性コラムと交差する特有の残留フローを示す。
この概観は、本主題の限定しない実例を提供することを意図している。それは、排他的又は完全な説明を提供することを目的としていない。詳細な説明は、方法に関する更なる情報を提供するために含まれる。
上記の詳細な説明は、詳細な説明の一部を形成する添付図面に対する参照を含む。それらの図面は、実例として、発明が実施されることができる特定の実施例を示す。これらの実施例は、ここでは“実例”として同様に参照される。そのような実例は、示されるか又は説明される要素に加えて、要素を含むことができる。しかしながら、本願発明者は、同様に、それらの示されるか又は説明される要素だけが提供される実例を熟考する。さらに、ここで示されるか若しくは説明される特定の実例（又はその１つ若しくは複数の態様）、又は、ここで示されるか若しくは説明される他の実例（又はその１つ若しくは複数の態様）のいずれかに関しては、本願発明者は、同様に、それらの示されるか若しくは説明される要素（又はその１つ若しくは複数の態様）のあらゆる組み合わせ又は並べ替え用いて実例を熟考する。
この文献では、“少なくとも１つ”若しくは“１つ以上”のあらゆる他の事例又は使用法から独立して、特許文献では一般的であるように、１つ又は２つ以上を含むように、用語“ａ”又は“ａｎ”が使用される。この文献では、用語“又は”は非排他的な“又は”を参照するように使用され、したがって、特に他に表示がない限り、“Ａ又はＢ”は、“ＢではないＡ”、“ＡではないＢ”、そして“Ａ及びＢ”を含む。この文献では、用語“含む（including）”及び“それにおいて（in which）”は、それぞれの用語“備える（comprising）”及び“ここでは（wherein）”のプレインイングリッシュの同等物として使用される。さらに、添付の請求項において、用語“含む（including）”及び“備える（comprising）”は、開放型であり、すなわち、請求項におけるそのような用語のあとにリストされた要素に加えて要素を含むシステム、デバイス、品物、組成物（composition）、調合物（formulation）、又は処理は、まだその請求項の範囲内にあるとみなされる。さらに、添付の請求項において、用語“第１の”、“第２の”、及び“第３の”などは、単に標示のみとして使用され、数値的な要求をそれらの対象物に課すことを意図していない。
上記の説明は、実例となることを意図され、限定的ではない。例えば、上記で説明された実例（又はその１つ若しくは複数の態様）は、お互いに組み合わせて使用され得る。例えば上記の説明を検討する当業者により、他の実施例が使用されることができる。
読者が技術的開示の性質を迅速に確かめることを可能にするために、連邦規則法典第３７巻セクション１．７２（ｂ）（37C.F.R. §1.72(b)）に適合するように、要約が提供される。要約は、要約が請求項の範囲若しくは意味を解釈するか又は限定するために使用されないであろう、という了解のもとに提出される。
さらに、上記の詳細な説明において、様々な特徴は、当該開示を合理化するためにグループ分けされ得る。これは、権利請求されない開示された特徴があらゆる請求項に必須であることを意図していると解釈されるべきでない。それどころか、創意に富んだ主題は、特定の開示された実施例の全ての特徴より少ないものであるかもしれない。したがって、添付の請求項は、この結果、各請求項が別個の実施例として独立している状態で詳細な説明に組み込まれるとともに、そのような実施例は様々な組み合わせ又は並べ替えにおいてお互いに結合されることができる、ということが意図される。本発明の範囲は、添付された請求項を参照して、そのような請求項が権利を与えられる等価物の十分な範囲とともに決定されるべきである。

Claims (23)

  1. 上面を含むダイと、
    前記上面から伸びるとともに、前記ダイに係合する場所以外では物質により全く囲まれていない導電性コラムとを備える、電子アセンブリ。
  2. 前記ダイが導電性パッドを含み、前記導電性コラムが前記ダイ上の前記導電性パッドから伸びる、請求項１に記載の電子アセンブリ。
  3. 前記導電性コラムが、前記導電性パッドに係合する球状部と、前記球状部から伸びる円柱部とを含む、請求項１又は２に記載の電子アセンブリ。
  4. 前記導電性コラムが前記上面から伸びる複数の導電性コラムの一部であり、前記導電性コラムが前記ダイに係合する場所以外では前記導電性コラムが物質により全く囲まれていない、請求項１から３に記載の電子アセンブリ。
  5. 前記複数の導電性コラムが、前記ダイの一方の端部の近くで一列に並べられる、請求項３又は４に記載の電子アセンブリ。
  6. 各電子アセンブリが、上面を有するダイと、前記上面から伸びる複数の導電性コラムであって、各導電性コラムが前記ダイに係合する場所以外では物質により全く囲まれていない前記複数の導電性コラムとを含む、電子アセンブリのスタックを備え、
    前記電子アセンブリのスタックが、各電子アセンブリ上の前記複数の導電性コラムが別の電子アセンブリにより覆われないオーバラッピング構成で配置される、電子パッケージ。
  7. 各電子アセンブリにおける前記複数の導電性コラムが、前記の対応する複数の導電性コラムを含む前記のそれぞれのダイの一方の端部の近くで一列に並べられる、請求項６に記載の電子パッケージ。
  8. 前記電子アセンブリのスタックを囲むモールドを更に備える、請求項６又は７に記載の電子パッケージ。
  9. 前記モールドの一部分が、前記モールドの上面を通して前記導電性コラムを露出するように除去される、請求項６から８に記載の電子パッケージ。
  10. 前記モールドの前記上面に沿った導電性再配線層を更に備え、前記導電性再配線層が、前記複数の導電性コラムのそれぞれの露出された部分に係合する、請求項６から９に記載の電子パッケージ。
  11. 前記モールドの前記上面、又は前記複数の導電性コラムのいくつかの前記露出された部分に沿った前記導電性再配線層に係合するはんだバンプを更に備える、請求項６から１０に記載の電子パッケージ。
  12. 追加の電子パッケージであって、反転されるとともに、当該電子パッケージ上のはんだバンプを前記追加の電子パッケージ上のはんだバンプと結合することにより当該電子パッケージと連結される前記追加の電子パッケージを更に備える、請求項６から１１に記載の電子パッケージ。
  13. 導電性コラムをダイの上面に取り付けることにより電子アセンブリを形成するステップであって、前記導電性コラムが、前記上面から伸びるとともに、前記ダイに係合する場所以外では物質により全く囲まれていない、ステップを含む、方法。
  14. 導電性コラムをダイの上面に取り付ける前記ステップが、ワイヤボンディング技術を使用して導電性コラムをダイの上面に取り付けるステップを含む、請求項１３に記載の方法。
  15. 電子アセンブリを形成する前記ステップが、複数の導電性コラムをダイの上面に取り付けるステップであって、前記導電性コラムが、前記上面から伸びるとともに、前記ダイに係合する場所以外では物質により全く囲まれていない、ステップを含む、請求項１３又は１４に記載の方法。
  16. 複数の導電性コラムをダイの上面に取り付ける前記ステップが、前記複数の導電性コラムを前記ダイの一方の端部の近くで一列に並べるステップを含む、請求項１３から１５に記載の方法。
  17. 電子パッケージを形成するために追加の電子アセンブリを前記電子アセンブリの上にスタックするステップを更に含み、各追加の電子アセンブリが、上面を有するダイと、前記上面から伸びる複数の導電性コラムであって、各導電性コラムが前記のそれぞれのダイに係合する場所以外では物質により全く囲まれていない前記複数の導電性コラムとを含み、前記電子アセンブリが、各電子アセンブリ上の前記複数の導電性コラムが別の電子アセンブリにより覆われないオーバラッピング構成で配置される、請求項１３から１６に記載の方法。
  18. 前記電子アセンブリのスタックを囲むモールドを形成するステップを更に含む、請求項１７に記載の方法。
  19. 前記モールドの上面を通して前記導電性コラムを露出するように前記モールドの一部分を除去するステップを更に含む、請求項１８に記載の方法。
  20. 前記モールドの前記上面に沿って導電性再配線層を形成するステップであって、前記導電性再配線層が前記複数の導電性コラムのそれぞれの露出された部分に係合する、ステップと、
    前記導電性再配線層、又は前記複数の導電性コラムのいくつかの前記露出された部分に沿ってはんだバンプを形成するステップとを更に含む、請求項１９に記載の方法。
  21. 前記電子パッケージを反転するステップと、
    前記電子パッケージ上のはんだバンプを別の電子装置に取り付けるステップとを更に含む、請求項２０に記載の方法。
  22. 第１のダイと、
    前記第１のダイの表面上の第１の導電性コラムと、
    前記第１のダイに隣接する第２のダイと、
    前記第２のダイの表面上の第２の導電性コラムと、
    前記第１のダイ及び前記第２のダイと、各それぞれの表面において、並びに各それぞれの第１の導電性コラム及び第２の導電性コラムにおいて接するモールド材料であって、前記第１の導電性コラム及び前記第２の導電性コラムのそれぞれと交差する特有のフローを示すとともに、必須である前記モールド材料とを備える、装置。
  23. 後続のダイと、前記後続のダイの表面上の後続の導電性コラムとを更に含み、前記モールド材料が、同様に、前記後続の導電性コラムと交差する特有の残留フローを示す、請求項２２に記載の装置。
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