KR100618703B1 - 반도체 메모리의 불량패턴 조기 검출 및 개선 방법 - Google Patents

Abstract

본 발명은 짧은 시간동안 웨이퍼 레벨에서 불량패턴을 검출 및 개선하여 수율을 증가시킬 수 있는 반도체 메모리의 불량 패턴 조기 검출 및 개선 방법에 관한 것이다. 이 방법은, a) 웨이퍼 레벨의 상기 반도체 메모리에 번인 모드 인에이블 신호를 인가하는 단계; b) 상기 번인 모드 인에이블 신호가 인가된 이후, 상기 반도체 메모리에 스트레스 신호를 인가하기 시작하는 단계; c) 상기 스트레스 신호를 단계적으로 증가하여 상기 반도체 메모리에 인가하는 단계; d) 상기 c) 단계를 진행하면서 상기 반도체 메모리에 데이터를 리드/라이트 하는 동작을 반복 수행하는 단계; e) 상기 d) 단계에서 상기 스트레스 신호에 의해 상기 반도체 메모리의 최초의 페일이 발생하는 불량 입출력 라인을 검출하는 단계; f) 상기 e) 단계의 상기 불량 입출력 라인을 리페어 퓨즈를 사용하여 리페어하는 단계;를 포함한다.

Description

반도체 메모리의 불량패턴 조기 검출 및 개선 방법{Method for early detecting and repairing defective pattern in semiconductor memory}

도 1은 정상모드 및 번인모드시 외부전압과 내부전압의 파형도.

도 2는 커플링 캐패시턴스를 설명하기 위한 도면.

도 3은 페일이 발생한 입출력 라인 및 어드레스 라인을 설계 수정하는 방법의 일 예를 설명하기 위한 도면.

본 발명은 반도체 메모리의 불량패턴 조기 검출 및 개선 방법에 관한 것으로, 특히, 웨이퍼 레벨에서 불량패턴을 검출하고, 리페어할 수 있는 반도체 메모리의 불량패턴 조기 검출 및 개선 방법에 관한 것이다.

최근, 반도체 메모리의 고속동작 추세에 따라, 제품 개발시 파워 라인 간, 및 신호 라인 간, 파워 라인 간 또는 신호 라인 간의 노이즈 문제가 중요시되고 있다. 특히, 데이터 패스(path)를 구성하는 신호 라인 간에 발생하는 커플링 캐패시터(Coupling Capacity)는 각 데이터 패스마다 차이를 갖게 된다. 이에 따라, 데이터의 리드/라이트시 특정 입출력 라인 및 어드레스 라인에 에러가 발생된다. 이렇게, 특정 입출력 라인 및 어드레스 라인에 페일(fail)이 발생하는 현상을 데이터 위상(data topology) 불량이라고 한다.
이러한, 데이터 위상 불량을 해결하기 위한 종래의 방법은, 패키지를 완성한 후, 각종 테스트를 통해 페일이 발생한 입출력 라인이나 어드레스 라인을 검출하고 설계의 수정을 실시하였다.
그러나, 이러한 데이터 위상 불량 해결 방법은, 페일이 발생한 입출력 라인을 검출하고, 이를 개선하는데 장시간이 소요되며, 패키지 상태에서 문제가 발생한 제품들을 모두 폐기 처분해야만 하는 문제가 발생한다.

삭제

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 짧은 시간동안 웨이퍼 레벨에서 불량 패턴을 검출 및 개선하여 수율을 증가시킬 수 있는 반도체 메모리의 불량 패턴 조기 검출 및 개선 방법을 제공함에 있다.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 메모리의 불량패턴 조기 검출 및 개선 방법이 제공되며: 이 방법은, a) 웨이퍼 레벨의 상기 반도체 메모리에 번인 모드 인에이블 신호를 인가하는 단계; b) 상기 번인 모드 인에이블 신호가 인가된 이후, 상기 반도체 메모리에 스트레스 신호를 인가하기 시작하는 단계; c) 상기 스트레스 신호를 단계적으로 증가하여 상기 반도체 메모리에 인가하는 단계; d) 상기 c) 단계를 진행하면서 상기 반도체 메모리에 데이터를 리드/라이트 하는 동작을 반복 수행하는 단계; e) 상기 d) 단계에서 상기 스트레스 신호에 의해 상기 반도체 메모리의 최초의 페일이 발생하는 불량 입출력 라인을 검출하는 단계; f) 상기 e) 단계의 상기 불량 입출력 라인을 리페어 퓨즈를 사용하여 리페어하는 단계;를 포함하는 것을 특징으로 한다.

본 발명의 다른 일면에 따라, 상기 e) 단계에서, 상기 스트레스 신호의 레벨이 정상 모드의 레벨보다 낮으면, 워드라인을 인에이블한 이후 비트라인을 인에이블하기 전에 소정의 지연 시간을 두는 것을 특징으로 한다.

본 발명의 또 다른 일면에 따라, 상기 스트레스 신호는 외부에서 인가되는 전압이다.

(실시예)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.

도 1은 정상 모드 및 번인 모드시 외부전압과 내부전압의 파형도를 도시한다.

도 1을 참조하면, 정상 모드의 경우, 내부전압(VPP, VDLL, VCORE, VBLP, VCP)은 외부전압(Vdd)의 레벨이 증가하여도 일정 레벨을 유지한다. 이는, 높은 내부전압에 의해 메모리 셀이 손상되지 않도록 하기 위한 것이다.
그러나, 번인 모드의 경우, 내부전압(VPP, VDLL, VCORE, VBLP, VCP)은, 외부전압(Vdd)의 레벨이 증가하는 비율에 상응하여 전압 레벨이 증가한다.
본 발명의 반도체 메모리의 불량패턴 조기 검출 및 개선 방법은, 웨이퍼 레벨에서 상기 번인 모드의 특성을 이용하여 불량패턴을 검출한다. 즉, 웨이퍼 레벨의 반도체 메모리에 번인 모드 인에이블 신호를 인가하고, 외부전압을 인가한다. 그 후, 상기 외부전압을 단계적으로 증가시켜, 반도체 메모리의 내부 입출력 라인에 스트레스를 가한다.

도 3을 참조하면, 상기 입출력 라인 및 어드레스 라인은 메탈로 구성되어 있 어서, 데이터의 이동시 라인간에 커플링 캐패시턴스가 발생한다.

도 2는 커필링 캐패시턴스를 설명하기 위한 도면이다.
도 2를 참조하면, 커플링 캐패시턴스(Cc)는, 메탈로 구성된 입출력 라인(I/O)간의 간격 즉, 공간(d)이 좁아질수록 증가한다. 그러므로, 인가되는 외부전압의 전위레벨이 단계적으로 증가함에 따라, 메모리 내부의 구조상 결함 및 배열상 문제가 있는 입출력 라인(I/O)에 페일이 발생한다.
본 발명에서는, 외부전압을 단계적으로 증가시켜 페일이 발생하는 입출력 라인 및 어드레스 라인을 검출한다. 이때, 입출력 라인 및 어드레스 라인의 페일이 검출되는 외부전압의 전위레벨이 문제가 되는 전압수준이라고 판단되면, 페일이 발생한 입출력 라인 및 어드레스 라인을 설계 수정하도록 공정을 피드백시킨다.
상기 설계의 수정 방법은 입출력 라인 및 어드레스 라인에 페일 발생시 외부전압의 전위레벨에 따라 다르게 실시할 수 있다.

즉, 외부전압의 전위레벨이 메모리의 정상 동작시 인가되는 외부전압보다 높을 경우, 페일이 발생한 입출력 라인 및 어드레스 라인 상의 페일을 리페어 퓨즈를 통해 교정할 수 있다.

또한, 외부전압의 전위 레벨이 메모리의 정상 동작시 인가되는 외부전압보다 낮을 경우, 메모리의 리드 동작시 불량 입출력 라인의 커플링 캐패시턴스에 의해 센스 앰프가 기준 시간 내에 인에이블 되지 않는 것을 방지하기 위해 지연 시간을 조정하여 페일을 방지할 수 있다.

구체적으로 도 3을 참조하여 살펴보면, 메모리의 리드 동작시 워드 라인이 인에이블된 후(10), 추가적으로 지연 시간(Time Delay)을 부여하여 데이타의 입력 시간을 딜레이시킨다. 이후, 비트라인이 인에이블되고(20), 센스 앰프가 동작하여(30) 메모리의 리드 동작을 수행한다. 여기서, 지연 시간(Time Delay)은, 불량 입출력 라인(I/O)에 연결된 센스 앰프가 충분히 인에이블되도록 하기 위한 시간을 확보하기 위한 것이다.

이상에서, 살펴본 바와 같이, 본 발명에 따른 반도체 메모리의 불량패턴 조기 검출 및 개선 방법은, 기존의 패키지 상태가 아닌 웨이퍼 레벨에서 불량패턴을 검출 및 수정을 실시함으로써, 제품개발 시간을 단축할 수 있고, 리페어 퓨즈를 사용하여 설계의 수정없이도 바로 제품화할 수 있어 개발비용도 절감할 수 있다.

본 발명의 상기한 바와 같은 구성에 따라, 웨이퍼 레벨에서 불량패턴의 검출 및 수정을 실시함으로써 제품개발 시간을 단축하고 비용을 절감하여 수율을 증대할 수 있다.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

1. 반도체 메모리의 불량패턴 조기 검출 및 개선 방법에 있어서,

   a) 웨이퍼 레벨의 상기 반도체 메모리에 번인 모드 인에이블 신호를 인가하는 단계;

   b) 상기 번인 모드 인에이블 신호가 인가된 이후, 상기 반도체 메모리에 스트레스 신호를 인가하기 시작하는 단계;

   c) 상기 스트레스 신호를 단계적으로 증가하여 상기 반도체 메모리에 인가하는 단계;

   d) 상기 c) 단계를 진행하면서 상기 반도체 메모리에 데이터를 리드/라이트 하는 동작을 반복 수행하는 단계;

   e) 상기 d) 단계에서 상기 스트레스 신호에 의해 상기 반도체 메모리의 최초의 페일이 발생하는 불량 입출력 라인을 검출하는 단계;

   f) 상기 e) 단계의 상기 불량 입출력 라인을 리페어 퓨즈를 사용하여 리페어하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 메모리의 불량패턴 조기 검출 및 개선 방법.
2. 제 1 항에 있어서,

   상기 e) 단계에서, 상기 스트레스 신호의 레벨이 정상 모드의 레벨보다 낮으면, 워드라인을 인에이블한 이후 비트라인을 인에이블하기 전에 소정의 지연 시간을 두는 것을 특징으로 하는 반도체 메모리의 불량패턴 조기 검출 및 개선 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 스트레스 신호는 외부에서 인가되는 전압인 것을 특징으로 하는 반도체 메모리의 불량패턴 조기 검출 및 개선 방법.

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