JPH11176199A - 直接アクセスモードテストを使用する半導体メモリ装置及びテスト方法 - Google Patents
直接アクセスモードテストを使用する半導体メモリ装置及びテスト方法Info
- Publication number
- JPH11176199A JPH11176199A JP10240612A JP24061298A JPH11176199A JP H11176199 A JPH11176199 A JP H11176199A JP 10240612 A JP10240612 A JP 10240612A JP 24061298 A JP24061298 A JP 24061298A JP H11176199 A JPH11176199 A JP H11176199A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory device
- output
- test
- pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 一回にテストされる個数の増えたメモリ装置
及び該装置のテスト方法を提供する。 【解決手段】 直接アクセステストモードに入ると、第
ｉ番目のパイプラインブロック１２より直列に順次出力
されるデータが第ｉ＋１番目のパイプラインブロック２
２に入力されるよう、第ｉ番目のパイプラインブロック
の出力線を第ｉ＋１番目のパイプラインブロックの入力
線に直列に接続するテストモード制御部３０とを備え
る。これにより、１つのデータ出力ピンによりＮ個のパ
イプラインブロックにラッチされたデータが出力され、
直接アクセスモードテストにおいて使用されるデータ出
力ピンの個数が1／Ｎ個に減少される。
及び該装置のテスト方法を提供する。 【解決手段】 直接アクセステストモードに入ると、第
ｉ番目のパイプラインブロック１２より直列に順次出力
されるデータが第ｉ＋１番目のパイプラインブロック２
２に入力されるよう、第ｉ番目のパイプラインブロック
の出力線を第ｉ＋１番目のパイプラインブロックの入力
線に直列に接続するテストモード制御部３０とを備え
る。これにより、１つのデータ出力ピンによりＮ個のパ
イプラインブロックにラッチされたデータが出力され、
直接アクセスモードテストにおいて使用されるデータ出
力ピンの個数が1／Ｎ個に減少される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、直接アクセスモードテストによりメモリセ
ルをテストする半導体メモリ装置及び該装置のテスト方
法に関する。
係り、特に、直接アクセスモードテストによりメモリセ
ルをテストする半導体メモリ装置及び該装置のテスト方
法に関する。
【従来の技術】製造済みの半導体メモリ装置は、普通、
測定システムを用いてDC、AC及び機能テストを受けるこ
とになっている。中でも、機能テストは、メモリチップ
内のセル及び回路が正常に動作するかどうかを判断する
ためのものであって、メモリに所定のデータを書き込ん
だ後に、書き込まれたデータを読出し、読出されたデー
タをメモリに書き込んだデータと比較する。
測定システムを用いてDC、AC及び機能テストを受けるこ
とになっている。中でも、機能テストは、メモリチップ
内のセル及び回路が正常に動作するかどうかを判断する
ためのものであって、メモリに所定のデータを書き込ん
だ後に、書き込まれたデータを読出し、読出されたデー
タをメモリに書き込んだデータと比較する。
【０００２】近年開発された高速メモリ装置は、従来の
DRAM（Dynamic Random Access Memory）とは異なって、
外部信号を入力する入出力部と、前記入出力部より出力
される指令によりこれをデコーディングするインタフェ
ースロジック部、及びDRAMコア部から構成される。この
高速メモリ装置におけるDRAMコア部の機能をテストする
ためには、主に直接アクセスモードテスト（Direct Acc
ess Test Mode）が使用されている。直接アクセスモー
ドテストとは、低周波テスト装備より出力されるテスト
信号を、インタフェースロジックをバイパス（bypass）
させてメモリセルに直接接続させることにより、メモリ
セルをテストする方法である。このように、インタフェ
ースロジックを介することなく、最小限に必要な信号の
み入力してメモリセルをテストすることから、直接アク
セスモードによりテストを行なうとテストの速度が速く
なる。
DRAM（Dynamic Random Access Memory）とは異なって、
外部信号を入力する入出力部と、前記入出力部より出力
される指令によりこれをデコーディングするインタフェ
ースロジック部、及びDRAMコア部から構成される。この
高速メモリ装置におけるDRAMコア部の機能をテストする
ためには、主に直接アクセスモードテスト（Direct Acc
ess Test Mode）が使用されている。直接アクセスモー
ドテストとは、低周波テスト装備より出力されるテスト
信号を、インタフェースロジックをバイパス（bypass）
させてメモリセルに直接接続させることにより、メモリ
セルをテストする方法である。このように、インタフェ
ースロジックを介することなく、最小限に必要な信号の
み入力してメモリセルをテストすることから、直接アク
セスモードによりテストを行なうとテストの速度が速く
なる。
【０００３】
【発明が解決しようとする課題】しかし、従来の直接ア
クセスモードテスト方法では、１つのデータ出力ピン
に、テスト装備に設けてある１つのテストピンを割当て
ることになっている。このため、テストピンの本数が制
限されているテスト装備においては、一回にテストでき
る高速メモリ装置の個数が限られてしまう。
クセスモードテスト方法では、１つのデータ出力ピン
に、テスト装備に設けてある１つのテストピンを割当て
ることになっている。このため、テストピンの本数が制
限されているテスト装備においては、一回にテストでき
る高速メモリ装置の個数が限られてしまう。
【０００４】例えば、テストピンの本数が144本のテス
ト装備において、x9、すなわち、データ出力ピンの個数
が9本の高速メモリ装置をテストしたいとき、16個の高
速メモリ装置を一回にテストでき、x16の場合は8個の高
速メモリ装置を一回にテストできる。このように、デー
タ出力ピンの個数が多くなるにつれて、一回にテストで
きる高速メモリ装置の個数が減り、多数のメモリ装置を
テストしたいときには、これにかかる時間が長くなって
しまう。。
ト装備において、x9、すなわち、データ出力ピンの個数
が9本の高速メモリ装置をテストしたいとき、16個の高
速メモリ装置を一回にテストでき、x16の場合は8個の高
速メモリ装置を一回にテストできる。このように、デー
タ出力ピンの個数が多くなるにつれて、一回にテストで
きる高速メモリ装置の個数が減り、多数のメモリ装置を
テストしたいときには、これにかかる時間が長くなって
しまう。。
【０００５】本発明が達成しようとする技術的課題は、
直接アクセスモードテストにおいて、データの出力され
るピンの本数が減少された半導体メモリ装置を提供する
ことにある。
直接アクセスモードテストにおいて、データの出力され
るピンの本数が減少された半導体メモリ装置を提供する
ことにある。
【０００６】本発明が達成しようとする他の技術的課題
は、一回にテストされるメモリ装置の個数が増加できる
半導体メモリ装置のテスト方法を提供することにある。
は、一回にテストされるメモリ装置の個数が増加できる
半導体メモリ装置のテスト方法を提供することにある。
【課題を解決するための手段】前記技術的課題を達成す
るための本発明に係る半導体メモリ装置は、Ｎ（自然
数）個のメモリブロックと、前記各メモリブロックより
出力される複数個のデータを並列に入力して、順次直列
に出力するＮ個のパイプラインブロックと、前記各パイ
プラインブロックより出力されるデータをデータ出力ピ
ンに伝送するＮ個の出力ドライバと、メモリ装置が直接
アクセステストモードで動作する場合に、第ｉ（Ｎより
小さい整数）番目のパイプラインブロックより出力され
るデータが、テストクロックに同期して第ｉ＋１番目の
パイプラインブロックに入力されるように、第ｉ番目の
パイプラインブロックの出力線を第ｉ＋１番目のパイプ
ラインブロックの入力線に接続するＮ個のテストモード
制御手段とを備えることを特徴とする。
るための本発明に係る半導体メモリ装置は、Ｎ（自然
数）個のメモリブロックと、前記各メモリブロックより
出力される複数個のデータを並列に入力して、順次直列
に出力するＮ個のパイプラインブロックと、前記各パイ
プラインブロックより出力されるデータをデータ出力ピ
ンに伝送するＮ個の出力ドライバと、メモリ装置が直接
アクセステストモードで動作する場合に、第ｉ（Ｎより
小さい整数）番目のパイプラインブロックより出力され
るデータが、テストクロックに同期して第ｉ＋１番目の
パイプラインブロックに入力されるように、第ｉ番目の
パイプラインブロックの出力線を第ｉ＋１番目のパイプ
ラインブロックの入力線に接続するＮ個のテストモード
制御手段とを備えることを特徴とする。
【０００７】前記パイプラインブロックのそれぞれは、
前記メモリブロックより出力されるデータをラッチして
出力する、直列につながれた複数個のラッチ部からなっ
ても、前記メモリブロックより出力されるデータをラッ
チして出力する複数個のラッチ部であって、奇数番目及
び偶数番目のラッチ部がそれぞれ並列に連結されるラッ
チ部と、前記奇数番目及び偶数番目のラッチ部より出力
されるデータをそれぞれ入力して、その一方を選択的に
出力する選択手段とからなってもよい。
前記メモリブロックより出力されるデータをラッチして
出力する、直列につながれた複数個のラッチ部からなっ
ても、前記メモリブロックより出力されるデータをラッ
チして出力する複数個のラッチ部であって、奇数番目及
び偶数番目のラッチ部がそれぞれ並列に連結されるラッ
チ部と、前記奇数番目及び偶数番目のラッチ部より出力
されるデータをそれぞれ入力して、その一方を選択的に
出力する選択手段とからなってもよい。
【０００８】前記他の課題を達成するための本発明に係
る半導体メモリ装置のテスト方法は、Ｎ（自然数）個の
メモリブロック及び各メモリブロックより出力される複
数個のデータを入力して順次出力するＮ個のパイプライ
ンブロックを有する半導体メモリ装置のテスト方法であ
って、Ｎ個のメモリブロックのデータをＮ個のパイプラ
インブロックのそれぞれに並列に出力する段階と、第ｉ
（Ｎより小さい自然数）番目のパイプラインブロックの
データを第ｉ＋１番目のパイプラインブロックに直列に
伝送しながら、第Ｎ番目のパイプラインブロックのデー
タを出力する段階とを備えることを特徴とする。
る半導体メモリ装置のテスト方法は、Ｎ（自然数）個の
メモリブロック及び各メモリブロックより出力される複
数個のデータを入力して順次出力するＮ個のパイプライ
ンブロックを有する半導体メモリ装置のテスト方法であ
って、Ｎ個のメモリブロックのデータをＮ個のパイプラ
インブロックのそれぞれに並列に出力する段階と、第ｉ
（Ｎより小さい自然数）番目のパイプラインブロックの
データを第ｉ＋１番目のパイプラインブロックに直列に
伝送しながら、第Ｎ番目のパイプラインブロックのデー
タを出力する段階とを備えることを特徴とする。
【０００９】前記本発明によると、１つのデータ出力ピ
ンを以てＮ個のパイプラインブロックにラッチされたデ
ータを出力することから、直接アクセスモードテストに
おいて使用されるデータ出力ピンの本数が1／Ｎ個に減
少する。これにより、１つのテスト装備を用いて一回に
テストできる半導体メモリ装置の個数が増加する。
ンを以てＮ個のパイプラインブロックにラッチされたデ
ータを出力することから、直接アクセスモードテストに
おいて使用されるデータ出力ピンの本数が1／Ｎ個に減
少する。これにより、１つのテスト装備を用いて一回に
テストできる半導体メモリ装置の個数が増加する。
【発明の実施の形態】以下、添付の図面に基づいて本発
明の好適な実施の形態につき詳細に説明する。 ＜第１の実施の形態＞図１は、本発明の第１の実施の形
態による高速メモリ装置の入出力回路のブロック図であ
って、２つのメモリブロック10、20を備えた場合を例に
取っている。図１に示すように、本発明の一実施の形態
による高速半導体メモリ装置は、第１及び第２のメモリ
ブロック10、20より出力されるデータRWD1〜RWD8を並列
に入力して、順次１つずつ直列に出力する第１及び第２
のパイプラインブロック12、22と、前記メモリ装置が直
接アクセステストモードで動作する場合に、前記第１パ
イプラインブロック12の出力線と第２パイプラインブロ
ック22の入力線とを結ぶテストモード制御部30とを備え
る。さらに、本実施の形態による高速半導体メモリ装置
は、前記第１及び第２パイプラインブロック12、22より
出力されるデータを入力して、データ出力ピンDQ1、DQ2
に伝送する出力ドライバ14、24を備える。前記第１及び
第２パイプラインブロック12、22のそれぞれは、複数個
のラッチ部LAT1〜LAT8から構成され、前記ラッチ部LAT1
〜LAT8には、第１及び第２メモリブロック10、20より出
力されるデータRWD1〜RWD8が１つずつ入力される。
明の好適な実施の形態につき詳細に説明する。 ＜第１の実施の形態＞図１は、本発明の第１の実施の形
態による高速メモリ装置の入出力回路のブロック図であ
って、２つのメモリブロック10、20を備えた場合を例に
取っている。図１に示すように、本発明の一実施の形態
による高速半導体メモリ装置は、第１及び第２のメモリ
ブロック10、20より出力されるデータRWD1〜RWD8を並列
に入力して、順次１つずつ直列に出力する第１及び第２
のパイプラインブロック12、22と、前記メモリ装置が直
接アクセステストモードで動作する場合に、前記第１パ
イプラインブロック12の出力線と第２パイプラインブロ
ック22の入力線とを結ぶテストモード制御部30とを備え
る。さらに、本実施の形態による高速半導体メモリ装置
は、前記第１及び第２パイプラインブロック12、22より
出力されるデータを入力して、データ出力ピンDQ1、DQ2
に伝送する出力ドライバ14、24を備える。前記第１及び
第２パイプラインブロック12、22のそれぞれは、複数個
のラッチ部LAT1〜LAT8から構成され、前記ラッチ部LAT1
〜LAT8には、第１及び第２メモリブロック10、20より出
力されるデータRWD1〜RWD8が１つずつ入力される。
【００１０】前記テストモード制御部30は、メモリ装置
が直接アクセステストモードで動作するときにアクティ
ブされるテストモード制御信号ΦDAEに基づいて制御さ
れる。また、前記テストモード制御部30は、直接アクセ
ステストモードにおいては第１パイプラインブロック12
の出力線と第２パイプラインブロック22の入力線とを接
続し、正常モードにおいてはパイプラインブロック間を
切断して各パイプラインブロック12、22の出力線をそれ
ぞれ出力ドライバ14、24に結ぶように構成される。
が直接アクセステストモードで動作するときにアクティ
ブされるテストモード制御信号ΦDAEに基づいて制御さ
れる。また、前記テストモード制御部30は、直接アクセ
ステストモードにおいては第１パイプラインブロック12
の出力線と第２パイプラインブロック22の入力線とを接
続し、正常モードにおいてはパイプラインブロック間を
切断して各パイプラインブロック12、22の出力線をそれ
ぞれ出力ドライバ14、24に結ぶように構成される。
【００１１】このため、前記テストモード制御部30は、
テストモード制御信号ΦDAEに基づいて制御されるスイ
ッチング素子32、例えば、接続される他の回路に影響を
与えないトライステートバッファ（tri-state buffer）
や、伝送ゲート（trasmisstion gate）から構成でき
る。前記テストモード制御部30は、正常モードで第２パ
イプラインブロック22の各ラッチ部に一定の電圧が供給
できるよう、前記テストモード制御信号ΦDAEが非活性
化するときにターンオンされるトランジスタ34をさらに
備えることが好ましい。本実施の形態において、前記ト
ランジスタ34は、図示の如く、該ソースが電源電圧Vdd
に連結され、該ドレインが前記第２パイプラインブロッ
ク22の入力線に連結されるPMOSトランジスタから構成で
きる。図示はしないが、前記トランジスタ34は、該ソー
スが接地電圧に連結され、該ドレインが前記第２パイプ
ラインブロック22の入力線に連結されるNMOSトランジス
タから構成されることも可能である。
テストモード制御信号ΦDAEに基づいて制御されるスイ
ッチング素子32、例えば、接続される他の回路に影響を
与えないトライステートバッファ（tri-state buffer）
や、伝送ゲート（trasmisstion gate）から構成でき
る。前記テストモード制御部30は、正常モードで第２パ
イプラインブロック22の各ラッチ部に一定の電圧が供給
できるよう、前記テストモード制御信号ΦDAEが非活性
化するときにターンオンされるトランジスタ34をさらに
備えることが好ましい。本実施の形態において、前記ト
ランジスタ34は、図示の如く、該ソースが電源電圧Vdd
に連結され、該ドレインが前記第２パイプラインブロッ
ク22の入力線に連結されるPMOSトランジスタから構成で
きる。図示はしないが、前記トランジスタ34は、該ソー
スが接地電圧に連結され、該ドレインが前記第２パイプ
ラインブロック22の入力線に連結されるNMOSトランジス
タから構成されることも可能である。
【００１２】図１を参照して、本発明の第１の実施の形
態によるメモリ装置のデータ出力の動作につき説明す
る。図１に図示のメモリ装置が直接アクセステストモー
ドになると、テストモード制御信号ΦDAEが'ハイ'にア
クティブされるとともに、前記スイッチング素子32が'
ターンオン'される。これにより、第１パイプラインブ
ロック12の出力線が第２パイプライン22の入力線に接続
されたデータ経路が形成される。第１パイプラインブロ
ック12より順次出力されるデータは、テストモード制御
部30を介して第２パイプラインブロック22に伝達され、
第２パイプラインブロック22に配された第２データ出力
ピンDQ2を介して出力される。すなわち、直接アクセス
テストモードでは、第２パイプラインブロック22に配さ
れた第２データ出力ピンDQ2を介して、第１及び第２パ
イプラインブロック12、22にラッチされた16個のデータ
が順次出力される。
態によるメモリ装置のデータ出力の動作につき説明す
る。図１に図示のメモリ装置が直接アクセステストモー
ドになると、テストモード制御信号ΦDAEが'ハイ'にア
クティブされるとともに、前記スイッチング素子32が'
ターンオン'される。これにより、第１パイプラインブ
ロック12の出力線が第２パイプライン22の入力線に接続
されたデータ経路が形成される。第１パイプラインブロ
ック12より順次出力されるデータは、テストモード制御
部30を介して第２パイプラインブロック22に伝達され、
第２パイプラインブロック22に配された第２データ出力
ピンDQ2を介して出力される。すなわち、直接アクセス
テストモードでは、第２パイプラインブロック22に配さ
れた第２データ出力ピンDQ2を介して、第１及び第２パ
イプラインブロック12、22にラッチされた16個のデータ
が順次出力される。
【００１３】一方、正常モードでは、前記テストモード
制御信号ΦDAEが'ロー'に非活性化され、前記スイッチ
ング素子32は'オフ'される。そして、２つのパイプライ
ンブロック12、22より出力されるデータは、それぞれに
配された出力ドライバ14、24及びデータ出力ピンDQ1、D
Q2を介して出力される。したがって、正常モードでは２
本のデータ出力ピンDQ1、DQ2を介してそれぞれ8個ずつ
のデータが順次出力される。
制御信号ΦDAEが'ロー'に非活性化され、前記スイッチ
ング素子32は'オフ'される。そして、２つのパイプライ
ンブロック12、22より出力されるデータは、それぞれに
配された出力ドライバ14、24及びデータ出力ピンDQ1、D
Q2を介して出力される。したがって、正常モードでは２
本のデータ出力ピンDQ1、DQ2を介してそれぞれ8個ずつ
のデータが順次出力される。
【００１４】従来の直接アクセステストモードでは、前
述の正常モードと同様のデータ経路を有するため、16個
のデータを出力するのに２本のデータ出力ピンDQ1、DQ2
が使用される。上記構成により、本実施の形態によれ
ば、従来の場合に比べ、パイプラインブロックが２つの
メモリ装置において使用されるデータ出力ピンの本数
が、１／２に減ったことが分かる。 ＜第２の実施の形態＞図２は、本発明の第２の実施の形
態による高速メモリ装置の入出力回路を示すブロック図
であって、パイプラインブロック内のラッチ部LAT1〜LA
T8のうち、奇数番目のラッチ部LAT1、LAT3、LAT5、LAT7
及び偶数番目のラッチ部LAT2、LAT4、LAT6、LAT8を並列
に配することによってデータ出力の速度を速めた外は、
前記第１の実施の形態と同様である。図２において、図
１と同一の要素には同様の符号が付されている。図２に
示すように、本発明の第２の実施の形態によるパイプラ
インブロック52、62のそれぞれは、複数個のラッチ部LA
T1〜LAT8と、テストクロックTCLKにより制御されるそれ
ぞれ１つの選択部54、64とから構成される。前記ラッチ
部のうち奇数番目のラッチ部、すなわち、第１、第３、
第５、及び第７のラッチ部LAT1、LAT3、LAT5、LAT7と、
偶数番目のラッチ部、すなわち、第２、第４、第６、及
び第８のラッチ部LAT2、LAT4、LAT6、LAT8はそれぞれ直
列に連結され、前記奇数番目及び偶数番目のラッチ部の
出力は前記選択部54、64に並列に入力される。前記選択
部54、64はテストクロックTCLKの状態に応じて、奇数番
目のラッチ部及びこれに対応する偶数番目のラッチ部よ
り入力されるデータのうちいずれかを選択的に出力する
マルチプレクサから構成されることが好ましい。本実施
の形態に係る前記パイプラインブロック52、62の一例を
示す回路図が図３に示してあり、以下に説明する。
述の正常モードと同様のデータ経路を有するため、16個
のデータを出力するのに２本のデータ出力ピンDQ1、DQ2
が使用される。上記構成により、本実施の形態によれ
ば、従来の場合に比べ、パイプラインブロックが２つの
メモリ装置において使用されるデータ出力ピンの本数
が、１／２に減ったことが分かる。 ＜第２の実施の形態＞図２は、本発明の第２の実施の形
態による高速メモリ装置の入出力回路を示すブロック図
であって、パイプラインブロック内のラッチ部LAT1〜LA
T8のうち、奇数番目のラッチ部LAT1、LAT3、LAT5、LAT7
及び偶数番目のラッチ部LAT2、LAT4、LAT6、LAT8を並列
に配することによってデータ出力の速度を速めた外は、
前記第１の実施の形態と同様である。図２において、図
１と同一の要素には同様の符号が付されている。図２に
示すように、本発明の第２の実施の形態によるパイプラ
インブロック52、62のそれぞれは、複数個のラッチ部LA
T1〜LAT8と、テストクロックTCLKにより制御されるそれ
ぞれ１つの選択部54、64とから構成される。前記ラッチ
部のうち奇数番目のラッチ部、すなわち、第１、第３、
第５、及び第７のラッチ部LAT1、LAT3、LAT5、LAT7と、
偶数番目のラッチ部、すなわち、第２、第４、第６、及
び第８のラッチ部LAT2、LAT4、LAT6、LAT8はそれぞれ直
列に連結され、前記奇数番目及び偶数番目のラッチ部の
出力は前記選択部54、64に並列に入力される。前記選択
部54、64はテストクロックTCLKの状態に応じて、奇数番
目のラッチ部及びこれに対応する偶数番目のラッチ部よ
り入力されるデータのうちいずれかを選択的に出力する
マルチプレクサから構成されることが好ましい。本実施
の形態に係る前記パイプラインブロック52、62の一例を
示す回路図が図３に示してあり、以下に説明する。
【００１５】本発明の第２の実施の形態によるテストモ
ード制御部40は、第１の実施の形態と同様に、テストモ
ード制御信号ΦDAEに基づいて制御され、メモリ装置が
直接アクセステストモードで動作する場合には、パイプ
ラインブロックを連結し、正常モードに動作する場合に
は連結しないように構成される。具体的には、前記テス
トモード制御部40は、前記テストモード制御信号ΦDAE
に基づいて制御され、奇数番目のラッチ部及び偶数番目
のラッチ部のそれぞれに直列に連結されるスイッチング
素子42、46から構成され、このスイッチング素子は、第
１の実施の形態と同様にトライステートバッファや伝送
ゲートから構成できる。また前記テストモード制御部40
は、正常モードで第２パイプラインブロック62の各ラッ
チ部に一定の電圧が供給できるよう、前記テストモード
制御信号ΦDAEの非活性化によってターンオンされるト
ランジスタ44、48をさらに備えることが好ましい。図２
に示すメモリ装置が直接アクセステストモードに入る
と、テストモード制御信号ΦDAEがアクティブされると
ともに、スイッチング素子42、46が'ターンオン'され
る。これにより、第１パイプラインブロック52より出力
される２本の出力線が第２パイプラインブロック62の２
本の入力線にそれぞれ接続される。第１パイプラインブ
ロック52より２つずつ順次出力されるデータは、テスト
モード制御部40を経て第２パイプラインブロック62に入
力され、第２パイプラインブロック62内のラッチ部をた
どり選択部64を介して１つずつ選択的に出力される。つ
まり、直接アクセステストモードでは、第２パイプライ
ンブロック62に配されたデータ出力ピンDQ2を介して、
第１及び第２パイプラインブロック52、62にラッチされ
た16個のデータが順次出力される。
ード制御部40は、第１の実施の形態と同様に、テストモ
ード制御信号ΦDAEに基づいて制御され、メモリ装置が
直接アクセステストモードで動作する場合には、パイプ
ラインブロックを連結し、正常モードに動作する場合に
は連結しないように構成される。具体的には、前記テス
トモード制御部40は、前記テストモード制御信号ΦDAE
に基づいて制御され、奇数番目のラッチ部及び偶数番目
のラッチ部のそれぞれに直列に連結されるスイッチング
素子42、46から構成され、このスイッチング素子は、第
１の実施の形態と同様にトライステートバッファや伝送
ゲートから構成できる。また前記テストモード制御部40
は、正常モードで第２パイプラインブロック62の各ラッ
チ部に一定の電圧が供給できるよう、前記テストモード
制御信号ΦDAEの非活性化によってターンオンされるト
ランジスタ44、48をさらに備えることが好ましい。図２
に示すメモリ装置が直接アクセステストモードに入る
と、テストモード制御信号ΦDAEがアクティブされると
ともに、スイッチング素子42、46が'ターンオン'され
る。これにより、第１パイプラインブロック52より出力
される２本の出力線が第２パイプラインブロック62の２
本の入力線にそれぞれ接続される。第１パイプラインブ
ロック52より２つずつ順次出力されるデータは、テスト
モード制御部40を経て第２パイプラインブロック62に入
力され、第２パイプラインブロック62内のラッチ部をた
どり選択部64を介して１つずつ選択的に出力される。つ
まり、直接アクセステストモードでは、第２パイプライ
ンブロック62に配されたデータ出力ピンDQ2を介して、
第１及び第２パイプラインブロック52、62にラッチされ
た16個のデータが順次出力される。
【００１６】このとき、第１の実施の形態とは異なっ
て、テストクロックTCLKに同期して２つずつのデータが
隣接するラッチ部にシフトされ、論理'ハイ'及び論理'
ロー'の２種類の状態を有するテストクロックTCLKによ
り選択部62が制御されるので、テストクロックTCLKの一
周期中に２つのデータが順次出力される。したがって、
テストクロックの一周期にデータが１つずつ出力される
第１の実施の形態よりデータの出力速度が高速である。
つまり、16個のデータが16周期のテストクロックTCLKに
同期され出力される第１の実施の形態とは違って、8周
期のテストクロックTCLKに同期され出力される。
て、テストクロックTCLKに同期して２つずつのデータが
隣接するラッチ部にシフトされ、論理'ハイ'及び論理'
ロー'の２種類の状態を有するテストクロックTCLKによ
り選択部62が制御されるので、テストクロックTCLKの一
周期中に２つのデータが順次出力される。したがって、
テストクロックの一周期にデータが１つずつ出力される
第１の実施の形態よりデータの出力速度が高速である。
つまり、16個のデータが16周期のテストクロックTCLKに
同期され出力される第１の実施の形態とは違って、8周
期のテストクロックTCLKに同期され出力される。
【００１７】図２に示す前記メモリ装置が正常モードで
動作すると、前記スイッチング素子42、46が'オフ'さ
れ、２つのパイプラインブロック52、62より出力される
データは、それぞれに配された出力ドライバ14、24及び
データ出力ピンDQ1、DQ2を介して出力される。図３は、
図２に図示のパイプラインブロックの一例を示す回路図
である。前述の如く、本発明の第２の実施の形態による
パイプラインブロック52、62は、基本的に同様の構造を
有し、パイプラインブロックのそれぞれは、複数個のラ
ッチLAT1〜LAT8と、テストクロックTCLKにより制御され
る１つの選択部54、64とから構成される。
動作すると、前記スイッチング素子42、46が'オフ'さ
れ、２つのパイプラインブロック52、62より出力される
データは、それぞれに配された出力ドライバ14、24及び
データ出力ピンDQ1、DQ2を介して出力される。図３は、
図２に図示のパイプラインブロックの一例を示す回路図
である。前述の如く、本発明の第２の実施の形態による
パイプラインブロック52、62は、基本的に同様の構造を
有し、パイプラインブロックのそれぞれは、複数個のラ
ッチLAT1〜LAT8と、テストクロックTCLKにより制御され
る１つの選択部54、64とから構成される。
【００１８】前記ラッチ部LAT1〜LAT8のそれぞれは、メ
モリブロック（図２において10、20）より入力されるデ
ータRWD1〜RWD8を保存してから出力するラッチLT1〜LT8
と、前記ラッチLT1〜LT8より出力されるデータと隣接す
るラッチ部より入力されるデータとのうちいずれかを選
択して出力するマルチプレクサMUX1〜MUX8と、前記マル
チプレクサMUX1〜MUX8より出力されるデータをテストク
ロックTCLKに同期させて出力するフリップフロップF／F
1〜F／F8とから構成される。
モリブロック（図２において10、20）より入力されるデ
ータRWD1〜RWD8を保存してから出力するラッチLT1〜LT8
と、前記ラッチLT1〜LT8より出力されるデータと隣接す
るラッチ部より入力されるデータとのうちいずれかを選
択して出力するマルチプレクサMUX1〜MUX8と、前記マル
チプレクサMUX1〜MUX8より出力されるデータをテストク
ロックTCLKに同期させて出力するフリップフロップF／F
1〜F／F8とから構成される。
【００１９】前記ラッチLT1〜LT8は、テスト読出し信号
ΦTRLに基づいてアクティブされるDフリップフロップか
ら構成できる。前記マルチプレクサMUX1〜MUX8のそれぞ
れは、２つの入力端子1、0及び１つの選択端子SELを有
し、前記選択端子SELにはテスト読出し信号ΦTRLが入力
され、２つの入力端子1、0には前記ラッチLT1〜LT8の出
力信号と隣接するラッチ部LAT1〜LAT8の出力信号とが入
力される。例えば、テスト読出し信号ΦTRLが論理'ハ
イ'のとき、ラッチLT1〜LT8に保存されたデータがフリ
ップフロップF／F1〜F／F8に入力され、テスト読出し信
号ΦTRLが論理'ロー'のとき、隣接するラッチ部LAT1〜L
AT8のフリップフロップに保存されたデータがフリップ
フロップに入力される。尚、本実施の形態に係る前記フ
リップフロップF／F0〜F／F7は、入力値Dに基づいて次
の状態が決まるDフリップフロップから構成できる。前
記選択部54、64の選択線SELにはテストクロックTCLKが
入力されているので、テストクロックTCLKの状態に基づ
いて奇数番目のデータ及び偶数番目のデータが選択的に
出力される。テスト読出し信号ΦTRLがアクティブされ
た状態で入力される最初のテストクロックTCLKが、例え
ば論理'ロー'の状態では第１のラッチ部LAT1に保存され
たデータRWD1が出力され、論理'ハイ'の状態では第２の
ラッチ部LAT2に保存されたデータRWD2が出力される。し
たがって、テストクロックTCLKの一周期中に２つのデー
タRWD1、RWD2が順次出力される。正常モードでは、前記
第7及び第8のマルチプレクサMUX7、MUX8の'0'入力端に
は、図示の如く、メモリ装置において使用される一定の
電圧、例えば、電源電圧Vddまたは接地電圧Vssが印加さ
れることが好ましく、これにより、8個のデータRWD1〜R
WD8出力が完了する時点で全てのフリップフロップF／F1
〜F／F8の出力が一定に保たれる。しかし、直接アクセ
ステストモードでは、図示のパイプラインブロックが、
例えば、第２パイプラインブロック62の場合、前記第7
及び第8のマルチプレクサMUX7、MUX8の'0'入力端には、
第１パイプラインブロック52の第１及び第２フリップフ
ロップF／F1、F／F2より出力されるデータRWD1、RWD2
が、テストモード制御部を介して入力される。図４は、
図２に示すメモリ装置を駆動する信号及びこれによる出
力データを示すタイミング図である。
ΦTRLに基づいてアクティブされるDフリップフロップか
ら構成できる。前記マルチプレクサMUX1〜MUX8のそれぞ
れは、２つの入力端子1、0及び１つの選択端子SELを有
し、前記選択端子SELにはテスト読出し信号ΦTRLが入力
され、２つの入力端子1、0には前記ラッチLT1〜LT8の出
力信号と隣接するラッチ部LAT1〜LAT8の出力信号とが入
力される。例えば、テスト読出し信号ΦTRLが論理'ハ
イ'のとき、ラッチLT1〜LT8に保存されたデータがフリ
ップフロップF／F1〜F／F8に入力され、テスト読出し信
号ΦTRLが論理'ロー'のとき、隣接するラッチ部LAT1〜L
AT8のフリップフロップに保存されたデータがフリップ
フロップに入力される。尚、本実施の形態に係る前記フ
リップフロップF／F0〜F／F7は、入力値Dに基づいて次
の状態が決まるDフリップフロップから構成できる。前
記選択部54、64の選択線SELにはテストクロックTCLKが
入力されているので、テストクロックTCLKの状態に基づ
いて奇数番目のデータ及び偶数番目のデータが選択的に
出力される。テスト読出し信号ΦTRLがアクティブされ
た状態で入力される最初のテストクロックTCLKが、例え
ば論理'ロー'の状態では第１のラッチ部LAT1に保存され
たデータRWD1が出力され、論理'ハイ'の状態では第２の
ラッチ部LAT2に保存されたデータRWD2が出力される。し
たがって、テストクロックTCLKの一周期中に２つのデー
タRWD1、RWD2が順次出力される。正常モードでは、前記
第7及び第8のマルチプレクサMUX7、MUX8の'0'入力端に
は、図示の如く、メモリ装置において使用される一定の
電圧、例えば、電源電圧Vddまたは接地電圧Vssが印加さ
れることが好ましく、これにより、8個のデータRWD1〜R
WD8出力が完了する時点で全てのフリップフロップF／F1
〜F／F8の出力が一定に保たれる。しかし、直接アクセ
ステストモードでは、図示のパイプラインブロックが、
例えば、第２パイプラインブロック62の場合、前記第7
及び第8のマルチプレクサMUX7、MUX8の'0'入力端には、
第１パイプラインブロック52の第１及び第２フリップフ
ロップF／F1、F／F2より出力されるデータRWD1、RWD2
が、テストモード制御部を介して入力される。図４は、
図２に示すメモリ装置を駆動する信号及びこれによる出
力データを示すタイミング図である。
【００２０】図４を参照すれば、メモリ装置が直接アク
セステストモードに入って、テストモード制御信号ΦDA
Eが論理ハイにアクティブされた状態で、ローアドレス
ストローブ（以下、/RAS）信号が論理ローにアクティブ
されれば、ローアドレス信号RADRが入力され、書込み許
容信号TWEが論理ローに非活性化した状態でカラムアド
レスストローブ（以下、/CAS）信号が論理ローにアクテ
ィブされれば、カラムアドレス信号CADRが入力される。
セステストモードに入って、テストモード制御信号ΦDA
Eが論理ハイにアクティブされた状態で、ローアドレス
ストローブ（以下、/RAS）信号が論理ローにアクティブ
されれば、ローアドレス信号RADRが入力され、書込み許
容信号TWEが論理ローに非活性化した状態でカラムアド
レスストローブ（以下、/CAS）信号が論理ローにアクテ
ィブされれば、カラムアドレス信号CADRが入力される。
【００２１】信号に応答してテスト読出し信号ΦTRLが
論理ハイにアクティブされれば、メモリブロック10、20
からパイプラインブロック52、62へデータが伝達され、
テスト読出し信号ΦTRLが論理ローに遷移すれば、テス
トクロックTCLKの立下がりエッジ（falling edge）及び
立上がりエッジ（rising edge）に同期され、データが
順次出力される。図４に基づき図２及び図３に示すメモ
リ装置の動作について説明する。まず、図２に示すメモ
リ装置が直接アクセステストモードに入れば、テストモ
ード制御信号ΦDAEが論理ハイにアクティブされ、テス
トモード制御部40内のスイッチング素子42、46がオンさ
れ、これにより、第１パイプラインブロック52の２本の
出力線が第２パイプラインブロック62の２本の入力線に
それぞれ接続される。/RAS信号がローにアクティブさ
れ、書込み許容信号TWEがローに非活性化した状態で/CA
S信号が入力されると、メモリブロック10、20よりデー
タRWD0〜RWD8が出力される。
論理ハイにアクティブされれば、メモリブロック10、20
からパイプラインブロック52、62へデータが伝達され、
テスト読出し信号ΦTRLが論理ローに遷移すれば、テス
トクロックTCLKの立下がりエッジ（falling edge）及び
立上がりエッジ（rising edge）に同期され、データが
順次出力される。図４に基づき図２及び図３に示すメモ
リ装置の動作について説明する。まず、図２に示すメモ
リ装置が直接アクセステストモードに入れば、テストモ
ード制御信号ΦDAEが論理ハイにアクティブされ、テス
トモード制御部40内のスイッチング素子42、46がオンさ
れ、これにより、第１パイプラインブロック52の２本の
出力線が第２パイプラインブロック62の２本の入力線に
それぞれ接続される。/RAS信号がローにアクティブさ
れ、書込み許容信号TWEがローに非活性化した状態で/CA
S信号が入力されると、メモリブロック10、20よりデー
タRWD0〜RWD8が出力される。
【００２２】出力されたデータは、テスト読出し信号Φ
TRLがハイにアクティブされるに従いラッチLT1〜LT8の
それぞれに伝送され、マルチプレクサMUX1〜MUX8により
選択されて、フリップフロップF／F1〜F／F8に入力され
る。次に、テスト読出し信号ΦTRL及びテストクロックT
CLKが論理'ロー'に遷移すれば、フリップフロップF／F1
〜F／F8に入力された前記データは、テストクロックTCL
Kに同期して順に隣接するマルチプレクサMUX1〜MUX8に
伝送され、前記フリップフロップには、隣接するフリッ
プフロップに保存されていたデータが入力される。
TRLがハイにアクティブされるに従いラッチLT1〜LT8の
それぞれに伝送され、マルチプレクサMUX1〜MUX8により
選択されて、フリップフロップF／F1〜F／F8に入力され
る。次に、テスト読出し信号ΦTRL及びテストクロックT
CLKが論理'ロー'に遷移すれば、フリップフロップF／F1
〜F／F8に入力された前記データは、テストクロックTCL
Kに同期して順に隣接するマルチプレクサMUX1〜MUX8に
伝送され、前記フリップフロップには、隣接するフリッ
プフロップに保存されていたデータが入力される。
【００２３】例えば、第１ラッチ及び第２ラッチLT1、L
T2に入力されたデータRWD1、RWD2は、テスト読出し信号
ΦTRLがハイの状態で第１フリップフロップ及び第２フ
リップフロップに伝送され、テストクロックTCLKの立下
がりエッジ及び立上がりエッジに同期して選択部54、64
に伝送され順次出力される。すなわち、テストクロック
TCLKの立下がりエッジでは奇数番目のデータが、テスト
クロックの立上がりエッジでは偶数番目のデータが出力
され、16個のデータを順次出力するために8周期のテス
トクロックTCLKが入力される。 ＜第３の実施の形態＞図５は、本発明の第３の実施の形
態による高速メモリ装置の入出力回路の示すブロック図
であって、N個のパイプラインブロックを備えた場合を
例に取っている他は、前記第１の実施の形態と同様であ
る。本発明の第３の実施の形態に係る高速半導体メモリ
装置は、N個のメモリブロック…、100、110、…、120、
N個のパイプラインブロック…、102、112、…、122、N-
1個のテストモード制御部…、130、140、…、前記各パ
イプラインブロックより出力されるデータを入力して、
データ出力ピン…、DQi、DQi+1、…、DQNに出力する出
力ドライバ…、104、114、…、124を備えてなる。
T2に入力されたデータRWD1、RWD2は、テスト読出し信号
ΦTRLがハイの状態で第１フリップフロップ及び第２フ
リップフロップに伝送され、テストクロックTCLKの立下
がりエッジ及び立上がりエッジに同期して選択部54、64
に伝送され順次出力される。すなわち、テストクロック
TCLKの立下がりエッジでは奇数番目のデータが、テスト
クロックの立上がりエッジでは偶数番目のデータが出力
され、16個のデータを順次出力するために8周期のテス
トクロックTCLKが入力される。 ＜第３の実施の形態＞図５は、本発明の第３の実施の形
態による高速メモリ装置の入出力回路の示すブロック図
であって、N個のパイプラインブロックを備えた場合を
例に取っている他は、前記第１の実施の形態と同様であ
る。本発明の第３の実施の形態に係る高速半導体メモリ
装置は、N個のメモリブロック…、100、110、…、120、
N個のパイプラインブロック…、102、112、…、122、N-
1個のテストモード制御部…、130、140、…、前記各パ
イプラインブロックより出力されるデータを入力して、
データ出力ピン…、DQi、DQi+1、…、DQNに出力する出
力ドライバ…、104、114、…、124を備えてなる。
【００２４】第３の実施の形態によれば、従来の場合に
比べ、パイプラインブロックがN個のメモリ装置におい
て使用されるデータ出力ピンの本数が、１／Ｎに減るこ
とが分かる。図面及び明細書には最適の実施の形態が記
載されている。ここで、特定の用語が使われたが、これ
は単なる本発明を説明するための目的から使われたもの
であって、意味の限定や特許請求の範囲に記載された本
発明の範囲を制限するために使われたものでない。例え
ば、本明細書では、正常モードにおいて第２パイプライ
ンブロック22の入力端を電源電圧で固定する方式につい
てのみ記されているが、接地電圧で固定する他の実施の
形態も可能である。よって、本発明の権利範囲は添付し
た特許請求の範囲の技術的な思想によって定まるべきで
ある。
比べ、パイプラインブロックがN個のメモリ装置におい
て使用されるデータ出力ピンの本数が、１／Ｎに減るこ
とが分かる。図面及び明細書には最適の実施の形態が記
載されている。ここで、特定の用語が使われたが、これ
は単なる本発明を説明するための目的から使われたもの
であって、意味の限定や特許請求の範囲に記載された本
発明の範囲を制限するために使われたものでない。例え
ば、本明細書では、正常モードにおいて第２パイプライ
ンブロック22の入力端を電源電圧で固定する方式につい
てのみ記されているが、接地電圧で固定する他の実施の
形態も可能である。よって、本発明の権利範囲は添付し
た特許請求の範囲の技術的な思想によって定まるべきで
ある。
【発明の効果】以上述べたように、本発明によると、直
接アクセスモードテストにおいて使用されるデータ出力
ピンの本数が減少される。これにより、１つのテスト装
備を用いて一回にテストできる高速メモリ装置の個数が
増え、テスト装備の稼動効率が上がる。
接アクセスモードテストにおいて使用されるデータ出力
ピンの本数が減少される。これにより、１つのテスト装
備を用いて一回にテストできる高速メモリ装置の個数が
増え、テスト装備の稼動効率が上がる。
【００２５】
【図１】本発明の第１の実施の形態による高速メモリ装
置の入出力回路を示すブロック図である。
置の入出力回路を示すブロック図である。
【図２】本発明の第２の実施の形態による高速メモリ装
置の入出力回路を示すブロック図である。
置の入出力回路を示すブロック図である。
【図３】図２に図示のパイプラインブロックの一例を示
す回路図である。
す回路図である。
【図４】図２に図示のメモリ装置を駆動する信号及びこ
れによる出力データを示すタイミング図である。
れによる出力データを示すタイミング図である。
【図５】本発明の第３の実施の形態による高速メモリ装
置の入出力回路を示すブロック図である。
置の入出力回路を示すブロック図である。
１０，２０，１００，１１０，１２０ メモリブロック １２，２２，５２，６２，１０２，１１２，１２２ パ
イプラインブロック ３０，４０，１３０，１４０ テストモード制御部 ５４，６４ 選択部 １４，１６，２４，１０４，１１４，１２４ 出力ドラ
イバ
イプラインブロック ３０，４０，１３０，１４０ テストモード制御部 ５４，６４ 選択部 １４，１６，２４，１０４，１１４，１２４ 出力ドラ
イバ
Claims (14)
- 【請求項１】 Ｎ（自然数）個のメモリブロックと、 前記各メモリブロックより出力される複数個のデータを
並列に入力して、順次直列に出力するＮ個のパイプライ
ンブロックと、 前記各パイプラインブロックより出力されるデータをデ
ータ出力ピンに伝送するＮ個の出力ドライバと、 メモリ装置が直接アクセステストモードで動作する場合
に、第ｉ（Ｎより小さい整数）番目のパイプラインブロ
ックより出力されるデータが、テストクロックに同期し
て第ｉ＋１番目のパイプラインブロックに入力されるよ
うに、第ｉ番目のパイプラインブロックの出力線を第ｉ
＋１番目のパイプラインブロックの入力線に接続するＮ
個のテストモード制御手段とを備えることを特徴とする
半導体メモリ装置。 - 【請求項２】 前記テストモード制御手段は、 前記メモリ装置が直接アクセステストモードで動作する
場合にアクティブされるテストモード制御信号に基づい
て制御される、少なくとも１つのスイッチング素子を備
えることを特徴とする請求項１に記載の半導体メモリ装
置。 - 【請求項３】 前記スイッチング素子は、トライステー
トバッファであることを特徴とする請求項２に記載の半
導体メモリ装置。 - 【請求項４】 前記スイッチング素子は、伝送ゲートで
あることを特徴とする請求項２に記載の半導体メモリ装
置。 - 【請求項５】 前記テストモード制御手段は、 前記テストモード制御信号の反転信号に基づいてゲート
が駆動され、ドレインが前記第ｉ＋１番目のパイプライ
ンブロックの入力線に接続されるとともに、ソースが一
定の電源線に接続される、少なくとも１つのトランジス
タをさらに備えることを特徴とする請求項２に記載の半
導体メモリ装置。 - 【請求項６】 前記パイプラインブロックのそれぞれ
は、 前記メモリブロックより出力されるデータをラッチして
出力する、直列につながれた複数個のラッチ部を備える
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項７】 前記ラッチ部のそれぞれは、 メモリブロックより入力されるデータを保存してから、
テスト読出し信号の活性化に応答して出力するラッチ
と、 前記ラッチより出力されるデータと他のラッチ部より入
力されるデータとのいずれか１つを、前記テスト読出し
信号に応答して選択して出力するマルチプレクサと、 前記マルチプレクサより出力されるデータをテストクロ
ックに同期して出力するフリップフロップとを備えるこ
とを特徴とする請求項６に記載の半導体メモリ装置。 - 【請求項８】 前記パイプラインブロックのそれぞれ
は、 前記メモリブロックより出力されるデータをラッチして
出力する複数個のラッチ部であって、奇数番目及び偶数
番目のラッチ部がそれぞれ並列に連結されるラッチ部
と、 前記奇数番目及び偶数番目のラッチ部より出力されるデ
ータをそれぞれ入力して、その一方を選択的に出力する
選択手段とを備えることを特徴とする請求項１に記載の
半導体メモリ装置。 - 【請求項９】 前記選択手段は、 前記奇数番目及び偶数番目のラッチ部より出力されるデ
ータのうちいずれか１つを、前記テストクロックに応答
して選択的に出力するマルチプレクサを備えることを特
徴とする請求項８に記載の半導体メモリ装置。 - 【請求項１０】 前記ラッチ部のそれぞれは、 メモリブロックより入力されるデータを保存し、テスト
読出し信号の活性化に応答して出力するラッチと、 前記ラッチより出力されるデータと他のラッチ部より入
力されるデータとのいずれか１つを、前記テスト読出し
信号の状態に応答して選択して出力するマルチプレクサ
と、 前記マルチプレクサより出力されるデータをテストクロ
ックに同期して出力するフリップフロップとを備えるこ
とを特徴とする請求項８に記載の半導体メモリ装置。 - 【請求項１１】 前記テストモード制御手段 前記メモリ装置が直接アクセステストモードで動作する
場合にアクティブされるテストモード制御信号に基づい
て制御され、偶数番目のラッチ部及び奇数番目のラッチ
部のそれぞれに直列に結ばれた２つのスイッチング素子
を備えることを特徴とする請求項８に記載の半導体メモ
リ装置。 - 【請求項１２】 前記スイッチング素子は、トライステ
ートバッファであることを特徴とする請求項１１に記載
の半導体メモリ装置。 - 【請求項１３】 前記スイッチング素子は、伝送ゲート
であることを特徴とする請求項１１に記載の半導体メモ
リ装置。 - 【請求項１４】 Ｎ（自然数）個のメモリブロック及び
各メモリブロックより出力される複数個のデータを入力
して順次出力するＮ個のパイプラインブロックを有する
半導体メモリ装置のテスト方法であって、 Ｎ個のメモリブロックのデータをＮ個のパイプラインブ
ロックのそれぞれに並列に出力する段階と、 第ｉ（Ｎより小さい自然数）番目のパイプラインブロッ
クのデータを第ｉ＋１番目のパイプラインブロックに直
列に伝送しながら、第Ｎ番目のパイプラインブロックの
データを出力する段階とを備えることを特徴とする半導
体メモリ装置のテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065539A KR100238256B1 (ko) | 1997-12-03 | 1997-12-03 | 직접 억세스 모드 테스트를 사용하는 메모리 장치 및 테스트방법 |
| KR97-65539 | 1997-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176199A true JPH11176199A (ja) | 1999-07-02 |
| JP3822367B2 JP3822367B2 (ja) | 2006-09-20 |
Family
ID=36643425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24061298A Expired - Fee Related JP3822367B2 (ja) | 1997-12-03 | 1998-08-26 | 直接アクセスモードテストを使用する半導体メモリ装置及びテスト方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6046947A (ja) |
| EP (1) | EP0921528B1 (ja) |
| JP (1) | JP3822367B2 (ja) |
| KR (1) | KR100238256B1 (ja) |
| DE (1) | DE69831918T2 (ja) |
| TW (1) | TW396344B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724684B2 (en) | 2001-12-24 | 2004-04-20 | Hynix Semiconductor Inc. | Apparatus for pipe latch control circuit in synchronous memory device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7643354B2 (en) * | 1999-07-30 | 2010-01-05 | University Of Kentucky Research Foundation | Neural network model for instruments that store and retrieve sequential information |
| JP2001043700A (ja) * | 1999-08-02 | 2001-02-16 | Fujitsu Ltd | 半導体記憶装置 |
| DE10064478B4 (de) * | 2000-12-22 | 2005-02-24 | Atmel Germany Gmbh | Verfahren zur Prüfung einer integrierten Schaltung und Schaltungsanordnung |
| DE10136703C1 (de) * | 2001-07-27 | 2003-04-17 | Infineon Technologies Ag | Logikvorrichtung zum Testen einer integrierten Schaltung |
| US20030182609A1 (en) * | 2002-01-31 | 2003-09-25 | Shirish Agrawal | Pass gate multiplexer |
| US7010733B2 (en) * | 2002-10-09 | 2006-03-07 | International Business Machines Corporation | Parametric testing for high pin count ASIC |
| US7372752B2 (en) * | 2005-09-29 | 2008-05-13 | Hynix Semiconductor Inc. | Test mode controller |
| CN101226777B (zh) * | 2007-01-15 | 2011-10-26 | 华邦电子股份有限公司 | 存储装置和减少测试针脚装置及其测试方法 |
| JP2008311164A (ja) * | 2007-06-18 | 2008-12-25 | Panasonic Corp | 非水電解質二次電池および非水電解質二次電池用電極の製造方法 |
| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
| KR102076858B1 (ko) * | 2013-12-24 | 2020-02-12 | 에스케이하이닉스 주식회사 | 반도체장치 및 이를 포함하는 반도체시스템 |
| US10643735B1 (en) * | 2017-10-27 | 2020-05-05 | Pdf Solutions, Inc. | Passive array test structure for cross-point memory characterization |
| CN114460447B (zh) * | 2021-01-19 | 2023-03-28 | 沐曦集成电路(上海)有限公司 | 锁存器的自测试电路及其自测试方法 |
| US11526453B1 (en) * | 2021-08-13 | 2022-12-13 | Micron Technology, Inc. | Apparatus including parallel pipelines and methods of manufacturing the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254940A (en) * | 1990-12-13 | 1993-10-19 | Lsi Logic Corporation | Testable embedded microprocessor and method of testing same |
| GR920100088A (el) * | 1992-03-05 | 1993-11-30 | Consulting R & D Corp Koloni S | Διαφανής έλεγχος ολοκληρωμένων κυκλωμάτων. |
| JP2845713B2 (ja) * | 1993-03-12 | 1999-01-13 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| JP3076185B2 (ja) * | 1993-12-07 | 2000-08-14 | 日本電気株式会社 | 半導体メモリ装置及びその検査方法 |
| US5506499A (en) * | 1995-06-05 | 1996-04-09 | Neomagic Corp. | Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad |
| US5574692A (en) * | 1995-06-07 | 1996-11-12 | Lsi Logic Corporation | Memory testing apparatus for microelectronic integrated circuit |
| JP2833563B2 (ja) * | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
| JPH09213072A (ja) * | 1996-02-09 | 1997-08-15 | Nec Corp | Ｄｒａｍリフレッシュ制御方式 |
| US5668815A (en) * | 1996-08-14 | 1997-09-16 | Advanced Micro Devices, Inc. | Method for testing integrated memory using an integrated DMA controller |
| US5877987A (en) * | 1997-02-14 | 1999-03-02 | Micron Technology, Inc. | Method and circuit for self-latching data read lines in the data output path of a semiconductor memory device |
-
1997
- 1997-12-03 KR KR1019970065539A patent/KR100238256B1/ko not_active IP Right Cessation
-
1998
- 1998-05-12 DE DE69831918T patent/DE69831918T2/de not_active Expired - Lifetime
- 1998-05-12 EP EP98303712A patent/EP0921528B1/en not_active Expired - Lifetime
- 1998-05-26 TW TW087108154A patent/TW396344B/zh not_active IP Right Cessation
- 1998-08-26 JP JP24061298A patent/JP3822367B2/ja not_active Expired - Fee Related
- 1998-11-24 US US09/198,702 patent/US6046947A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724684B2 (en) | 2001-12-24 | 2004-04-20 | Hynix Semiconductor Inc. | Apparatus for pipe latch control circuit in synchronous memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3822367B2 (ja) | 2006-09-20 |
| KR19990047220A (ko) | 1999-07-05 |
| KR100238256B1 (ko) | 2000-01-15 |
| US6046947A (en) | 2000-04-04 |
| DE69831918D1 (de) | 2005-11-24 |
| TW396344B (en) | 2000-07-01 |
| EP0921528A1 (en) | 1999-06-09 |
| EP0921528B1 (en) | 2005-10-19 |
| DE69831918T2 (de) | 2006-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6813696B2 (en) | Semiconductor memory device and method of controlling the same | |
| US6237122B1 (en) | Semiconductor memory device having scan flip-flops | |
| JP3822367B2 (ja) | 直接アクセスモードテストを使用する半導体メモリ装置及びテスト方法 | |
| US5928373A (en) | High speed test circuit for a semiconductor memory device | |
| US7168017B2 (en) | Memory devices with selectively enabled output circuits for test mode and method of testing the same | |
| KR920001082B1 (ko) | 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 | |
| JP3918317B2 (ja) | 半導体記憶装置 | |
| US6502214B1 (en) | Memory test circuit | |
| US6654299B2 (en) | Semiconductor device | |
| US7406637B2 (en) | Semiconductor memory device capable of testing memory cells at high speed | |
| US8050135B2 (en) | Semiconductor memory device | |
| TWI550623B (zh) | 半導體記憶體元件、測試電路、及其測試操作方法 | |
| US6532187B2 (en) | Semiconductor device having integrated memory and logic | |
| US6528817B1 (en) | Semiconductor device and method for testing semiconductor device | |
| US6546510B1 (en) | Burn-in mode detect circuit for semiconductor device | |
| JP2974219B2 (ja) | 半導体記憶装置のテスト回路 | |
| KR100265760B1 (ko) | 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법 | |
| JP2001243794A (ja) | 半導体記憶装置 | |
| KR100282975B1 (ko) | 워드선의 활성화/비활성화 타이밍을 임의로 제어하는 회로를 포함하는 동기형 반도체 기억 장치 | |
| KR100412993B1 (ko) | 동기식 반도체 메모리 소자 | |
| JPH0877795A (ja) | 半導体記憶装置 | |
| JP2000311500A (ja) | 半導体記憶装置 | |
| KR100524927B1 (ko) | 뱅크 인터리브 기능을 위한 워드 라인 제어 회로 | |
| JPH0566244A (ja) | スキヤンパス装置およびそれを含む半導体集積回路装置 | |
| JPH09320295A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051209 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060309 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060526 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060622 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |