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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung,
und insbesondere eine Halbleiterspeichervorrichtung, die in der
Lage ist, Speicherzellen durch ein Direktzugriffstestverfahren zu
testen, und ein Verfahren für
diesen Test.
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Allgemein
werden bei einer Halbleiterspeichervorrichtung Gleichstrom (DC),
Wechselstrom (AC) und Funktion unter Verwendung eines Messsystems
getestet. Der Funktionstest soll bestimmen, ob Zellen und Schaltungen
in einem Speicherchip normal arbeiten. Beim Funktionstest werden
bestimmte ursprüngliche
Daten in einen Speicher eingeschrieben, die Daten gelesen und die
gelesenen Daten mit den ursprünglichen
Daten verglichen.
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Unlängst entwickelte
Hochgeschwindigkeitsspeichervorrichtungen sind anders als herkömmliche dynamische
Direktzugriffspeicher (DRAM, dynamic random accesss memories), indem
sie einen Eingabe- und Ausgabeteil zum Empfangen externer Signale
aufweisen, einen Schnittstellenlogikteil zum Empfangen von Befehlen,
die vom Eingabe- und Ausgabeteil erzeugt wurden und Dekodieren der
empfangenen Befehle und einen DRAM-Kernteil. Die Funktion des DRAM-Kernteils
der Hochgeschwindigkeitsspeichervorrichtung wird typischerweise
nach dem Direktzugriffstestverfahren getestet. Durch den Direktzugriffstest
umgehen von einem Niederfrequenztestgerät erzeugte Testsignale die
Schnittstellenlogik, so dass sie direkt mit den Speicherzellen in
Kontakt kommen. Dementsprechend werden nur notwendige Signale empfangen,
ohne dass sie die Schnittstellenlogik passieren, um die Speicherzelle
zu testen, so dass die Testgeschwindigkeit erhöht wird.
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In
einem herkömmlichen
Testverfahren mit Direktzugriff erfordert ein Datenausgabepin einen Testpin
eines Testgeräts.
Dementsprechend ist die Zahl der Hochgeschwindigkeitsspeichervorrichtungen,
die gleichzeitig geprüft
werden können,
begrenzt, wenn die Anzahl der Testpins pro Testgerät begrenzt
ist.
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Zum
Prüfen
einer Hochgeschwindigkeitsspeichervorrichtung von x9, d. h. mit
9 Datenausgabepins in einem Testgerät mit 144 Testpins können 16
Hochgeschwindigkeitsspeichervorrichtungen gleichzeitig geprüft werden.
Oder 8 Hochgeschwindigkeitsspeichervorrichtungen von x16 können gleichzeitig
geprüft
werden. Deshalb können,
wenn die Anzahl der Datenoutputpins zunimmt, weniger Hochgeschwindigkeitsspeichervorrichtungen
gleichzeitig geprüft
werden, wodurch sich die Zeit zum Prüfen verschiedener Speichervorrichtungen
erhöht.
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US 5,521,870 beschreibt
eine Halbleiterspeichervorrichtung, auf der der Oberbegriff des
Anspruch 1 beruht, unter Verwendung einer Koinzidenzerfassungsschaltung.
Daten von Speicherblöcken werden
zu verschiedenen Registern ausgegeben, die in Serie zum Zuführen der
Daten zur Koinzidenzerfassungsschaltung zum Prüfen geschaltet sind.
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Gemäß einem
ersten Aspekt der Erfindung umfasst eine Halbleiterspeichervorrichtung:
N
Speicherblöcke
(10, 20), wo N eine natürliche Zahl ist; N Fließbandblöcke (52, 62)
zum Empfangen einer Mehrzahl von Datenoutput (RWD1 ... RWD8) parallel durch
die Speicherblöcke,
so dass die Daten seriell ausgegeben werden; N Ausgabetreiber (14)
zum Übertragen
von Datenoutput von den Fließbandblöcken an
Datenoutputpins (DQ1, DQ2); und mindestens eine Testmodussteuerung
(40) zum Verbinden von Outputleitungen eines iten Fließbandblocks
(52) mit Inputleitungen eines (i + 1)ten Fließbandblocks (62),
wo i eine natürliche
Zahl kleiner als N ist, so dass Datenoutput durch den iten Fließbandblock
(52) vom (i + 1)ten Fließbandblock (62) empfangen
wird, synchronisiert mit einem Testtakter (TCLK), wenn die Speichervorrichtung
in einen Direktzugrifftestmodus eintritt; worin jeder der Fließbandblöcke (52, 62)
umfasst: eine Mehrzahl von ungeraden Latcheinheiten (LAT1, LAT3,
LAT5, LAT7), die in Serie verbunden sind; eine Mehrzahl von geraden
Latcheinheiten (LAT2, LAT4 LAT6, LAT8), die in Serie verbunden sind;
und dadurch gekennzeichnet, dass sie umfasst: einen Selektor (54, 64),
der parallel einen Datenoutput der ungeraden Latcheinheiten empfängt und
einen Datenoutput der geraden Latcheinheiten, so dass Daten der
ungeraden Latcheinheiten oder der geraden Latcheinheiten auf Basis
des Zustands des Testtakters selektiv an einen entsprechenden Ausgabetreiber
(14) ausgegeben werden.
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Jeder
der Fließbandblöcke umfasst
eine Mehrzahl von Latches, die in Serie verbunden sind, zur Latchspeicherung
und Ausgabe des Datenoutputs durch die Speicherblöcke, oder
eine Mehrzahl von Latcheinheiten zur Latchspeicherung und Ausgabe
von Daten der Speicherblöcke,
in denen ungerade Latcheinheiten und gerade Latcheinheiten parallel
verbunden sind; und einen Selektor zum Empfangen von Datenoutput
durch die ungeraden und geraden Latches zum selektiven Ausgeben
der empfangenen Daten.
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Die
Erfindung betrifft auch die Verwendung der oben genannten Halbleiterspeichervorrichtung wie
in Anspruch 11 angegeben.
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In
der vorliegenden Erfindung werden die in N Fließbandblöcken gespeicherten Daten durch
einen Datenoutputpin ausgegeben, wodurch sich die Anzahl der Datenoutputpins,
die für
einen Direktzugriffstest verwendet werden, auf 1/N reduziert. Dementsprechend
können
mehr Hochgeschwindigkeitsspeichervorrichtungen gleichzeitig unter
Verwendung eines Testgeräts
geprüft
werden.
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Beispiele
der vorliegenden Erfindung werden nun ausführlich mit Bezug zu den begleitenden Zeichnungen
beschrieben, in denen:
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1 ein
Blockdiagramm ist, das eine Eingabe- und Ausgabeschaltung einer
Hochgeschwindigkeitsspeichervorrichtung zeigt;
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2 ein
Blockdiagramm ist, das eine Ausführungsform
einer Eingabe- und
Ausgabeschaltung einer Hochgeschwindigkeitsspeichervorrichtung gemäß der vorliegenden
Erfindung zeigt;
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3 ein
Schaltdiagramm eines Beispiels des Fließbandblocks von 2 ist;
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4 ein
Taktdiagramm ist, das Signale zeigt, die die Speichervorrichtung
von 2 antreiben und Daten entsprechend den Signalen
ausgibt; und
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5 ein
Blockdiagramm ist, das eine Eingabe- und Ausgabeschaltung einer
Hochgeschwindigkeitsspeichervorrichtung zeigt.
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Mit
Bezug zu 1 weist eine Eingabe- und Ausgabeschaltung
einer Hochgeschwindigkeitsspeichervorrichtung zwei Speicherblöcke 10 und 20 auf. Die
Hochgeschwindigkeitsspeichervorrichtung von 1 weist
erste und zweite Fließbandblöcke 12 und 22 zum
Empfangen paralleler Daten RWD1-RWD8 auf, die vom ersten und zweiten
Speicherblock 10 und 20 ausgegeben sind und gibt
sie seriell aus, und ein Testmodussteuermittel 30 zum Verbinden
einer Outputleitung des ersten Fließbandblocks 12 mit
einer Eingabeleitung des zweiten Fließbandblocks 22, wenn
die Speichervorrichtung in einen Direktzugriffsmodus eintritt. Ebenso
weist die Hochgeschwindigkeitsspeichervorrichtung Ausgabetreiber 14 und 24 auf
zum Empfangen von Datenoutput von den Fließbandblocken 12 und 22 und Übertragen
derselben zu Datenoutputpins DQ1 und DQ2.
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Jeder
des ersten und zweiten Fließbandblocks 12 und 22 weist
eine Vielzahl von Latcheinheiten LAT1-LAT8 auf, die Daten RWD1-RWD8
empfangen, die von den Speicherblöcken 10 und 20 ausgegeben
sind.
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Das
Testmodussteuermittel 30 wird von einem Testmodussteuerungssignal ΦDAE gesteuert, das
aktiviert wird, wenn die Speichervorrichtung in den Direktzugriffsmodus
eintritt. Das Testmodussteuermittel 30 verbindet eine Outputleitung
des ersten Fließbandblocks 12 mit
einer Eingabeleitung des zweiten Fließbandblocks 22 im
Direktzugriffsmodus, und verbindet Outputleitungen der Fließbandblöcke 12 und 22 mit
Ausgabetreiber 14 bzw. 24 im Normalmodus. Das
Testmodussteuermittel 30 kann einen Schalter 32 aufweisen,
der vom Testmodussteuerungssignal ΦDAE gesteuert wird, z. B. einen
Dreizustandspuffer ohne Einfluss auf andere Schaltkreise oder ein
Transmissionsgate. Bevorzugt weist das Testmodussteuermittel 30 ferner
einen Transistor 34 auf, der angeschaltet wird, wenn das
Testmodussteuerungssignal ΦDAE
inaktiv ist, um jedem der Latches des zweiten Fließbandblocks 22 im
Normalmodus eine konstante Spannung zuzuführen. Der Transistor 34 kann
ein PMOS-Transistor mit einer mit einer Energiezufuhrspannung Vdd
verbundenen Source und einem mit einer Eingabeleitung des zweiten
Fließbandblocks 22 verbundenen
Drain sein. Obwohl es nicht gezeigt ist, kann der Transistor 34 auch
ein NMOS-Transistor mit einer mit Erde verbundenen Source und einem
mit einer Eingabeleitung des zweiten Fließbandblocks 22 verbundenen
Drain sein.
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Wenn
die Speichervorrichtung von 1 in den
Direktzugriffsmodus eintritt, wird das Testmodussteuerungssignal ΦDAE auf „stark" aktiviert und der Schalter 32 wird
angeschaltet, um dadurch einen Datenpfad auszubilden, auf dem eine
Outputleitung des ersten Fließbandblocks 12 mit
einer Eingabeleitung des zweiten Fließbandblocks 22 verbunden
ist.
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Die
sequentiell im ersten Fließbandblock 12 erzeugten
Daten werden zum zweiten Fließbandblock 22 durch
das Testmodussteuermittel 30 übertragen und durch den zweiten
Datenoutputpin DQ2 ausgegeben, der im zweiten Fließbandblock 22 angeordnet
ist. Das heißt,
im Direkt zugriffsmodus werden 16 Dateneinheiten, die im ersten und
zweiten Fließbandblock 12 und 22 gespeichert
sind, sequentiell durch den zweiten Datenoutputpin DQ2 ausgegeben,
der im zweiten Fließbandblock 22 angeordnet ist.
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Jedoch
ist im Normalmodus das Testmodussteuerungssignal ΦDAE auf „schwach" inaktiviert und
der Schalter 32 ist ausgeschaltet. Daher werden in den
beiden Fließbandblöcken 12 und 22 erzeugte Daten
durch die Ausgabetreiber 14 und 24 und die Datenoutputpins
DQ1 bzw. DQ2 ausgegeben. Mit anderen Worten, im Normalmodus werden
8 Dateneinheiten von jedem der beiden Datenoutputpins DQ1 und DQ2
sequentiell ausgegeben.
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Der
Datenpfad im herkömmlichen
Direktzugriffsmodus ist identisch zu dem des Normalmodus, so dass
die beiden Datenoutputpins DQ1 und DQ2 verwendet werden, um 16 Dateneinheiten
auszugeben. Dementsprechend wird die Anzahl der Datenoutputpins,
die für
die Speichervorrichtung der vorliegenden Erfindung mit zwei Fließbandblöcken verwendet
werden, auf 1/2 reduziert.
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Mit
Bezug zu 2 ist die Ausführungsform gleich
wie oben, mit der Ausnahme, dass die ungeraden Latches LAT1, LAT3,
LAT5 und LAT7 des Fließbandblocks
und geraden Latches LAT2, LAT4, LAT6 und LAT8 dazu parallel angeordnet
sind, um die Datenoutputgeschwindigkeit zu erhöhen. Die selben Bezugszeichen
wie in 2 stellen die selben Elemente dar.
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Wie
in 2 gezeigt ist, weist jeder der Fließbandblöcke 52 und 62 eine
Mehrzahl von Latcheinheiten LAT1-LAT8 auf und ein Auswahlmittel 54 oder 64,
das vom Testtakter TCLK gesteuert ist. Die ungeraden Latcheinheiten,
z. B. die erste, dritte, fünfte
und siebte Latcheinheit LAT1, LAT3, LAT5 und LAT7 sind in Serie
verbunden und die geraden Lat cheinheiten, z. B. die zweite, vierte,
sechste und achte Latcheinheit LAT2, LAT4, LAT6 und LAT8 sind in
Serie verbunden, und die Outputs der ungeraden und geraden Latcheinheiten
werden parallel den Selektoren 54 und 64 eingegeben.
Jeder Selektor 54 und 64 weist bevorzugt einen
Multiplexer zum selektiven Ausgeben von Daten der ungeraden Latcheinheiten
oder der geraden Latcheinheiten auf Grundlage des Zustands des Testtakters
TCLK auf. Ein Schaltdiagramm eines Beispiels der Fließbandblöcke 52 und 62 ist
in 3 gezeigt.
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Ein
Testmodussteuerungsmittel 40 gemäß der Ausführungsform der vorliegenden
Erfindung wird durch das Testmodussteuerungssignal ΦDAE wie
in der Speichervorrichtung von 1 gesteuert und
verbindet die Fließbandblöcke, wenn
die Speichervorrichtung im Direktzugriffsmodus arbeitet und trennt
die Fließbandblöcke, wenn
sie normal arbeiten.
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Das
Testmodussteuerungsmittel 40 wird vom Testmodussteuerungssignal ΦDAE gesteuert
und weist Schalter 42 und 46 auf, die in Serie
mit den ungeraden bzw. geraden Latcheinheiten verbunden sind. Hier
können
die Schalter Dreizustandspuffer oder Transmissionsgates sein. Das
Testmodussteuerungsmittel 40 weist bevorzugt Transistoren 44 und 48 auf,
die durch Inaktivierung des Testmodussteuerungssignals ΦDAE angeschaltet
werden, um eine bestimmte Spannung auf die Latcheinheiten des zweiten
Fließbandblocks 62 im
Normalmodus aufzugeben.
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Wenn
die Speichervorrichtung von 2 in den
Direktzugriffsmodus eintritt, wird das Testmodussteuersignal ΦDAE aktiviert
und die Schalter 42 und 46 angeschaltet. Dementsprechend
werden zwei Outputleitungen des ersten Fließbandblocks 52 mit zwei
Eingabeleitungen des zweiten Fließbandblocks 62 verbunden.
Jede der beiden Dateneinheiten, die vom ersten Fließbandblock 52 sequentiell
ausgegeben wird, wird durch das Testmodussteuerungsmittel 40 in
den zweiten Fließbandblock 62 eingegeben
und anschließend
werden Daten selektiv durch die Latcheinheiten des zweiten Fließbandblocks 62 und den
Selektor 64 ausgegeben. Das heißt im Direktzugriffsmodus werden
16 Dateneinheiten, die im ersten und zweiten Fließbandblock 52 und 62 gespeichert sind,
sequentiell durch einen Datenoutputpin DQ2 ausgegeben, der im zweiten
Fließbandblock 62 angeordnet
ist. Hierbei werden jeweils zwei Dateneinheiten zu einer benachbarten
Latcheinheit verschoben, die mit dem Testtakter TCLK synchronisiert
ist, und das Auswahlmittel 62 wird vom Testtakter TCLK der
Logik „stark" oder „schwach" gesteuert, so dass die
beiden Dateneinheiten in jedem Zyklus des Testtakters TCLK ausgegeben
werden. Dementsprechend ist die Datenausgabegeschwindigkeit höher als
die der Speichervorrichtung von 1, in der
eine Dateneinheit pro Zyklus des Testtakters ausgegeben wird. Das
heißt,
in der zweiten Ausführungsform
werden 16 Dateneinheiten synchronisiert mit dem Testtakter TCLK
in 8 Perioden ausgegeben und in 16 Perioden bei der Speichervorrichtung
von 1.
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Wenn
die Speichervorrichtung von 2 im Normalmodus
arbeitet, sind die Schalter 42 und 46 ausgeschaltet,
und die von den beiden Fließbandblöcken 52 und 62 erzeugten
Daten werden durch Ausgabetreiber 14 und 24 und
die Datenoutputpins DQ1 bzw. DQ2 ausgegeben.
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Mit
Bezug zu 3 weisen die Fließbandblöcke 52 und 62 gemäß der zweiten
Ausführungsform der
vorliegenden Erfindung die selbe Struktur auf, und jeder der Fließbandblöcke weist
eine Mehrzahl von Latcheinheiten LAT1-LAT8 und einen Selektor 54 oder 64 auf,
die vom Testtakter TCLK gesteuert werden.
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Die
Latcheinheiten LAT1-LAT8 weisen jeweils Latches LT1-LT8 zum Speichern
von Daten RWD1-RWD8 auf, die von den Speicherblöcken 10 und 20 von 2 empfangen
sind, und zum Ausgeben gespeicherter Daten, Multiplexer MUX1-MUX8 zum
selektiven Ausgeben von Daten, die von den Latches LT1-LT8 erzeugt
sind oder Daten, die von benach barten Latches eingegeben sind, und
Flipflops F/F1-F/F8 zum Synchronisieren der von den Multiplexern
MUX1-MUX8 erzeugten Daten mit dem Testtakter TCLK und Ausgeben der
synchronisierten Daten. Die Latches LT1-LT8 können D-Flipflops sein, die
von einem Testlesesignal ΦTRL
aktiviert werden. Jeder der Multiplexer MUX1-MUX8 weist zwei Eingabeterminals
1 und 0 und ein Auswahlterminal SEL auf, das das Testlesesignal ΦTRL empfängt. Ein
Outputsignal des Latch LT1-LT8 und ein Outputsignal der benachbarten
Latcheinheit LAT1-LAT8 werden von den beiden Eingabeterminals 1
und 0 empfangen. Wenn Zum Beispiel das Testlesesignal ΦTRL logisch „stark" ist, werden die
im Latch gespeicherten Daten von den Flipflops F/F1-F/F8 empfangen,
und wenn das Testlesesignal ΦTRL
logisch „schwach" ist, werden die
in einer benachbarten Latcheinheit gespeicherten Daten auf den Flipflop
aufgebracht. Die Flipflops F/F0-F/F7 können D-Flipflops sein, die
den nächsten
Zustand durch einen Eingabewert „D" bestimmen.
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Der
Testtakt TCLK wird von der Auswahlleitung SEL des Selektors 54 und 64 empfangen,
so dass gemäß dem Zustand
des Testtakters TCLK, ungerade Daten und gerade Daten selektiv erzeugt werden.
Wenn das Testlesesignal ΦTRL
aktiviert ist und ein erster Eingabetesttakt TCLK logisch „schwach" ist, werden die
im ersten Latch LAT1 gespeicherten Daten RWD1 ausgegeben, und wenn
er logisch „stark" ist, werden die
im zweiten Latch LAT2 gespeicherten Daten RWD2 ausgegeben. Dementsprechend
werden die beiden Dateneinheiten RWD1 und RWD2 sequentiell in einem
Zyklus des Testtakts TCLK erzeugt.
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Im
Normalmodus wird bevorzugt eine bestimmte Spannung für den Speicher
verwendet, z. B. wird eine Zufuhrspannung Vdd oder Grundspannung Vss
auf die „0" Eingabeterminals
des siebten und achten Multiplexers MUX7 und MUX8 aufgegeben, und
Ausgaben aller Flipflops F/F1-F/F8 werden zum Zeitpunkt, an dem
der Output von Daten RWD1-RWD8
beendet ist, konstant gehalten. Im Direktzugrifftestmodus und im zweiten
Fließbandblock 62 werden
jedoch die in den ersten und zweiten Flipflops F/F1 und F/F2 erzeugten
Daten RWD1 und RWD2 des ersten Fließbandblocks 52 von
den „0" Eingabeterminals
des siebten und achten Multiplexers MUX7 und MUX8 empfangen.
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Mit
Bezug zu 4 wird, wenn die Speichervorrichtung
in einen Direktzugrifftestmodus eintritt, um das Testmodussteuerungssignal ΦDAE auf
logisch „stark" zu aktivieren, und
ein Zeilenadressenstrobesignal TRAS auf
logisch „schwach" aktiviert wird,
das Zeilenadressensignal RADR empfangen. Und wenn ein Schreibfreigabesignal
TWE auf logisch „schwach" inaktiviert wird
und ein Spaltenadressenstrobesignal TCAS auf
logisch „schwach" aktiviert wird,
wird das Spaltenadressensignal CADR empfangen. Wenn in Reaktion
auf das TCAS das Testlesesignal ΦTRL auf
logisch „stark" aktiviert ist, werden
Daten von den Speicherblöcken 10 und 20 zu
den Fließbandblöcken 52 und 62 übertragen.
Und wenn das Testlesesignal ΦTRL
auf logisch „schwach" sinkt, werden Daten
sequentiell erzeugt, mit den Anstiegs- und Abfallflanken des Testtakts
TCLK synchronisiert.
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Mit
Bezug zu 4 wird der Betrieb der Speichervorrichtungen
der 2 und 3 beschrieben.
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Wenn
die Speichervorrichtung von 2 in den
Direktzugrifftestmodus eintritt, wird das Testmodussteuerungssignal ΦDAE auf
logisch „stark" aktiviert, um dadurch
die Schalter 42 und 46 der Testmodussteuerung 40 anzuschalten.
Dementsprechend werden zwei Outputleitungen des ersten Fließbandblocks 52 mit
zwei Eingabeleitungen des zweiten Fließbandblocks 62 verbunden.
Wenn das TRAS-Signal auf „schwach" aktiviert ist und
das Schreibfreigabesignal auf „schwach" inaktiviert ist,
wird das TCAS eingegeben,
Daten RWD0-RWD8 werden aus den Speicherblöcken 10 und 20 ausgegeben.
Die Outputdaten werden gemäß der Aktivierung
des Testlesesignals ΦTRL
zu den Latches LT1-LT8 übertragen
und von den Multiplexern MUX1-MUX8 selektiert, so dass sie den Flipflops
F/F1-F/F8 eingegeben werden.
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Dann
wird, wenn das Testlesesignal ΦTRL und
der Testtakt TCLK auf logisch „schwach" überführt sind, die Dateneingabe
als Flipflops F/F1-F/F8 zu
benachbarten Multiplexern MUX1-MUX8 übertragen und in den benachbarten
Flipflops gespeicherte Daten werden den Flipflops eingegeben. Wenn
zum Beispiel das Testlesesignal ΦTRL „stark" ist, werden die
in die ersten und zweiten Latches LT1 und LT2 eingegebenen Daten
RWD1 und RWD2 zu den ersten und zweiten Flipflops übertragen.
Die Daten RWD1 und RWD2 werden zu den Selektoren 54 und 64 übertragen
und sequentiell ausgegeben, synchronisiert mit den Anstiegs- und
Abfallflanken des Testtakters TCLK. Das heißt, ungerade Daten werden an der
Abfallflanke des Testtakters TCLK ausgegeben und die geraden Daten
werden an der Anstiegsflanke ausgegeben. Ebenso werden 16 Dateneinheiten über 8 Zyklen
des Testtakters TCLK erzeugt.
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In 5 ist
die Anordnung gleich wie die in 1, mit der
Ausnahme, dass sie i + N Fließbandblöcke aufweist.
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Die
Hochgeschwindigkeitsspeichervorrichtung nach 5 weist
i + N Speicherblöcke 100, 110 und 120 auf,
i + N Fließbandblöcke 102, 112 und 122, i
+ N – 1
Testmodussteuerungen 130 und 140 und Ausgabetreiber 104, 114 und 124 zum
Empfangen von Datenoutput von den Fließbandblöcken 102, 112 und 122 und
Ausgeben der empfangenen Daten unter Verwendung von Datenoutputpins
DQi, DQi+1 bzw. Dqi+N.
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In
einem Direktzugrifftestmodus wird Dateneingabe in jeden der Fließbandblöcke durch
einen (i + N)ten Datenoutputpin Dqi + N ausgegeben. Auf diese Weise
wird die Anzahl der in einer Speichervorrichtung mit i + N Fließbandblöcken verwendeten
Datenoutputpins auf 1/i + N reduziert.
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In
der vorliegenden Erfindung werden weniger Datenoutputpins für den Direktzugriffmodustest verwendet.
Dementsprechend können
mehr Hochgeschwindigkeitsspeichervorrichtungen simultan geprüft werden,
was dadurch die Betriebseffizienz des Testgeräts erhöht.