DE10162193A1

DE10162193A1 - Halbleiter-Speichervorrichtung

Info

Publication number: DE10162193A1
Application number: DE10162193A
Authority: DE
Inventors: Jae Jin Lee
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2000-12-18
Filing date: 2001-12-18
Publication date: 2002-07-11
Also published as: GB0129958D0; US20030112696A1; GB2373906A; US6661735B2; KR100499626B1; JP2002298600A; KR20020048258A; GB2373906B

Abstract

Die vorliegende Erfindung schafft eine verbesserte Halbleiterspeichervorrichtung zum Erfassen von Problemen, welche in einem Hochgeschwindigkeitsbetrieb einschließlich Dateneingabe/-ausgabe auftreten, indem ein internes Taktsignal zu einem Hochfrequenzsignal gemacht wird, welches mit einem externen Taktsignal an seinen steigenden und fallenden Flanken synchronisiert ist, was in der Durchführung eines Hochgeschwindigkeitstests auf Waferebene resultiert. DOLLAR A Zu diesem Zweck enthält eine Halbleiterspeichervorrichtung, welche interne Befehlssignale, Adressen und Dateneingabe/-ausgabe, ansprechend auf das interne Taktsignal, ausführt, einen Taktgenerator zum Erzeugen des internen Taktsignals, welches mit dem externen Taktsignal an seinen steigenden und fallenden Flanken synchronisiert ist. DOLLAR A Daraus resultierend, kann ein Hochgeschwindigkeitstestbetrieb durchgeführt werden unabhängig von den Grenzen der Testgerätschaft auf Waferebene und dadurch kann die Herstellungsausbeute für Halbleiterspeichervorrichtung verbessert werden.

Description

Die vorliegende Erfindung betrifft eine Halbleiter- Speichervorrichtung, und insbesondere eine verbesserte Halbleiter-Speichervorrichtung zum Erzeugen eines internen Taktsignals, welches mit einem externen Taktsignal an stei genden und fallenden Flanken des externen Taktsignals syn chronisiert ist, um so einen Hochfrequenz-Testbetrieb auf Waferebene zu ermöglichen. Die durch einen Betrieb mit ho her Geschwindigkeit einschliesslich Dateneingabe-/Ausgabe operationen verursachten Probleme können exakt während ei nes Testbetriebs auf Waferebene erfasst werden.

Typischerweise wird eine Halbleiter-Speichervorrichtung, welche in einem Einheitsprozess hergestellt wird, in einen Testbetrieb auf Waferebene gebracht, um zu prüfen, ob es Defekte in ihren Speicherzellmatrixbereichen gibt oder nicht. Eine defekte Zelle, welche aufgefunden wird, wird mit einer Ersatzspeicherzelle, welche in der Vorrichtung vorgesehen ist, repariert. Zusätzlich zum Waferebenentest wird die Halbleiter-Speichervorrichtung, welche nach den Herstellungsschritten auf Waferebene durch einen Verpac kungsprozess verpackt wird, weiter nach Defekten unter sucht. Verifizierte Vorrichtungen werden zu vollständigen Speichervorrichtungschips vollendet, welche käuflich sind.

Während eines Testbetriebes auf Verpackungsebene kann ein Hochfrequenztest mit einem kurzem Schnittstellenabstand zur Kommunikation zwischen der Testvorrichtung und einer Halb leiter-Speichervorrichtung angewendet werden. Da jedoch die Schnittstellenbedingungen auf Waferebene nicht so zufrie denstellend bequem sind wie die auf Verpackungsebene, ist es schwierig einen Hochfrequenz-Testbetrieb durchzuführen, der im wesentlichen koinzident ist mit Taktsignalen zum Steuern des Testbetriebs. Solche schlechte Koinzidenz zwi schen den Testtaktsignalen und die Schnittstellenfunktions tüchtigkeit für den Test verursacht Laufzeitunterschiede und setzt eine Grenze für den Hochfrequenz-Testbetrieb.

Deshalb gibt es eine Funktionsgrenze für den Testbetrieb auf Waferebene, so dass nur ein grundliegender Testbetrieb hinsichtlich von Defekten der Speicherzellen durchgeführt werden kann, und kein Hochfrequenz-Testbetrieb, der auf Verpackungsebene durchführbar ist.

Aufgrund der Funktionsgrenze, welche beim Hochfrequenz- Testbetrieb beim Testen auf Waferebene vorhanden ist, kann ein Defekt, der während des Testes auf Waferebene nicht er fasst wird, d. h. in einem Niedrigfrequenz-Testbetrieb, zu fälligerweise beim Test auf Verpackungsebene gefunden wer den. Im schlimmsten Fall kann der Defekt einen fehlerhaften Gebrauch der Speichervorrichtung verursachen und zu einer Verminderung der Ausbeute führen.

Ein praktischer Teil, der für die vorherigen Probleme rele vant ist, kann sich zeigen in einem synchronen dynamischen Schreib-/Lesespeicher (SDRAM). Obwohl das SDRAM üblicher weise mit einer Frequenz von 30 MHz bis 60 MHz im Testbetrieb betreibbar ist, ist es möglich, dass das SDRAM im prakti schen Betrieb mit einer Frequenz von mehr als 100 MHz in ei nem Speichersystem betreibbar ist.

Das SDRAM liest und schreibt Daten in jedem Taktzyklus und wird danach vorgeladen. Falls hier ein internes Taktsignal mit einer niedrigen Frequenz vorgesehen wird, kann ein nor maler Vorladebetrieb mit guter Funktionstüchtigkeit ausge führt werden, da eine lange Taktzykluszeit vorliegt. Falls andererseits ein internes Taktsignal mit einer hohen Fre quenz eingeführt wird, kann ein Fehlbetrieb in Leseverstär kern oder Speicherzellen aufgrund eines kurzen Taktzyklus des Hochfrequenz-Taktsignals auftreten.

Solche Probleme kommen daher, dass der Hochfrequenz- Testbetrieb nicht mit einem internen Taktsignal, welches von einem internen Taktsignalgenerator hergestellt wird, nicht mit einem externen Taktsignal harmonisiert werden kann, welches dieselbe Frequenz wie das interne Taktsignal aufweist.

Mit Bezug auf Fig. 1 enthält ein interner Taktgenerator 10 eine Taktumwandlungsschaltung 12, einen Puffer 14 zum Über tragen eines externen Taktsignals XCLK an die Taktumwand lungsschaltung 12 sowie ein Puffer 16 zum Erzeugen eines internen Taktsignals durch Invertieren und Verstärken eines Ausgangssignals der Taktumwandlungsschaltung 12.

Der interne Taktgenerator 10 ist derart gestaltet, dass er das interne Taktsignal erzeugt, dessen Phase oder Tastver hältnis ohne Frequenzänderung des externen Taktsignals XCLK gewandelt wird, und das interne Taktsignal, welches von dem internen Taktgenerator 10 erzeugt wird, wird an jedes ein zelne Element geliefert, beispielsweise einen Befehlseinga bepuffer 13, der das interne Taktsignal erfordert.

Ansprechend auf das interne Taktsignal mit derselben Fre quenz wie das interne Taktsignal XCLK puffert der Be fehlseingabepuffer 18 ein Befehlssignal, wie zum Beispiel ein Zeilenadress-Stromsignal RAS, welches von einer exter nen Quelle geliefert wird, liefert dann das gepufferte Be fehlssignal an einen Befehlsdekodierer 20. Der Befehlsdeko dierer 20 dekodiert eine Vielzahl von Befehlssignalen und erzeugt eine aktives Signal ATV.

Wie oben beschrieben, werden bei der üblichen Halbleiter- Speichervorrichtung Befehlssignale gepuffert oder durch das interne Taktsignal mit derselben Frequenz wie der des ex ternen Taktsignals XCLK dekodiert. Daraus resultierend ist die übliche Halbleiter-Speichervorrichtung nicht in der La ge, bei einem Test auf Waferebene geeignet unter der Hoch frequenzbedingung zu arbeiten und beschränkt auf einen Niedrigfrequenz-Testbetrieb ist.

Das heisst bei der üblichen Halbleiter-Speichervorrichtung können Defekte der Speicherzellen selbst erfasst werden, aber Defekte, welche mit hoher Frequenz verbunden sind, wie zum Beispiel Probleme bei der Dateneingabe-/Ausgabefunkti onstüchtigkeit können nicht durch den Test auf Waferebene gefunden werden. Deshalb die kann die übliche Halbleiter- Speichervorrichtung eine Vielzahl von Defekten in der Cha rakteristik des Hochgeschwindigkeitsbetriebs bei dem Test auf Verpackungsebene aufweisen, was in einer Verschlechte rung der Ausbeute resultiert.

Eine Aufgabe der vorliegenden Erfindung besteht in der Be reitstellung einer Halbleiter-Speichervorrichtung, welche im Testbetrieb auf eine Hochfrequenzbedingung anpassbar ist, und zwar insbesondere bei einem Test auf Waferebene.

Eine weitere Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung einer Halbleiter-Speichervorrichtung, welche in der Lage ist, ein internes Taktsignal zu verwen den, das bei einem Test auf Waferebene mit hoher Frequenz verwendbar ist.

Eine weitere Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung einer Halbleiter-Speichervorrichtung, bei der Defekte, die bei einem Dateneingabe-/Ausgabebe trieb auftreten, in einem Test auf Waferebene mit hoher Frequenz erfasst werden können.

Eine weitere Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung einer Halbleiter-Speichervorrichtung, welche ein internes Taktsignal verwenden kann, das bei ei nem Hochfrequenztest auf Waferebene anwendbar ist, um De fekte die bei einem Dateneingabe-/Ausgabebetrieb invol viert sind, zu erfassen.

Gemäss einem Aspekt der vorliegenden Erfindung zur Lösung der oben genannten Aufgaben ist eine Halbleiter- Speichervorrichtung zum Verarbeiten interner Befehlssigna le, Adressen und Dateneingabe-/Ausgabe unter Verwendung eines internen Taktsignals derart konstruiert, dass sie ein internes Taktsignal synchronisiert mit dem externen Taktsi gnal an seinen steigenden und fallenden Flanken erzeugt, was in der Durchführung eines Hochgeschwindigkeitsbetriebs resultiert. Zu diesem Zweck enthält ein Taktgenerator eine logische Kombinationsschaltung zum Schaffen eines nichtin vertierten und eines invertierten externen Taktsignals als eine erstes Signal und ein zweites Signal in einem Testmo dus, einen ersten Taktgenerator zum Erzeugen eines ersten Taktsignals, das mit dem externen Taktsignal an seinen steigenden Flanken synchronisiert ist, als das erste Si gnal, einem zweiten Taktgenerator zum Erzeugen eines zwei ten Taktsignals, das mit dem externen Taktsignal an seinen fallenden Flanken synchronisiert ist, als das zweite Si gnal, sowie eine logische Kombinationsschaltung zum Erzeu gen eines internen Taktsignals durch Empfangen des ersten und zweiten Taktsignals. Deshalb ist in einem Testmodus das interne Taktsignal mit dem externen Taktsignal an seinem steigenden und fallenden Flanken synchronisiert und wird dermassen erzeugt, dass es eine Frequenz aufweist, die hö her als diejenige des externen Taktsignals ist, und zwar unter Verwendung des internen Taktsignals zur Durchführung eines Hochfrequenz-Tests auf Waferebene.

Die Halbleiter-Speichervorrichtung enthält weiterhin einen ersten Frequenzteiler zum Teilen des internen Taktsignals in ein erstes geteiltes Taktsignal, das mit dem externen Taktsignal an seinen steigenden Flanken synchronisiert ist, sowie einen zweiten Frequenzteiler zum Teilen des internen Taktsignals in ein zweites geteiltes Taktsignal, das mit dem externen Taktsignal an seinen fallenden Flanken syn chronisiert ist.

Zum Durchführen eines Hochgeschwindigkeitstests für eine Dateneingabeoperation unter Verwendung des ersten und des zweiten geteilten Taktsignals ist es wünschenswert, dass ein Dateneingabepuffer eine erste Schalterschaltung zum zeitweiligen Speichern eines eingegebenen Datenwerts an sprechend auf das erste geteilte Taktsignal aufweist, und eine zweite Schalterschaltung zum Schalten der Daten, die zeitweilig in der ersten Schalterschaltung gespeichert sind, ansprechend auf das zweite geteilte Taktsignal, sowie eine Halteschaltung aufweist zum Empfangen der Daten, die von der ersten und zweiten Schalterschaltung bereitgestellt werden, und zum zeitweiligen Speichern der Daten.

Weiterhin ist es zur Durchführung des Hochgeschwindigkeits tests zum Datenausgabebetrieb wünschenswert, dass ein Da tenausgabepuffer eine dritte Schalterschaltung zum Schalten von Daten enthält, welche ansprechend auf das erste geteil te Taktsignal bereitgestellt werden, und eine erste Ausga beschaltung zum zeitweiligen Speichern der Daten anspre chend auf das zweite geteilte Taktsignal, eine zweite Aus gabeschaltung zum zeitweiligen Speichern eines Ausgangssi gnals der dritten Schalterschaltung und der ersten Ausgabe schaltung, sowie eine Treiberschaltung zum Erzeugen von Da ten von einem Ausgangssignal der zweiten Ausgabeschaltung.

Im folgenden wird die vorliegende Erfindung unter Bezugnah me auf die begleitenden Zeichnungen anhand von Ausführungs beispielen näher erläutert.

In den Figuren zeigen:

Fig. 1 ein Schaltungsdiagramm zum Illustrieren eines üb lichen internen Taktgenerators;

Fig. 2 ein Schaltungsdiagramm zum Illustrieren einer be vorzugten Ausführungsform einer Halbleiter- Schaltervorrichtung in Übereinstimmung mit der vorliegenden Erfindung;

Fig. 3 ein Zeitablaufdiagramm zum Illustrieren von Takt signalen für einen Hochfrequenz-Testbetrieb in Übereinstimmung mit der in Fig. 2 gezeigten Schaltung;

Fig. 4 ein Schaltungsdiagramm zum Illustrieren eines Beispiels der Ausführungsform in Anwendung auf einen Befehlseingabepuffer;

Fig. 5 ein Zeitablaufdiagramm von Signalen, welche in Übereinstimmung mit Ausführungsform nach Fig. 4 erzeugt werden;

Fig. 6 ein Schaltungsdiagramm zum Illustrieren einer Ausführungsform, welche auf einen internen Adres sengenerator angewendet wird;

Fig. 7 einen Zeitablaufplan von Signalen welchen in Übereinstimmung mit der Ausführungsform in Fig. 6 erzeugt werden;

Fig. 8 ein Schaltungsdiagramm zum Illustrieren einer weiteren Ausführungsform unter Hinzufügung eines Frequenzteilers zu der Ausführungsform nach Fig. 2;

Fig. 9 ein Schaltungsdiagramm zum Illustrieren eines Beispiels, welches zeigt, dass ein Taktsignal, welches durch die Ausführungsform nach Fig. 8 geteilt wird, an einen Dateneingabepuffer ange legt wird;

Fig. 10 einen Zeitablaufplan von Signalen, welche in Übereinstimmung mit dem Beispiel nach Fig. 9 er zeugt werden;

Fig. 11 ein Schaltungsdiagramm zum Illustrieren eines mo difizierten Beispiels, welches dasjenige von Fig. 9 wiedergibt;

Fig. 12 ein Schaltungsdiagramm zum Illustrieren eines Beispiels, welches wiedergibt, dass ein durch die Ausführungsform von Fig. 8 geteiltes Taktsignal ein Datenausgabepuffer angelegt wird; und

Fig. 13 einen Zeitablaufplan von Signalen, welche in Übereinstimmung mit dem Beispiel von Fig. 12 er zeugt werden.

Mit Bezug auf Fig. 2 bis 13 wird nun eine Ausführungsform der vorliegenden Erfindung nachstehend erläutert.

Die Ausführungsform ist bei Anwendung eines Testmodussi gnals auf Waferebene derart ausgelegt, dass sie ein inter nes Taktsignal mit einer Hochfrequenz erzeugt, welche mit dem externen Taktsignal an seinen steigenden und fallenden Flanken synchronisiert ist, und zwar ansprechend auf das angelegte Testmodussignal, so dass das interne Taktsignal an einen Befehlseingabepuffer oder einen internen Adressen generator, etc. geliefert wird.

Die Ausführungsform kann derart gestaltet sein, dass sie das interne Taktsignal unterscheidet in ein Taktsignal, das mit dem externen Taktsignal an seinen steigenden Flanken synchronisiert ist, und in ein Taktsignal, das mit dem ex ternen Taktsignal an seinen fallenden Flanken synchroni siert ist, so dass die Taktsignale an den Dateneingabepuf fer oder Datenausgabepuffer geliefert werden.

Fig. 2 zeigt eine Ausführungsform eines Taktgenerators zum Erzeugen eines internen Taktsignals, welches mit dem exter nen Taktsignal an seinen fallenden und steigenden Flanken synchronisiert ist.

Ein Taktgenerator 22 enthält eine logische Kombinations schaltung 24 zum Empfangen eines externen Taktsignals XCLK und eines Testmodussignals TM und zum Liefern von Signalen A11 und A12, welches nichtinvertierte und invertierte Si gnale von dem externen Taktsignal sind. Das Testmodussignal TM kann durch eine Verbindungsfläche (nicht gezeigt) auf einem Wafer eingegeben werden oder kann von dem Taktgenera tor selbst zur Durchführung eines Testbetriebs erzeugt wer den.

Die logische Kombinationsschaltung 24 enthält einen ersten Pfad bestehend aus Invertern INV1 und INV2, welche mitein ander in Reihe geschaltet sind und welche ein nichtinver tiertes externes Taktsignal XCLK erzeugen, sowie ein NAND- Gatter ND3 zum Empfangen eines Ausgangssignals des Inver ters INV1 und des Testmodussignals TM, und einen zweiten Pfad zum Invertieren eines Ausgangssignals des NAND-Gatters ND3 durch einen Inverter INV3. Das Signal A11 wird über den ersten Pfad bereitgestellt, und das Signal A12 wird über den zweiten Pfad bereitgestellt.

Deshalb liefert, wenn das Testmodussignal TM in oder an ei nem niedrigen Pegel liegt, die logische Kombinationsschal tung 24 das Signal A11 aus dem externen Taktsignal XCLK in einen nichtinvertierten Zustand und liefert das Signal A12 unter Beibehaltung eines niedrigen Pegels unabhängig von den Zuständen des externen Taktsignal XCLK. Im Gegensatz dazu liefert, wenn das Testmodussignal TM auf einem hohen Pegel liegt, die logische Kombinationsschaltung 24 das Si gnal A11 aus dem externen Taktsignal XCLK in einen nichtin vertierten Zustand und liefert das Signal A12 aus dem ex ternen Taktsignal XCLK in einen invertierten Zustand. Das von der logischen Kombinationsschaltung 24 erzeugte Signal A11 wird an einen Taktgenerator 26 geliefert, und das Si gnal A12 wird an einen Taktgenerator 28 geliefert.

Der Taktgenerator 26 liefert das eingegebene Signal A11 an einen Inverter INV4 mit Invertern ungradzahliger Anzahlen, welche miteinander in Reihe geschaltet sind, führt das Si gnal A11, welches unverzögert ist und verzögert durch den Inverter INV4 an ein NAND-Gatter ND41 und erzeugt ein Si gnal B11 aus dem Signal A11 durch das NAND-Gatter ND41. Der Taktgenerator 28 liefert das angegebene Signal A12 an einen Inverter INV5 mit Inverter ungerader Anzahlen, welche in Reihe geschaltet sind, liefert das Signal A12, welches un verzögert ist und welches durch den Inverter INV5 verzögert ist, an ein NAND-Gatter ND42 und erzeugt ein Signal B12 aus dem Signal A12 durch das NAND-Gatter ND42.

Falls das Testmodussignal TM als ein Hochpegelsignal einge geben wird, erzeugt der Taktgenerator 26 das Impulssignal B11 mit derselben Frequenz wie derjenigen des externen Taktsignals XCLK synchron mit dem externen Taktsignal XCLK an seinen steigenden Flanken. Weiterhin erzeugt der Taktge nerator 28 das Impulssignal B12 mit derselben Frequenz wie derjenigen des externen Taktsignals XCLK synchron mit dem externen Taktsignal XCLK an seinen fallenden Flanken.

Falls andererseits das Testmodussignal TM als Niedrigpegel signal eingegeben wird, erzeugt der Taktgenerator 26 das Impulssignal B11 mit derselben Frequenz wie derjenigen des externen Taktsignals XCLK synchron mit dem externen Taktsi gnal XCLK an seinen steigenden Flanken. Der Taktgenerator 28 erzeugt das Impulssignal B12 unter Beibehaltung eines niedrigen Pegels unabhängig von den Zuständen des externen Taktsignals XCLK.

Das von dem Taktgenerator 26 erzeugte Signal B11 und das von dem Taktgenerator 28 erzeugte Signal B12 werden an ein NAND-Gatter ND5 geliefert. Daraus resultierend erzeugt das NAND-Gatter ND5 im Falle eines daran angelegten Hochpegel testmodussignals ein internes Taktsignal ICLK mit einer Hochfrequenz unter Synthetisierung der Taktsignale, welche mit dem externen Taktsignal XCLK an seinen fallenden Flan ken und mit dem externen Taktsignal XCLK an seinen steigen den Flanken synchronisiert sind. Im Gegensatz dazu erzeugt das NAND-Gatter ND5 im Falle eines daran angelegten Nied rigpegeltestmodussignals TM das interne Taktsignal ICLK mit derselben Frequenz wie derjenigen des externen Taktsignal XCLK synchron mit dem externen Taktsignal XCLK an seinen steigenden Flanken.

In einem Testmodusbetrieb hat das interne Taktsignal ICLK, wie in Fig. 3 gezeigt, eine Wellenform eines Signals, das das Taktsignal, das mit dem externen Taktsignal XCLK an seinen steigenden Flanken synchronisiert ist, und das Takt signal, das mit dem externen Taktsignal XCLK an seinen fal lenden Flanken synchronisiert ist, synthetisiert. Das in terne Taktsignal ICLK kann eine Frequenz und eine Wellen form aufweisen, welche ähnlich denen eines Verpackungstest taktsignals PTCLK zum Durchführen eines Hochfrequenz- Testbetriebs auf Verpackungsebene sind.

Das interne Taktsignal ICLK, welches in Übereinstimmung mit der obigen Ausführungsform erzeugt wird, wird an jedes ein zelne Element geliefert, wie z. B. den Befehlseingabepuffer oder den internen Adressengenerator und hat eine Frequenz, die doppelt so hoch ist wie diejenige des externen Taktsi gnals XCLK im Testmodusbetrieb.

Deshalb kann auf Waferebene der Hochfrequenztestbetrieb in Übereinstimmung mit einem eingerichteten Zustand des Test modussignals TM durchgeführt werden.

Ein für die Ausführungsform relevantes Beispiel kann auf einen Befehlseingabepuffer angewendet werden, wie in Fig. 4 gezeigt.

In einem Taktgenerator 22 mit einer ähnlichen Konstruktion wie bei der Ausführungsform nach Fig. 2 wird das interne Taktsignal ICLK an einen Befehlseingabepuffer 30 geliefert, welcher ein externes Zeilenadress-Strobesignal/RAS in ein internes Zeilenadress-Strobesignal invertiert und an einen Befehlsdecodierer 32 liefert. Der Befehlsdecodierer 32 emp fängt eine Mehrzahl von Befehlssignalen einschliesslich des internen Zeilenadress-Strobesignals und des internen Spal tenadressen-Strobesignals und erzeugt ein aktives Signal ATG1.

Der Befehlseingabepuffer 30 zum Invertieren des externen Zeilenadress-Strobesignals/RAS enthält einen Eingabepuffer 34 gebildet aus einem Inverter, einer Halteeinrichtung 36 und einer Ausgabehalteeinrichtung 38. Weiterhin gibt es ei nen Schalter T1 zwischen dem Eingabepuffer 34 und der Hal teeinrichtung 36, und der Schalter T1 wird durch ein inver tiertes und/oder nichtinvertiertes internes Taktsignal ICLK geschaltet. Ebenfalls gibt es einen Schalter T2 zwischen der Halteeinrichtung 36 und der Ausgabehalteeinrichtung 38, und der Schalter T2 wird durch ein invertiertes und/oder nichtinvertiertes internes Taktsignal ICLK ge schaltet.

Daraus resultierend wird das externe Zeilenadress- Strobesignal/RAS an den Schalter T1 in einem invertierten Zustand über den Eingabepuffer 34 angelegt. Durch Betreiben der Schalter T1 und T2 wird eine Ausgabe des Eingabepuffers 34 zeitweilig in der Halteeinrichtung 36 gespeichert, und das zweitweilig in der Halteeinrichtung 36 gespeicherte Si gnal wird an den Befehlsdecodierer 32 als das interne Zei lenadressen-Strobesignal über die Ausgabehalteeinrichtung 38 geliefert. Der Befehlsdecodierer 32 synthetisiert eine Vielzahl von Befehlssignalen einschliesslich des internen Zeilenadressen-Strobesignals und erzeugt das aktive Signal ATV1.

Im obigen Betrieb haben, da das interne Taktsignal ICLK die Frequenz aufweist, welche zweimal höher ist als diejenige des externen Taktsignals XCLK, wie in Fig. 5 gezeigt, die internen Befehlssignale einschliesslich des internen Zei lenadressen-Strobesignals eine Frequenz, die zweimal höher als vorher ist, so dass ein Befehlssignal, wie z. B. das ak tive Signal ATV1 (i. e., ICOM von Fig. 5), die doppelte Frequenz aufweisen kann.

Da der Taktgenerator 22 bei einem Test auf Waferebene ein Hochfrequenztaktsignal wie das externe Taktsignal XCLK er zeugen kann, ohne das Signal von einer äusseren Quelle zu zuführen, ist es möglich, dass der Test der Charakteristika des Hochgeschwindigkeitsbetriebs auf Waferebene durchge führt wird.

Weiterhin ist gemäss der Ausführungsform in Übereinstimmung mit der vorliegenden Erfindung das interne Taktsignal ICLK zugeführt an den internen Adressengenerator, wie in Fig. 6 gezeigt, und dadurch kann der Hochgeschwindigkeitsbetrieb auf Waferebene ohne ein zusätzliches Hochfrequenz- Taktsignal für einen Hochfrequenzbetrieb von einer externen Quelle durchgeführt werden.

Mit Bezug auf Fig. 6 liefert der interne Adressengenerator interne Adressensignale Iy0 und Iy1 ansprechend auf das in terne Taktsignal ICLK, und externe Adressensignale Xy0 und Xy1 sowie ein Adresseneinstellsignal ADDS.

Zur Durchführung des Hochgeschwindigkeits-Testbetriebs auf Waferebene wird das interne Taktsignal ICLK derart bereit gestellt, dass es eine Frequenz aufweist, die doppelt so hoch ist wie diejenige des externen Taktsignals XCLK, durch den Taktgenerator 22 von Fig. 2, und das Adresseneinstell signal ADDS wird in einem Adressenpuffer (nicht gezeigt) durch das interne Taktsignal ICLK mit der Frequenz, die doppelt so hoch ist wie diejenige des externen Taktsignals XCLK, invertiert.

Insbesondere enthält der interne Adressengenerator einen ersten Adressengenerator 40 und einen zweiten Adressengene rator 42, wobei der erste Adressengenerator das externe Adressensignale Xy0 durch einen Schalter T3 empfängt und der zweite Adressengenerator 42 das externe Adressensignal Xy1 durch einen Schalter T4 empfängt. Die Schalter T3 und T4 arbeiten ansprechend auf ein nichtinvertiertes Adressen einstellsignal ADDS und ein Adresseneinstellsignal ADDS, welches durch die Inverter INV8 und INV9 invertiert ist.

Bezüglich einer Konstruktion des ersten Adressengenerators 40 wird das interne Taktsignal ICLK an Schalter T5 und T6 in einem nichtinvertierten Zustand und in einem durch einen Inverter INV11 invertierten Zustand angelegt. Eine Halte einrichtung 44 ist zwischen den Schaltern T5 und T6 ange schlossen, und eine Ausgabehalteeinrichtung 46 zum Empfan gen einer Ausgabe des Schalters T6 erzeugt das interne Adressensignal Iy0, welches an den Schalter T5 über einen Inverter INV9 zurückgeführt wird. Das externe Adressensi gnal Xy0, welches durch den Schalter T3 geschaltet wird, wird angelegt an einen Pfad zwischen dem Schalter T5 und die Halteeinrichtung 44. Eine Ausgabe der Ausgabehalteein richtung 46 wird angelegt an den zweiten Adressengenerator 42.

Der zweite Adressengenerator 42 mit derselben Konfiguration wie derjenigen des ersten Adressengenerators 40 ermöglicht eine Ausgabe des ersten Adressengenerators 40, d. h. das in terne Adressensignal Iy0 wird angelegt an die Schalter T7 und T8 in einem nichtinvertierten und in einem durch einen Inverter INV13 invertierten Zustand. Eine Halteeinrichtung 48 ist angeschlossen zwischen den Schaltern T7 und T8, und eine Ausgabehalteeinrichtung 50 zum Empfangen einer Ausgabe des Schalters T8 erzeugt das interne Adressensignal Iy1, welches an den Schalter T7 über einen Inverter INV12 rück geführt wird. Das externe Adressensignal Xy1, welches durch den Schalter T4 geschaltet wird, wird angelegt an einen Pfad zwischen dem Schalter T7 und die Halteeinrichtung 48.

Wie oben beschrieben, arbeitet der interne Adressengenera tor ansprechend auf das interne Taktsignal ICLK mit einer Frequenz, welche doppelt so hoch ist wie diejenige des ex ternen Taktsignals XCLK von Fig. 7. In diesem Fall wird das Adresseneinstellsignal ADDS zum Schalten des externen Adressensignals Xy0 und Xy1 ebenfalls in einem invertierten Zustand durch das interne Taktsignal ICLK bereitgestellt. Deshalb liefert der interne Adressengenerator von Fig. 6 eine interne Adresse IADD kombiniert mit den internen Adressensignalen Iy0 und Iy1 mit einer Frequenz, welche doppelt so hoch ist wie diejenige des externen Taktsignals XCLK, wie in Fig. 7 gezeigt.

Dabei kann zur Durchführung des Hochgeschwindigkeitstests auf Waferebene in Übereinstimmung mit der vorliegenden Er findung das interne Taktsignal ICLK mit einer Frequenz, welche doppelt so hoch ist wie diejenige des externen Takt signals XCLK, ohne irgendeine Transformation an den Be fehlseingabepuffer oder den internen Adressengenerator an gelegt werden. Jedoch können ein Dateneingabepuffer und ein Datenausgabepuffer durch ein Taktsignal getestet werden, das synchronisiert ist mit dem externen Taktsignal XCLK an seinen steigenden Flanken und durch ein Taktsignal, das synchronisiert ist mit dem externen Taktsignal XCLK an sei nen fallenden Flanken. Hinsichtlich dieser Funktionstüch tigkeit kann der Taktgenerator 22 so modifiziert werden, wie in Fig. 8 gezeigt ist.

Der Taktgenerator 22 von Fig. 8 invertiert die Ausgabe des Taktgenerators 26 von Fig. 2 durch einen Inverter INV100 und erzeugt ein steigendes synchrones Taktsignal ICLKR, welches mit dem externen Taktsignal XCLK an seinen steigen den Flanken synchronisiert ist und welches dieselbe Fre quenz wie das externe Taktsignal XCLK aufweist. Ebenfalls invertiert der Taktgenerator 22 von Fig. 8 die Ausgabe des Taktgenerators 28 durch einen Inverter INV102 und erzeugt ein abfallendes synchrones Taktsignal ICLKF, welches mit dem externen Taktsignal XCLK an seinen fallenden Flanken synchronisiert ist und welches dieselbe Frequenz wie das externe Taktsignal XCLK aufweist. Eine Konfiguration und ein Betrieb der Ausführungsform in Fig. 8 hinsichtlich derselben Elemente wie in Fig. 3 wird nicht beschrieben. Weiterhin ist klar, dass, wenn das steigende synchrone Taktsignal ICLKR und das fallende synchrone Taktsignal ICLKF in Übereinstimmung mit der Ausführungsform von Fig. 8 an den Dateneingabepuffer und den Datenausgabepuffer an gelegt werden, die Inverter willkürlich modifiziert und konstruiert werden können hinsichtlich der Polarität eines daran anzulegenden Signals.

Deshalb kann, wie in Fig. 9 gezeigt, der Dateneingabepuf fer derart konstruiert werden, dass er einen Hochfrequenz test auf Waferebene unter Verwendung des steigenden syn chronen Taktsignals ICLKR und des fallenden synchronen Taktsignals ICLKF durchführt.

Mit Bezug auf Fig. 9 enthält der Dateneingabepuffer eine Schalterschaltung 54 zum Empfangen des ansteigenden syn chronen Taktsignals ICLKR, eine Schalterschaltung 56 zum Empfangen des abfallenden synchronen Taktsignals ICLKF, ei nen aus den Invertern INV14 gebildeten Puffer 52 zum Trans ferieren eines Datenwerts DIi, welcher von einer externen Quelle geliefert wird, an die Schalterschaltung 54, sowie eine Halteeinrichtung 58 zum Speichern von Ausgaben der Schalterschaltungen 54 und 56 zum Erzeugen eines Datenwerts DIo daraus.

Weiterhin sind die Schalter T9 und T10 an beiden Enden der Schalterschaltung 54 zum Empfangen des ansteigenden syn chronen Taktsignals ICLKR gelegen, und eine Halteeinrich tung 60 liegt dazwischen. Die Schalter T9 und T10 arbeiten ansprechend auf das steigende synchrone Taktsignal ICLKR und ein steigendes synchrones Taktsignal ICLKR, welches durch einen Inverter INV15 invertiert ist.

Die Halteeinrichtung 60 der Schalterschaltung 54 gibt ein Signal aus, welches in einem Inverter INV17 der Schalter schaltung 56 gespeichert wird, was in der Bereitstellung einer Ausgabe des Inverters INV17 an einen Schalter T11 re sultiert. Das fallende synchrone Taktsignal ICLKF und ein fallendes synchrones Taktsignal ICLKF, welches durch einen Inverter INV16 invertiert ist, werden an die Gatter des Schalters T11 für einen Schaltbetrieb angelegt.

Im Fall des Hochfrequenztestmodus auf Waferebene ermöglicht der Dateneingabepuffer von Fig. 9 in Übereinstimmung mit der oben erwähnten Konfiguration, dass die Schalterschal tung 54 Daten schaltet und ausgibt ansprechend auf das an steigende synchrone Taktsignal ICLKR, und ermöglicht, dass die Schalterschaltung 56 Daten schaltet und ausgibt von der Halteeinrichtung 60 der Schalterschaltung 54 ansprechend auf das abfallende synchrone Taktsignal ICLKF.

Durch Betreiben jedes einzelnen Schalters der Schalter schaltungen 54 und 56 an verschiedenen Zeitpunkten wird der Datenwert DIo auf ein Hochfrequenzsignal geschaltet, wie in Fig. 10 gezeigt, und wird durch die Halteeinrichtung 58 bereitgestellt.

Weiterhin kann in einem Fall eines von dem Testmodus ver schiedenen Modus das fallende synchrone Taktsignal ICLKF derart gestaltet sein, dass es den Schalter T11 öffnet, und dadurch werden Daten nur durch die Schalterschaltung 54 ge schaltet.

Andererseits kann eine Schalterschaltung 56a, wie in Fig. 11 gezeigt, derart konstruiert sein, dass sie den Inverter INV17 in der Schalterschaltung 56 von Fig. 8 nicht auf weist und es dabei möglich ist, dass ein Hochfrequenz schaltbetrieb durchgeführt wird.

In dem Fall der Ausführungsform von Fig. 9 werden, wenn die Eingabedaten DIi als D1, D2, D3 und D4 synchron mit dem externen Taktsignal XCLK an seinen steigenden Flanken ein gegeben werden, die Ausgabedaten DIo zu D1, D1b, D2, D2b, D3, D3b, D4 und D4b. Andererseits werden im Fall von Fig. 11, wenn die Eingabedaten DIi als D1, D2, D3 und D4 syn chron mit dem externen Taktsignal ICLK an seinen steigenden Flanken eingegeben werden, die Ausgabedaten DIo zu D1, D1, D2, D2, D3, D3, D4 und D4. Hier bedeuten D1b, D2b, D3b und D4b, dass sie negative Polaritäten von D1, D2, D3 und D4 aufweisen.

Dabei kann, wie in Fig. 12 gezeigt wird, ein Datenausgabe puffer derart konstruiert sein, dass er den Hochgeschwin digkeitstest auf Waferebene ansprechend auf das steigende synchrone Taktsignal ICLKR und das fallende synchrone Takt signal ICLKF durchführt.

Mit Bezug auf Fig. 12 schaltet eine Schalterschaltung 60 einen Datenwert DOi ansprechend auf das steigende synchrone Taktsignal ICLKR, und ein Gatetransistor T13 der Schalter schaltung 60 ist ansprechend auf das ansteigende synchrone Taktsignal ICLKR und ein ansteigendes synchrones Taktsignal ICLKR, welches durch einen Inverter INV19 invertiert ist, betreibbar.

Eine Schalterschaltung 62 enthält einem Inverter INV20 und einen Gate-Transistor T14 zum Schalten einer Ausgabe der Schalterschaltung 60 ansprechend auf das Testmodussignal TM, und eine Halteeinrichtung 70 speichert zeitweilig eine Ausgabe der Schalterschaltung 72. Eine Ausgabe- Schalterschaltung 72 enthält Gates T15 und T16, die anspre chend auf das steigende synchrone Taktsignal ICLKR und sein invertiertes Signal betreibbar sind, so dass die Gates T15 und T16 Ausgaben der Schalterschaltung 62 und der Halteein richtung 70 empfangen und schalten.

Eine Treiberschaltung 66 invertiert und verstärkt die Aus gabe der Ausgabe-Schalterschaltung 72 und erzeugt einen Da tenwert DOo. Die Treiberschaltung 66 enthält eine Umwand lungsschaltung 80, die aus den Invertern INV21 und INV22 gebildet ist, welche mit den Drains der Gates T15 und T16 verbunden ist, sowie ein Ausgabetreiber 82 zum Erzeugen des Datenwerts DOo durch Betreiben eines NMOS-Transistors und eines PMOS-Transistors ansprechend auf eine Ausgabe der Um wandlungsschaltung 80.

Weiterhin arbeitet eine Schalterschaltung 74 ansprechend auf das fallende synchrone Taktsignal ICLKF und schaltet die Daten DOi. Ein Gatter T17 der Schalterschaltung 74 ist ansprechend auf das fallende synchrone Taktsignal ICLKF und ein fallendes synchrones Taktsignal ICLKF, welches durch einen Inverter INV23 invertiert ist, betreibbar.

Eine Halteeinrichtung 78 speichert zeitweilig eine Ausgabe der Schalterschaltung 74, eine Kombinationsschaltung 76 führt eine ausschliessliche ODER-Funktion an Daten aus, welche an einen Ausgabeknoten Na der 74 führt eine aus schliessliche ODER-Funktion an Daten aus, welche an einen Ausgabeknoten Na der 74 angelegt sind, und an Daten, welche an einen Ausgabeknoten Nb der Schalterschaltung 60 angelegt sind, und liefert das Resultat an einen Knoten Nc.

Die Kombinationsschaltung 76 enthält ein Gatter T18, ein Gatter T19 und einen Inverter INV24. Ein Signal des Knotens Nb wird angelegt an ein Gatter des NMOS-Transistors zum Bilden des Gatters T18 und ein Gatter des PMOS-Transistors zum Bilden des Gatters T19, und ein Signal des Knotens Na wird durch den Inverter INV24 invertiert und wird angelegt an ein Gatter des PMOS-Transistors zum Bilden des Gatters T18 und ein Gatter des NMOS-Transistor zum Bilden des Gat ters T19. Eine Ausgabe des Knotens Nc zum Empfangen einer Ausgabe der Kombinationsschaltung 76 wird durch eine Schal terschaltung 77 geschaltet und an einen Knoten N1 angelegt. Die Schalterschaltung 77 enthält ein Gatter T20 und einen Inverter INV25. Das Gatter T20 verbindet den Knoten N1 und den Knoten Nc ansprechend auf das Testmodussignal TM, und das Testmodussignal IM wird direkt angelegt an ein Gate des NMOS-Transistors des Gatters T20 und angelegt an ein Gate des PMOS-Transistors des Gatters T20 über den Inverter INV25.

Durch eine derartige Konfiguration wird im Falle des Test modus die Ausgabe der Schalterschaltung 77 angelegt an den Knoten N1, während in Fällen anderer Modi, welche vom Test modus verschieden sind, die Ausgabe der Schalterschaltung 62 an den Knoten N1 angelegt wird.

Deshalb wird in dem Fall anderer Modi mit Ausnahme des Testmodus der Datenwert DOi bereitgestellt für den Knoten N1 über die Schalterschaltung 60, werden die an den Knoten N1 angelegten Daten zeitweilig durch die Halteeinrichtung 70 gespeichert und transferiert an die Treiberschaltung 66 über die Schalterschaltung 62, und dadurch gibt die Trei berschaltung 66 den Datenwert DOo aus. Der Datenwert DOo wird ansprechend auf das steigende synchrone Takktsignal ICLKR mit derselben Frequenz wie derjenigen des externen Taktsignals XCLK.

Andererseits wird im Fall des Testmodus der Datenwert DOi an die Halteeinrichtung 78 ansprechend auf das fallende synchrone Taktsignal ICLKF geliefert, ein Signal, das zeit weilig in der Halteeinrichtung 78 gespeichert ist, wird an den Knoten Na angelegt und die Ausgabe der Schalterschal tung 60 wird an den Knoten Nb angelegt. Daraus resultierend führte die Kombinationsschaltung 76 die ausschliessliche ODER-Funktion an den Signalen durch, die an die Knoten Na und Nb angelegt sind, und gibt das Resultat aus. Daher wird, falls die Knoten Na und Nb denselben logischen Pegel aufweisen, der Knoten Nc "hoch". Falls andererseits die Knoten Na und Nb einen unterschiedlichen logischen Pegel aufweisen, wird der Knoten Nc "niedrig". Das heisst, falls Hochpegelsignale an den Knoten Na und Nb liegen, wird das Gatter T18 eingeschaltet, so dass der Knoten Nc "hoch" wird. Falls andererseits Niedrigpegelsignale an die Knoten Na und Nb angelegt sind, wird ein Gatter T19 eingeschaltet, so dass der Knoten Nc "hoch" wird.

Falls weiterhin ein Hochpegelsignal an den Knoten Na ange legt ist und ein Niedrigpegelsignal an den Knoten Nb ange legt ist, wird das Gatter T18 eingeschaltet, so dass der Knoten Nc "niedrig" wird. Falls andererseits ein Niedrigpe gelsignal an den Knoten Na und ein Hochpegelsignal an den Knoten Nb angelegt ist, wird das Gatter T19 eingeschaltet, so dass der Knoten Nc "niedrig" wird. Die Kombinations schaltung 76 komprimiert die Daten Doi, die in der Reihen folge D1, D2, D3 und D4 eingegeben sind, bildet D1+D2, D3.D4 daraus und liefert die komprimierten Daten an den Knoten Nc.

Wie oben beschrieben, wird das an den Knoten NC angelegte Signal in der Schalterschaltung 77 geschaltet und wird zeitweilig in der Halteeinrichtung 70 gespeichert. Das ge speicherte, an den Knoten N1 angelegte Signal wird an die Treiberschaltung 66 ansprechend an das ansteigende synchro ne Taktsignal ICLKR in der Schalterschaltung 72 durch die Knoten N2 und N3 transferiert. Die Treiberschaltung 66 gibt die Daten DOo daraus aus.

Daraus resultierend wird im Fall des Testmodus, wie in Fig. 13 gezeigt, der Datenwert DOi als Datenwert DOo anspre chend auf das Taktsignal ICLKR und ICLKF synchronisiert mit den steigenden und fallenden Flanken des externen Taktsi gnals XCLK ausgegeben. Obwohl die Testgerätschaft nicht Si gnale mit einer hohen Frequenz bereitstellt, können Fehler, die durch den Hochfrequenzbetrieb verursacht werden, auf Waferebene durch die Konfiguration in Übereinstimmung mit der vorliegenden Erfindung geprüft werden. Das heisst, ob wohl Taktsignale mit einer Frequenz von 30 MHz oder 60 MHz für den Testbetrieb für die Testgerätschaft vorgesehen sind, ist es möglich, dass eine Halbleiterspeichervorrich tung Taktsignale mit einer Frequenz von 60 MHz oder 120 MHz in der Speichervorrichtung selbst im Testmodus erzeugt. So mit kann der Testbetrieb hinsichtlich des Prozesses für Be fehlssignale, Adressen oder Dateneingabe/-ausgabe in kom plexer Weise unter Hochgeschwindigkeitsbedingungen durchge führt werden. Da der Hochgeschwindigkeitstest auf Waferebe ne in Übereinstimmung mit der vorliegenden Erfindung mit guter Funktionstüchtigkeit ausgeführt werden kann, wird ein defekter Anteil beim Hochgeschwindigkeits-Testbetrieb auf Verpackungsebene resultiert, was in einer Verbesserung der Ausbeute resultiert.

Weiterhin ist es gemäss der vorliegenden Erfindung möglich, dass der Hochgeschwindigkeitstest auf Waferebene ohne Be grenzung der Eigenschaften der Testgerätschaft durchgeführt wird, und dadurch können Probleme, die mit dem Hochge schwindigkeitsbetrieb verbunden sind, einschliesslich der Dateneingabe/-ausgabe geprüft werden sowie defekte an Spei cherzellen.

Im Vorhergehenden beschrieben wurden bevorzugte Ausfüh rungsformen der vorliegenden Erfindung. Zahlreiche Änderun gen und Abweichungen von der Erfindung werden den Fachleu ten klar erscheinen, welche innerhalb des Schutzumfangs der Erfindung liegen.

Claims

1. Halbleiterspeichervorrichtung zum Verarbeiten interner Befehlssignale, Adressen und Dateneingabe/-ausgabe unter Verwendung eines internen Taktsignals, wel ches durch ein externes Taktsignal invertiert ist, mit:
einer ersten logischen Kombinationsschaltung zum Lie fern eines nichtinvertierten und eines invertierten exter nen Taktsignals als ein erstes Signal und ein zweites Si gnal in einem Testmodus und zum Ausgeben des zweiten Si gnals mit einem vorbestimmten Pegel in einem normalen Mo dus;
einem ersten Taktgenerator zum Erzeugen eines ersten Taktsignals, welches mit dem externen Taktsignal an dessen steigenden Flanken synchronisiert ist, unter Verwendung des ersten Signals;
einem zweiten Taktgenerator zum Erzeugen eines zweiten Taktsignals, welches mit dem externen Taktsignal an seinen fallenden Flanken synchronisiert ist, unter Verwendung des zweiten Signals in einem Testmodus und zum Ausgeben eines dritten Signals mit einem vorbestimmten Pegel in einem nor malen Modus; und
einer zweiten logischen Kombinationsschaltung zum Emp fangen von Ausgangssignalen, welche von dem ersten Taktge nerator und dem zweiten Taktgenerator erzeugt werden, und zum Erzeugen von internen Taktsignalen entsprechend dem Testmodus und dem normalen Modus.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das interne Taktsignal mit dem exter nen Taktsignalen an dessen steigenden und fallenden Flanken in dem Testmodus synchronisiert ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste logische Kombinationsschal tung aufweist:
eine erste Ausgabeschaltung zum Erzeugen des ersten Si gnals in einem nichtinvertierten Zustand aus dem externen Taktsignal; und
einen zweiten Signalgenerator zum Erzeugen eines in vertierten Signals aus dem externen Taktsignal in dem Test modus und zum Erzeugen eines Signals mit einem vorbestimm ten Pegel in dem normalen Modus.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, dass die zweite Signalausgabeschaltung auf weist:
ein NAND-Gatter zum Empfangen eines Testmodus- Steuersignals, das den Testmodus und den normalen Modus be stimmt, und des externen Taktsignals; und
einen Inverter zum Invertieren einer Ausgabe des NAND- Gatters.

5. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Taktgenerator aufweist:
eine erste Verzögerungsschaltung zum Verzögern des er sten Signals während einer vorbestimmten Zeit; und
eine dritte logische Kombinationsschaltung zum Empfan gen der Ausgaben des ersten Signals und der ersten Verzöge rungsschaltung und zum Erzeugen eines ersten Taktsignals mit derselben Frequenz wie derjenigen des externen Taktsi gnals.

6. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Taktgenerator aufweist:
eine zweite Verzögerungsschaltung zum Verzögern des zweiten Signals während einer vorbestimmten Zeit; und
eine vierte logische Kombinationsschaltung zum Empfan gen der Ausgaben des zweiten Signals und der zweiten Verzö gerungsschaltung und zum Erzeugen eines zweiten Taktsignals mit derselben Frequenz wie derjenigen des externen Taktsi gnals.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Speichervorrichtung weiterhin auf weist:
eine erste Ausgabeschaltung zum Erzeugen eines Signals des ersten Taktgenerators; und
eine zweite Ausgabeschaltung zum Erzeugen eines Si gnals des zweiten Taktgenerators, was in der Bereitstellung des ersten und des zweiten Taktsignals als interne Taktsi gnale resultiert.

8. Halbleiterspeichervorrichtung zum Verarbeiten interner Befehlssignale, Adressen und Dateneingabe/-ausgabe unter Verwendung eines internen Taktsignals, wel ches durch ein externes Taktsignal invertiert ist, mit:
einer ersten logischen Kombinationsschaltung zum Er zeugen eines nichtinvertierten und eines invertierten ex ternen Taktsignals als ein erstes und ein zweites Signal in einem Testmodus und zum Erzeugen des zweiten Signals mit einem vorbestimmten Pegel in einem normalen Modus;
einem ersten Taktgenerator zum Erzeugen eines anstei genden synchronen Taktsignals aus einem Signal, welches mit dem externen Taktsignal an seinen steigenden Flanken syn chronisiert ist, ansprechend auf das erste Signal;
einem zweiten Taktgenerator zum Erzeugen eines fallen den synchronen Taktsignals aus einem Signal, welches mit dem externen Taktsignal an seinen fallenden Flanken syn chronisiert ist in dem Testmodus ansprechend auf das zweite Signal und zum Aufrechterhalten eines vorbestimmten Pegels eines Ausgabesignals in dem normalen Modus; und
einer Ausgabeschaltung zum Erzeugen des ansteigenden synchronen Taktsignals, welches von dem ersten Taktgenera tor geliefert wird und des fallenden synchronen Taktsi gnals, welches von dem zweiten Taktgenerator geliefert wird, zum Durchführen eines Testbetriebs der Dateneingabe/-ausgabe.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass die erste logische Kombinationsschal tung aufweist:
eine erste Signalausgabeschaltung zum Erzeugen eines ersten Signals in einem nichtinvertierten Zustand aus dem externen Taktsignal;
eine zweite Signalausgabeschaltung zum Erzeugen eines invertierten externen Taktsignals in dem Testmodus und zum Erzeugen eines Signals mit einem vorbestimmten Pegel in dem normalen Modus.

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die zweite Signalausgabeschaltung auf weist:
ein NAND-Gatter zum Empfangen eines Testmodussteuersi gnals, welches den Testmodus und den normalen Modus be stimmt, und des externen Taktsignals; und
einen Inverter zum Invertieren einer Ausgabe des NAND- Gatters.

11. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der erste Taktgenerator aufweist:
eine erste Verzögerungsschaltung zum Verzögern des er sten Signals während einer vorbestimmten Zeit; und
eine zweite logische Kombinationsschaltung zum Empfan gen der Ausgaben des ersten Signals und der ersten Verzöge rungsschaltung und zum Erzeugen eines ersten Taktsignals mit einer gleichen Frequenz wie derjenigen des externen Taktsignals.

12. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass der zweite Taktgenerator aufweist:
eine zweite Verzögerungsschaltung zum Verzögern des zweiten Signals; und
eine dritte logische Kombinationsschaltung zum Empfan ge der Ausgaben des zweiten Signals und der zweiten Verzö gerungsschaltung und zum Erzeugen eines zweiten Taktsignals mit derselben Frequenz wie derjenigen des externen Taktsi gnals.

13. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass das steigende synchrone Taktsignal und das fallende synchrone Taktsignal an einem Dateneingabepuf fer zum Durchführen der Dateneingabe geliefert werden, wo bei der Dateneingabepuffer aufweist:
eine erste Schalterschaltung zum Schalten von Eingabe daten, welche zeitweilig gespeichert sind, ansprechend auf das ansteigende synchrone Taktsignal;
eine zweite Schalterschaltung zum Schalten der Daten, welche zeitweilig in der ersten Schalterschaltung gespei chert sind, ansprechend auf das fallende synchrone Taktsi gnal; und
eine erste Halteschaltung zum Empfangen der von der ersten Schalterschaltung und der zweiten Schalterschaltung erzeugten Daten, zum zeitweiligen Speichern der Daten und zum Ausgeben der gespeicherten Daten.

14. Halbleiterspeichervorrichtung nach Anspruch 13, da durch gekennzeichnet, dass die erste Schaltung aufweist:
eine erste Schalterschaltung zum Schalten der Daten ansprechend auf das ansteigende synchrone Taktsignal;
eine Halteeinrichtung zum zeitweiligen Speichern von Daten, welche von der ersten Schalterschaltung geschaltet und ausgegeben werden; und
eine zweite Schalterschaltung zum Schalten der Daten, welche in der Halteeinrichtung gespeichert sind, anspre chend auf das steigende synchrone Taktsignal.

15. Halbleiterspeichervorrichtung nach Anspruch 14, da durch gekennzeichnet, dass die zweite Schalterschaltung aufweist:
eine Eingabeschaltung zum Empfangen der zeitweilig in der Halteeinrichtung gespeicherten Daten; und
eine dritte Schalterschaltung zum Durchführen eines Schalterbetriebs und zum selektiven Liefern der Daten der Eingabeschaltung an die erste Halteschaltung.

16. Halbleiterspeichervorrichtung nach Anspruch 15, da durch gekennzeichnet, dass die Eingabeschaltung die Daten der Halteeinrichtung an die dritte Schalterschaltung ohne Invertierung transferiert.

17. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass das ansteigende synchrone Taktsignal und das fallende synchrone Taktsignal an einen Datenausga bepuffer zum Ausgeben der Daten lieferbar sind, wobei der Datenausgabepuffer aufweist:
eine dritte Schalterschaltung zum Schalten eines zu liefernden Datenwerts ansprechend auf das ansteigende syn chrone Taktsignal;
eine vierte Schalterschaltung zum Schalten eines zu liefernden Datenwertes ansprechend auf das fallende syn chrone Taktsignal;
eine logische Schaltung zum Durchführen einer aus schliesslichen ODER-Funktion an Ausgaben der dritten und vierten Schalterschaltung;
eine fünfte Schalterschaltung zum Transferieren der Ausgabe der dritten Schalterschaltung in dem normalen Mo dus;
eine sechste Schalterschaltung zum Transferieren der Ausgabe der logischen Schaltung in dem Testmodus;
eine dritte Halteeinrichtung zum Empfangen der Ausga ben der fünften Schalterschaltung und der sechsten Schal terschaltung über einen gemeinsamen Knoten und zum zeitwei ligen Speichern der Ausgaben; und
eine zweite Ausgabeschaltung zum Liefern eines Si gnals, welches zeitweilig in dem gemeinsamen Knoten und der dritten Halteeinrichtung gespeichert ist.

18. Halbleiterspeichervorrichtung nach Anspruch 17, da durch gekennzeichnet, dass die Logikschaltung aufweist:
eine vierte Halteeinrichtung zum zeitweiligen Spei chern einer Ausgabe der vierten Schalterschaltung;
eine Kombinationsschaltung zum Durchführen einer aus schliesslichen UND-Funktion an der Ausgabe der vierten Schalterschaltung und den Daten in der Halteeinrichtung und der Ausgabe der dritten Schalterschaltung.