JPH07192497A - メモリ試験装置 - Google Patents
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- JPH07192497A JPH07192497A JP29263892A JP29263892A JPH07192497A JP H07192497 A JPH07192497 A JP H07192497A JP 29263892 A JP29263892 A JP 29263892A JP 29263892 A JP29263892 A JP 29263892A JP H07192497 A JPH07192497 A JP H07192497A
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Abstract
過剰消去を防止する。 【構成】 入力データがm(m≧1)ビット構成の被試
験メモリ(DUTと言う)のN番地のメモリセル(m個
ある)に対して、論理1(又は0)のデータの書き込み
(又は消去)が複数回繰返されて、その書き込み(消
去)動作が完了すると、対応する論理比較器SC1 〜S
Cm からHレベルのPASS信号がm入力アンドゲート
に入力され、そのゲートのHレベルの出力が信号分配部
VDの対応する2入力アンドゲートの第2の入力端子に
帰還されて、ゲートが閉じられる。その時点より書き込
み(又は消去)の完了したDUTには、信号発生部FC
より供給されるライトイネーブル信号WEは印加され
ず、それ以上のデータの書き込み(又は消去)動作は行
われない。図1では、DUTの入出力データが1,4,
8ビットのいずれであっても試験できるようにするた
め、SC1 ,AND4 ,AND8 の任意の出力をセレク
タで選択して理論比較部の対応する2入力アンドゲート
に帰還できるようにしている。
Description
し、特に複数のフラッシュEEPROM(Electr
ically Erasable Programma
ble ROM)を同時に試験するときに生ずる過剰書
込みや過剰消去の防止に関する。
試験メモリ(以下DUTと言う)を同時に試験すること
を前提としている。このため図4に示すように信号発生
部FCのライトイネーブル信号WE、m(m≧1)ビッ
トのデータDi1〜Dim及び複数ビットのアドレス信号A
等は信号分配部VDを通じてn(n≧1)チャンネルに
分岐されて、対応するDUT1 ,DUT2 ,…の同じピ
ンには同じ論理レベル(H/Lレベル)の信号が供給さ
れ、データの書き込みが行われる。各DUTi より読み
出されたデータは、論理比較部SCGの論理比較回路S
Ci に入力され、期待値と比較される。その比較結果に
基づいて、各論理比較回路SCi から判定信号(PAS
S/FAIL信号)Si が外部に出力される。
理“1”(Hレベル)のデータを1回書き込み、その書
き込んだデータを読み出して期待値と比較すればよい。
また書き込んだ論理“1”データを消去する場合には消
去すべきメモリセルに論理“0”(Lレベル)のデータ
を1回書き込むことにより消去し、次にそのセルのデー
タを読み出して期待値と比較すればよい。
ROMである場合には、普通1回の書き込み動作(又は
消去動作)では書き込み(又は消去)は不充分で、数回
行わねばならない。書き込み(或いは消去)が完了する
までに必要な書き込み/消去動作の回数はDUTによっ
てバラツキがある。そのため、例えば100個のメモリ
を同時に試験する場合には、共通のアドレスNのセルに
対してW−R−W−R…W−R(Wは書き込み又は消去
動作、Rは読み出し動作)のように、W−Rを1組とし
て1回と数えると、例えば、20回のW−R動作を行
い、判定信号SiがPASS(OK)になるまでに必要
とした動作回数が1〜9回の試料は不良品、10〜20
回の試料は良品、20回行っても未だPASSにならな
い、つまりFAILである試料は不良品とされる。次に
アドレスをN+1に進めて同様の試験が繰返し行われ
る。しかし、W−Rが20回になる前に全てのDUTが
PASSになれば、その時点でアドレスを+1進めて同
様の試験が行われる。なお図4ではDUTのデータ入力
端子とデータ出力端子を別々に表しているが、これらは
共通の端子が用いられる場合が多い。
では、同時に試験する複数個のDUT(フラッシュEE
PROM)に印加する信号を各DUT毎に可変する(コ
ントロールする)ことはできないため、全てのDUTに
対して書き込み(又は消去)動作が、許容最大回数(例
えば従来例では良品として許容される範囲10〜20回
に対して20回)だけ行われる。そのため、例えば10
回で書き込み(又は消去)が完了しているDUTにおい
ては過剰書き込み(又は過剰消去)となる。
き込みのための信号印加、つまりWE(ライトイネーブ
ル)信号及び論理“1”の又は“0”の書き込みデータ
を必要回数以上入力したためにメモリセルに過剰な正又
は負のチャージを持つ現象のことである。“1”を過剰
書き込みすると、その後でその“1”を消去するために
“0”を書き込む回数がその分更に多くなる。この発明
の目的は、このような過剰書き込みや過剰消去を防止し
ようとするものである。
号、論理“1”又は“0”のm(n≧1)ビット構成の
データ及びアドレス信号を信号分配部によってn(n≧
1)チャンネルに分配して、同時に試験すべき高々n個
の被試験メモリ(フラッシュEEPROM)に供給し
て、書き込み動作を行い、それら各被試験メモリに書き
込まれたデータを読み出し、論理比較部の対応するチャ
ネルのm個の論理比較器にそれぞれ入力して、期待値と
比較し、それらの論理比較器より良/不良を示す利点信
号を出力し、これらの書き込み−読み出し−良否判定の
動作を同一被試験メモリの同一アドレスに対して所定サ
イクル繰返し行った後、アドレスを変更して同様の試験
を順次行うメモリ試験装置において、請求項1の発明で
は、次の手段が設けられる。
がチャンネル毎に設けられ、nチャンネルに分岐された
ライトイネーブル信号をその2入力アンドゲートの第1
の入力端子に入力し、その2入力アンドゲートの出力を
対応する被試験メモリのライトイネーブル端子に入力す
る。前記データを構成するビット数m=1のとき、前記
各チャンネルの1個の前記論理比較器の前記判定信号
を、対応する前記2入力アンドゲートの第2の入力端子
に帰還させる。
ンネル毎に前記論理比較部の出力側に設けられ、前記各
チャンネルのm個の前記論理比較器の判定信号を、その
m入力アンドゲートへ入力し、そのm入力アンドゲート
の出力を、対応する前記2入力アンドゲートの第2の入
力端子に帰還させる。 (2)前記請求項2の発明は前記(1)項に記載のメモ
リ試験装置において、前記信号発生部は、1,4,8,
…,又はm(m=2k ;k≧1の整数)ビット構成のデ
ータを出力可能とされ、前記信号分配部は、前記データ
の第1〜第mビットをそれぞれn(n≧1)チャンネル
に分配して、対応する被試験メモリに供給可能とされ
る。
き込まれたデータを読み出したデータの第1乃至第mビ
ットにそれぞれ対応する第1乃至第m論理比較器をチャ
ンネル毎に有し、各チャンネルの前記第1乃至第4論理
比較器の出力の論理積をとる4入力アンドゲートと、各
チャンネルの前記第1乃至第8論理比較器の出力の論理
積をとる8入力アンドゲートと、…、各チャンネルの前
記第1乃至第m論理比較器の各出力の論理積をとる前記
m入力アンドゲートとが前記論理比較部の出力側に設け
られる。
るビット数に応じて、各チャンネルの、前記第1論理比
較器の出力、前記4入力アンドゲートの出力、前記8入
力アンドゲートの出力…,又は前記m入力アンドゲート
の出力のいずれかを選択して、前記信号分配部の対応す
る前記2入力アンドゲートに帰還させるセレクタが設け
られる。
る。図2はDUTの入出力データがm=1ビットの場合
であり、図4と対応する部分に同じ符号を付してある。
なお信号分配部VDのバッファBは省略する場合もあ
る。図3はチャンネル数n=2の場合のタイムチャート
で、試料はDUT1 とDUT2 の2個である。テストサ
イクルT1 では、信号発生部FCより供給されるライト
イネーブル信号WEは、信号分配部VDにおいてn分岐
された後、2入力アンドゲート(以下ANDと言う)の
第1の入力端子に入力される。なお、ANDの第2の入
力端子にはLレベルの信号が与えられていて、ゲートは
開にされている。ANDの出力は対応するDUTのライ
トイネーブル端子に入力される。信号発生部PFCより
供給される入力データDi (1ビット)、N番地を表わ
す複数ビットのアドレス信号A1 ,A2 ,A3 …は信号
分配部VDでn分岐された後それぞれバッファBを通し
て対応するDUTのデータ入力端子、アドレス入力端子
にそれぞれ入力される。
1 期間はプログラム・セットアップ期間とされ、データ
DA(論理“1”/“0”(H/L)のデータのみなら
ず、特別の電圧の場合もある)によってDUTは書き込
みモードにされる。次のt2期間はプログラム期間とさ
れ、論理“1”/“0”のH/LレベルのデータDBが
アドレスNのメモリセルに書き込まれる。次のt3 期間
はプログラム確認期間とされ、データDC(L/Hレベ
ルの他、特別の電圧の場合もある)によって各DUTは
読み出しモードにされ、プログラム期間t2 に書き込ま
れたデータDBが読み出される。
SCGの論理比較器SC(以下単にSCと言う)に入力
され、期待値と比較されて、書き込み(消去)が完了し
たか否かがチェックされ、SCよりPASSのときHレ
ベルに、FAILのときLレベルの判定信号(PASS
/FAIL信号)が外部に出力されると共に、信号分配
部VDのANDの第2の入力端子に入力される。しか
し、テストサイクルT1のスタート時には各SCの出力
はFAILとされる。
の許容回数を2〜5回として説明する。図3の例では、
第1テストサイクルT1 ではDUT1 ,DUT2 共判定
結果はFAILであり、SCの出力に変化はなく、第2
テストサイクルT2 でDUT 1 がPASS、DUT2 が
FAIL、第3テストサイクルT3 でDUT2 がPAS
Sになった場合を示している。第2テストサイクルT2
でDUT1 がPASSになると、Hレベルの信号がAN
Dの第2の入力端子に帰還されるので、ゲートが閉にさ
れる。このため、ANDの出力は常にLレベルとされ、
従って第3テストサイクルT3 ではDUT1 にはライト
イネーブル信号WEは印加されない。よって、そのN番
地のメモリセルに再びデータDBを書き込むことはな
い。
N番地のセルがPASSになったので、第4テストサイ
クルT4 のスタート時点に各チャンネルのアドレスはN
+1に進められ、各チャンネルのSC出力はFAIL
(Lレベル)となり、前記と同様の書き込み、読み出し
及び良否判定の動作が繰返し行われる。この例ではDU
T1 は2回目、DUT2 は3回目の書き込みでPASS
になっているので許容範囲(2〜5回)内であり、良品
とされる。もし、5回書き込んでも、未だPASSとな
らないものがあれば、それは不良品である。
力データがm=1,4,8ビットのいずれの場合でも対
応できるようにされている。しかし、この例ではDUT
自身は4ビット構成とされている。信号分配部VDでは
各チャンネル毎にライトイネーブル信号WE、入力デー
タDi1〜Di8、アドレス信号A1 ,A2 、A3 …等の各
出力端子をもっている。また、論理比較部SCGでは各
チャンネル毎に、SC1 〜SC8 をもっている。
アンドゲート(AND4 と言う)に入力されると共に、
SC1 〜SC8 の出力は8入力アンドゲート(AND8
と言う)に入力される。各チャンネルのSC1 の出力
と、AND4 の出力と、AND 8 の出力とはセレクタS
ELの第1、第2及び第3の入力端子にそれぞれ入力さ
れ、いずれかの出力が選択されて、信号分配部VDの対
応するANDの第2入力端子に帰還される。このように
セレクタで選択することによって、DUTの入出力デー
タがm=1,4,8のいずれのビット数であっても対応
することができる。
16,32…ビット構成に拡張できることは明らかであ
る。また、装置をm=1,4,8,16…のいずれかに
固定させてもよい。その場合は勿論セレクタは不要であ
る。
入出力データがmビット構成のDUTのN番地のメモリ
セル(m個より成る)に対して論理“1”(又は
“0”)データの書き込み(又は消去)が全て完了する
と、m入力アンドゲートの出力が信号分配回路VDの対
応するANDに帰還されてゲートが閉じられるので、そ
れ以後同時に試験されるn個のDUTに対する所定回数
の書き込み(又は消去)動作が完了するまでは、ライト
イネーブル信号WEは書き込みの完了したDUTには与
えられない。従ってそれ以上のデータの書き込み(又は
消去)は行われない。従って従来例で述べたような過剰
書き込み又は過剰消去が防止される。
比較部SCGを、m(m=1,4,8,…)ビット構成
の入出力データに対応できるようにし、第1論理比較器
の出力と、4入力アンドゲートの出力と、8入力アンド
ゲートの出力と、…のいずれかをセレクタで選択して、
帰還させる請求項2の場合には、試験装置を汎用化でき
る。
ック図。
Claims (2)
- 【請求項1】 信号発生部より入力されるライトイネー
ブル信号、論理“1”又は“0”のm(m≧1)ビット
構成のデータ及びアドレス信号を信号分配部によってn
(n≧1)チャンネルに分配して、同時に試験すべき高
々n個の被試験メモリ(フラッシュEEPROM)に供
給して、書き込み動作を行い、それら各被試験メモリに
書き込まれたデータを読み出し、論理比較部の対応する
チャンネルのm個の論理比較器にそれぞれ入力して、期
待値と比較し、それらの論理比較器より良/不良を示す
判定信号を出力し、これらの書き込み−読み出し−良否
判定の動作を同一被試験メモリの同一アドレスに対して
所定サイクル繰返し行った後、アドレスを変更して同様
の試験を順次行うメモリ試験装置において、 前記信号分配部では、2入力アンドゲートがチャンネル
毎に設けられ、nチャンネルに分岐されたライトイネー
ブル信号をその2入力アンドゲートの第1の入力端子に
入力し、その2入力アンドゲートの出力を対応する被試
験メモリのライトイネーブル端子に入力し、 前記データを構成するビット数m=1のとき、前記各チ
ャンネルの1個の前記論理比較器の前記判定信号を、対
応する前記2入力アンドゲートの第2の入力端子に帰還
させ、 m>1のとき、m入力アンドゲートがチャンネル毎に前
記論理比較部の出力側に設けられ、前記各チャンネルの
m個の前記論理比較器の判定信号を、そのm入力アンド
ゲートへ入力し、そのm入力アンドゲートの出力を、対
応する前記2入力アンドゲートの第2の入力端子に帰還
させることを特徴とする、 メモリ試験装置。 - 【請求項2】 請求項1に記載のメモリ試験装置におい
て、 前記信号発生部は、1,4,8,…,又はm(m=
2k ;k≧1の整数)ビット構成のデータを出力可能と
され、 前記信号分配部は、前記データの第1〜第mビットをそ
れぞれn(n≧1)チャンネルに分配して、対応する被
試験メモリに供給可能とされ、 前記論理比較部は、被試験メモリに書き込まれたデータ
を読み出したデータの第1乃至第mビットにそれぞれ対
応する第1乃至第m論理比較器をチャンネル毎に有し、 各チャンネルの前記第1乃至第4論理比較器の出力の論
理積をとる4入力アンドゲートと、各チャンネルの前記
第1乃至第8論理比較器の出力の論理積をとる8入力ア
ンドゲートと、…、各チャンネルの前記第1乃至第m論
理比較器の各出力の論理積をとる前記m入力アンドゲー
トとが前記論理比較部の出力側に設けられ、 被試験メモリの入出力データを構成するビット数に応じ
て、各チャンネルの、前記第1論理比較器の出力、前記
4入力アンドゲートの出力、前記8入力アンドゲートの
出力…,又は前記m入力アンドゲートの出力のいずれか
を選択して、前記信号分配部の対応する前記2入力アン
ドゲートに帰還させるセレクタが設けられることを特徴
とする。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29263892A JP3240709B2 (ja) | 1992-10-30 | 1992-10-30 | メモリ試験装置 |
KR1019930022458A KR0142659B1 (ko) | 1992-10-30 | 1993-10-27 | 메모리 시험장치 |
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Application Number | Priority Date | Filing Date | Title |
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JP29263892A JP3240709B2 (ja) | 1992-10-30 | 1992-10-30 | メモリ試験装置 |
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---|---|
JPH07192497A true JPH07192497A (ja) | 1995-07-28 |
JP3240709B2 JP3240709B2 (ja) | 2001-12-25 |
Family
ID=17784382
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29263892A Expired - Fee Related JP3240709B2 (ja) | 1992-10-30 | 1992-10-30 | メモリ試験装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5412662A (ja) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071019 Year of fee payment: 6 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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