JPH1073645A - 半導体デバイス試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速で動作するストローブ発生器を使用する
ことなく、低速動作半導体デバイスから高速動作半導体
デバイスまでを試験することができる半導体デバイス試
験装置を提供する 【解決手段】 同じ周波数の原ストローブパルスをそれ
ぞれ発生する４つのストローブパルス発生器によりスト
ローブ発生器６を構成し、ストローブパルス発生器と同
数の４つの論理比較回路５−１〜５−４を設け、さら
に、原ストローブパルス周波数の４倍の新しい高速のス
トローブ信号で、原ストローブパルス周波数の２倍に高
速化した新しい２つのストローブ信号で、及び原ストロ
ーブパルスの周波数と同じ周波数であるが位相が互いに
相違する新しい４つのストローブ信号で、それぞれレベ
ル比較器２からの出力信号Ｖを取り込み、期待値データ
信号と論理比較するモード１、モード２、及びモード３
のいずれかを設定するモード選択回路９を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般には、各種
の半導体デバイスを試験するための半導体デバイス試験
装置に関し、特定すると、半導体デバイスの代表例であ
る半導体集積回路（以下、ＩＣと称する）、特にＲＡＭ
（ランダムアクセスメモリ）、ＲＯＭ（リードオンリー
メモリ）、電荷転送デバイス（ＣＣＤ）などのようなＩ
Ｃメモリの良否を試験するための半導体デバイス試験装
置の論理比較部の改良に関する。

【０００２】なお、この発明の理解を容易にするため
に、以下においてはＩＣメモリの良否を試験するための
ＩＣメモリ試験装置にこの発明を適用した場合について
記載するが、この発明がＩＣメモリ以外のＩＣや、ＩＣ
以外の半導体デバイスの良否を試験するための半導体デ
バイス試験装置にも同様に適用できることは言うまでも
ない。

【０００３】

【従来の技術】ＩＣメモリ試験装置は、大ざっぱに言う
と、タイミング発生器（ストローブ発生器）、パターン
発生器、波形整形器、論理比較回路、及び不良解析メモ
リより構成されている。パターン発生器は、タイミング
発生器から供給される基準クロックに応答して、試験す
べきＩＣメモリ（一般に被試験デバイス（ＤＵＴ）と呼
ばれる）に供給されるアドレス信号、所定のパターンの
一連のテストデータ信号及び制御信号、論理比較回路に
供給される期待値データ信号等を発生する。アドレス信
号、テストデータ信号及び制御信号はいったん波形整形
器に入力され、ここで被試験ＩＣメモリの試験に必要と
される波形に整形されてから被試験ＩＣメモリに印加さ
れる。

【０００４】被試験ＩＣメモリは、制御信号の印加によ
ってテストデータの書き込み或いは読み出しが制御され
る。即ち、書き込み用の制御信号が印加されることによ
ってテストデータが、アドレス信号により指定された被
試験ＩＣメモリのアドレスに、順次に書き込まれ、ま
た、読み出し用の制御信号が印加されることによって、
アドレス信号により指定された被試験ＩＣメモリのアド
レスから、書き込まれたテストデータが順次に読み出さ
れる。

【０００５】被試験ＩＣメモリから読み出された読み出
しデータ信号は論理比較回路に与えられ、この論理比較
回路においてパターン発生器から出力される期待値デー
タ信号と比較される。比較結果が不一致であると、論理
比較回路は不一致を示す不良信号、いわゆるフェイル
(FAILURE) 信号を出力する。通常はフェイル信号として
論理「１」を出力する。これに対し、比較結果が一致で
あると、論理比較回路は一致を示す良信号、いわゆるパ
ス (PASS) 信号を出力する。フェイル信号が論理「１」
であるのでパス信号として論理「０」を出力する。フェ
イル信号は不良解析メモリに送られ、記憶されるが、パ
ス信号は通常記憶されない。

【０００６】１テストサイクルが終了した後、不良解析
メモリに記憶されたフェイル信号の個数、発生場所等を
考慮して被試験ＩＣメモリの良否が判断される。ＩＣメ
モリの良否を試験する従来のこの種のＩＣメモリ試験装
置の一例について、特に論理比較部の構成を主として示
す図１１を参照して説明する。１つのテストサイクルを
構成する一連のテスト周期のそれぞれにおいて、被試験
ＩＣメモリ１の各端子（ピン）から読み出された応答信
号は、初めに、対応するレベル比較器２に供給され、こ
こでその信号レベル（通常は電圧レベル）が基準のレベ
ルと比較される。基準のレベルは被試験ＩＣメモリから
の出力が論理「１」のときに使用される基準電圧ＶＯＨ
と被試験ＩＣメモリからの出力が論理「０」のときに使
用される基準電圧ＶＯＬの２つがあり、図示の回路例で
は基準電圧ＶＯＨと比較される場合には、レベル比較器
２からはパスのときには論理「１」が、フェイルのとき
には論理「０」が出力される。また、基準電圧ＶＯＬと
比較される場合には、レベル比較器２からはパスのとき
には論理「０」が、フェイルのときには論理「１」が出
力される。図には被試験ＩＣメモリ１の１つのピンに関
する回路構成のみを示すが、他のピンに関する回路構成
も同じである。

【０００７】レベル比較器２からの出力信号Ｖ（図１２
（ａ））は論理比較回路５に供給される。論理比較回路
５は２つの論理比較回路５ａ及び５ｂから構成されてお
り、出力信号Ｖは２つに分岐されて両論理比較回路５ａ
及び５ｂにそれぞれ供給される。両論理比較回路５ａ及
び５ｂは同じ回路構成を有し、それぞれラッチ回路３ａ
及び３ｂと排他的ＯＲゲート４ａ及び４ｂとから構成さ
れている。レベル比較器２からの出力信号Ｖは両論理比
較回路５ａ及び５ｂのラッチ回路３ａ及び３ｂにそれぞ
れ供給される。これらラッチ回路３ａ、３ｂのクロック
端子には、ストローブ発生器（タイミング発生器）６よ
り周波数が同一（例えば１００ＭＨｚ）で位相の異なる
ストローブ信号Ｓａ、Ｓｂ（図１２（ｂ）、（ｃ））が
それぞれ供給され、各ストローブ信号の立下り時点（エ
ッジ）でレベル比較器２からの出力信号Ｖをラッチ回路
３ａ、３ｂにそれぞれ取り込む。つまり、各ストローブ
信号の立下りエッジにおける出力信号Ｖがラッチ回路３
ａ、３ｂにそれぞれラッチされる。

【０００８】レベル比較器２からの出力信号Ｖは１テス
トサイクルの各テスト周期Ｔごとに更新される。各テス
ト周期Ｔはストローブ信号Ｓａ、Ｓｂの周期に等しく、
ストローブ信号の周波数をｆｓとすれば、Ｔ＝１／ｆｓ
となる。各ラッチ回路３ａ、３ｂの出力信号は対応する
論理比較回路５ａ、５ｂの排他的ＯＲゲート４ａ、４ｂ
の一方の入力端子にそれぞれ入力され、パターン発生器
から出力される期待値データ信号Ｅａ、Ｅｂと論理比較
される。期待値データ信号Ｅａ、Ｅｂは被試験ＩＣメモ
リ１に印加されるテストデータ信号と同じ論理の信号で
あるから、被試験ＩＣメモリ１からの出力が論理「１」
であるべきであるときには、排他的ＯＲゲート４ａ、４
ｂの他方の入力端子にそれぞれ入力される期待値データ
信号Ｅａ、Ｅｂは論理「１」であり、また、被試験ＩＣ
メモリ１からの出力が論理「０」であるべきであるとき
には、排他的ＯＲゲート４ａ、４ｂの他方の入力端子に
それぞれ入力される期待値データ信号Ｅａ、Ｅｂは論理
「０」である。よって、被試験ＩＣメモリ１からの出力
が論理「１」であるべきときにレベル比較器２から論理
「１」信号がラッチ回路３ａ、３ｂに入力された場合に
は期待値データ信号（論理「１」）と一致するので、排
他的ＯＲゲート４ａ、４ｂからは論理「０」信号、即
ち、パス信号が発生される。しかし、論理「０」信号が
ラッチ回路３ａ、３ｂに入力された場合には期待値デー
タ信号（論理「１」）と一致しないので、排他的ＯＲゲ
ート４ａ、４ｂからは論理「１」信号、即ち、フェイル
信号Ｆａ、Ｆｂが発生される。

【０００９】これに対し、被試験ＩＣメモリ１からの出
力が論理「０」であるべきときにレベル比較器２から論
理「０」信号がラッチ回路３ａ、３ｂに入力された場合
には期待値データ信号（論理「０」）と一致するので、
排他的ＯＲゲート４ａ、４ｂからは論理「０」信号、即
ち、パス信号が発生される。しかし、論理「１」信号が
ラッチ回路３ａ、３ｂに入力された場合には期待値デー
タ信号（論理「０」）と一致しないので、排他的ＯＲゲ
ート４ａ、４ｂからは論理「１」信号、即ち、フェイル
信号Ｆａ、Ｆｂが発生される。

【００１０】これらフェイル信号Ｆａ、Ｆｂはフェイル
選択回路７に入力され、いずれか一方のフェイル信号が
選択されて対応する不良解析メモリ８ａ又は８ｂに書き
込まれるか、或いは両フェイル信号Ｆａ、Ｆｂが対応す
る不良解析メモリ８ａ、８ｂにそれぞれ書き込まれる。

【００１１】

【発明が解決しようとする課題】このように従来のＩＣ
メモリ試験装置の論理比較部は、１つのストローブ発生
器（タイミング発生器）６を使用して被試験ＩＣメモリ
１の各端子から読み出される応答信号の信号レベルを、
１テストサイクルの各テスト周期Ｔ内の１つ又は２つの
時点（タイミング）で期待値データ信号と論理比較し、
被試験ＩＣメモリの良否を判定していた。この場合、ス
トローブ信号の周波数はストローブ発生器の性能（例え
ば１００ＭＨｚ）に依存するから、ストローブ発生器の
性能以上の周波数のストローブ信号を発生することはで
きない。従って、ストローブ発生器の性能を越える高速
（例えば２００ＭＨｚや４００ＭＨｚ）で動作するＩＣ
メモリの良否を判定することは不可能であった。

【００１２】また、例えばＤＲＡＭ（ダイナミックＲＡ
Ｍ）の性能をアクセスタイムに関して４分類したい場合
に、上記従来のＩＣメモリ試験装置ではストローブ信号
が２系統しかないので、分類するのに２つのテストサイ
クルを必要とする。このために分類作業に時間がかかる
という欠点があった。上記欠点は、ＩＣメモリ以外のＩ
Ｃや、ＩＣ以外の半導体デバイスの良否を試験するため
の半導体デバイス試験装置においても、同様の回路構成
の論理比較部を有している場合には発生する。

【００１３】さらに、最近では、半導体デバイス試験装
置において、１テストサイクルを構成する各テスト周期
及び論理比較を行うためのタイミングに多様性を持た
せ、低速で動作する半導体デバイスから高速で動作する
半導体デバイスまでを１台の半導体デバイス試験装置で
それらの種々の性能について試験できるようにして欲し
いと言う新しい要望が出されている。

【００１４】この発明の１つの目的は、高速で動作する
ストローブ発生器を使用することなく、低速で動作する
半導体デバイスから高速で動作する半導体デバイスまで
を、それらの種々の性能について、試験することができ
る半導体デバイス試験装置を提供することである。この
発明の他の目的は、低速で動作するストローブ発生器を
使用して、半導体デバイスの試験時間を短縮することが
できる半導体デバイス試験装置を提供することである。

【００１５】

【課題を解決するための手段】請求項１に記載の発明に
よれば、被試験半導体デバイスに所定のパターンの一連
のテストデータ信号を印加し、上記被試験半導体デバイ
スから読み出された読み出しデータ信号を論理比較回路
において期待値データ信号と論理比較し、比較結果が不
一致であるときに、その不一致を示すフェイル信号を出
力し、不良解析メモリに格納するように構成されている
半導体デバイス試験装置において、同じ周波数の原スト
ローブ信号をそれぞれ発生する複数のストローブ発生器
と、それぞれが１つの原ストローブ信号によって取り込
まれた上記被試験半導体デバイスからの読み出しデータ
信号を期待値データ信号と論理比較して、不一致のとき
にフェイル信号を発生する、上記ストローブ発生器の数
と同数の複数の論理比較回路と、上記複数のストローブ
発生器と上記複数の論理比較回路との間に設けられ、上
記複数のストローブ発生器からそれぞれ発生される原ス
トローブ信号に所定の遅延量を与えて、上記被試験半導
体デバイスからの読み出しデータ信号を対応する論理比
較回路に取り込むタイミングを制御するストローブ制御
回路と、１テストサイクルを構成する複数のテスト周期
のそれぞれにおいて、原ストローブ信号の周波数を、ス
トローブ発生器の数だけ倍増した周波数を有する新しい
ストローブ信号によって、上記被試験半導体デバイスか
らの読み出しデータ信号を対応する論理比較回路に取り
込むことができる第１テストモードを選択する第１モー
ド信号と、原ストローブ信号の周波数と同じ周波数を有
するが、位相が互いに相違する複数の新しいストローブ
信号によって、上記被試験半導体デバイスからの読み出
しデータ信号を複数のタイミングで対応する論理比較回
路に取り込むことができる第２テストモードを選択する
第２モード信号とを少なくとも発生するモード選択回路
とを具備する半導体デバイス試験装置が提供される。

【００１６】好ましい一実施形態においては、上記モー
ド選択回路は上記モード信号の中の選択された１つを上
記ストローブ制御回路に供給し、この供給されたモード
信号に応じて、上記ストローブ制御回路は原ストローブ
信号に与える遅延量を変化させる。好ましい他の実施形
態においては、上記モード選択回路は上記モード信号の
中の選択された１つを上記ストローブ制御回路と上記複
数のストローブ発生器とにそれぞれ供給し、この供給さ
れたモード信号に応じて、上記ストローブ制御回路は原
ストローブ信号に与える遅延量を変化させ、また、上記
複数のストローブ発生器はそれぞれ原ストローブ信号の
位相を変化させて出力する。

【００１７】好ましいさらに他の実施形態においては、
上記ストローブ制御回路は、上記複数のストローブ発生
器から出力される原ストローブ信号にそれぞれ所定の遅
延量を与える複数の遅延手段を有する遅延回路と、上記
複数の遅延手段に設定する遅延量に対応する遅延データ
を予め格納した遅延データ発生器と、この遅延データ発
生器からの遅延データを選択的に上記複数の遅延手段に
与える複数のゲート手段を有するゲート回路とから構成
されており、上記遅延データ発生器は、上記モード選択
回路から供給されるモード信号に応じて、対応する遅延
データを出力し、上記ゲート回路は、上記モード選択回
路から供給されるモード信号に応じて、所定のゲート手
段がイネーブルされる。

【００１８】請求項５に記載の発明によれば、上記複数
のストローブ発生器及び上記複数の論理比較回路の数は
４つ以上であり、上記モード選択回路は、１テストサイ
クルを構成する多数のテスト周期のそれぞれにおいて、
原ストローブ信号の周波数の４倍以上の周波数を有する
新しいストローブ信号によって、上記被試験半導体デバ
イスからの読み出しデータ信号を対応する論理比較回路
に取り込むことができる第１テストモードを選択する第
１モード信号と、原ストローブ信号の周波数の２倍以上
の周波数を有する新しいストローブ信号によって、上記
被試験半導体デバイスからの読み出しデータ信号を対応
する論理比較回路に取り込むことができる第２テストモ
ードを選択する第２モード信号と、原ストローブ信号の
周波数と同じ周波数を有するが、位相が互いに相違する
４つ以上の新しいストローブ信号によって、上記被試験
半導体デバイスからの読み出しデータ信号を４つ以上の
タイミングで対応する論理比較回路に取り込むことがで
きる第３テストモードを選択する第３モード信号とを少
なくとも発生する半導体デバイス試験装置が提供され
る。

【００１９】上記複数のストローブ発生器及び上記複数
の論理比較回路の数は４つ以上の偶数個であることが好
ましく、これらストローブ発生器は、上記モード選択回
路から上記第１モード信号が供給されると、１テストサ
イクルを構成する多数のテスト周期のそれぞれにおい
て、それぞれの原ストローブ信号をＴ／（４＋ｎ）（Ｔ
は１テスト周期、ｎは０を含む偶数）だけ順次ずらせて
出力し、上記モード選択回路から上記第２モード信号が
供給されると、１テストサイクルを構成する多数のテス
ト周期のそれぞれにおいて、初めに半分の原ストローブ
信号を同じ位相で、次に残りの半分の原ストローブ信号
を、初めの半分の原ストローブ信号の位相より大きいが
同じ位相で、かつそれらの位相差が最大でＴ／２時間以
内となるようにして出力し、上記モード選択回路から上
記第３モード信号が供給されると、１テストサイクルを
構成する多数のテスト周期のそれぞれにおいて、それぞ
れの原ストローブ信号を同じ位相で出力する。

【００２０】上記半導体デバイス試験装置は、さらに、
複数の不良解析メモリと、上記複数の論理比較回路から
それぞれ出力されるフェイル信号を選択的にこれら不良
解析メモリに供給するフェイル選択回路を含んでいても
よい。また、上記フェイル選択回路は、上記モード選択
回路から供給されるモード信号に応じて、上記複数の論
理比較回路から供給されるフェイル信号を格納する不良
解析メモリを選択する。

【００２１】

【発明の実施の形態】以下、この発明の好ましい実施形
態について添付図面を参照して詳細に説明する。図１は
この発明によるＩＣメモリ試験装置の一実施形態の主と
して論理比較部の回路構成を示し、図１１を参照して上
述した従来のＩＣメモリ試験装置と同様に、レベル比較
器２、論理比較回路５、ストローブ発生器（タイミング
発生器）６、フェイル選択回路７、及び不良解析メモリ
８を含む。

【００２２】この実施形態においてはストローブ発生器
６は４つの原ストローブパルスＳＡ′、ＳＢ′、ＳＣ′
及びＳＤ′をそれぞれ発生する第１、第２、第３及び第
４の４つのストローブパルス発生器より構成されてお
り、対応的に論理比較回路５も第１、第２、第３及び第
４の４つの論理比較回路５−１、５−２、５−３及び５
−４より構成されている。これら論理比較回路５−１〜
５−４はすべて同一の回路構成でよく、例えば図１１に
示した従来例の論理比較回路と同様に、ラッチ回路と排
他的ＯＲゲートとによって構成することができる。

【００２３】レベル比較器２は、１つのテストサイクル
を構成する一連のテスト周期のそれぞれにおいて被試験
ＩＣメモリ１の各端子（ピン）から読み出された読み出
しデータ信号の信号レベル（通常は電圧レベル）を基準
のレベル信号と比較する。このレベル比較器２の動作は
上記従来例と同じであるので、ここでは詳細な説明を省
略する。

【００２４】また、この実施形態においてはストローブ
発生器６と論理比較回路５との間にストローブ制御回路
１０が挿入され、第１〜第４のストローブパルス発生器
から出力される原ストローブパルスＳＡ′〜ＳＤ′はこ
のストローブ制御回路１０の遅延回路１４によってそれ
らの遅延量が制御された後で対応する論理比較回路５−
１〜５−４に送られる。

【００２５】具体的に言うと、第１ストローブパルス発
生器の原ストローブパルスＳＡ′は遅延回路１４の第１
遅延手段ＤＬａを直列に介して第１論理比較回路５−１
に送られ、第２ストローブパルス発生器の原ストローブ
パルスＳＢ′は遅延回路１４の第２遅延手段ＤＬｂを直
列に介して第２論理比較回路５−２に送られ、第３スト
ローブパルス発生器の原ストローブパルスＳＣ′は遅延
回路１４の第３遅延手段ＤＬｃを直列に介して第３論理
比較回路５−３に送られ、第４ストローブパルス発生器
の原ストローブパルスＳＤ′は遅延回路１４の第４遅延
手段ＤＬｄを直列に介して第４論理比較回路５−４に送
られる。

【００２６】ストローブ制御回路１０は上記遅延回路１
４の他に、遅延データ発生器１２とゲート回路１３とを
含む。遅延データ発生器１２はこの実施形態では第１、
第２、第３及び第４の４つの遅延データＳ１Ｄ、Ｓ２
Ｄ、Ｓ３Ｄ及びＳ４Ｄを発生し、ゲート回路１３に供給
する。ゲート回路１３はこの実施形態では第１、第２、
第３、・・・、第７の７つのＡＮＤゲートＡ１、Ａ２、
Ａ３、・・・、Ａ７より構成されており、第１遅延デー
タＳ１Ｄは第１、第２、第３の３つのＡＮＤゲートＡ
１、Ａ２、Ａ３の一方の入力に供給され、第２遅延デー
タＳ２Ｄは第４、第５の２つのＡＮＤゲートＡ４、Ａ５
の一方の入力に供給され、第３遅延データＳ３Ｄは第６
ＡＮＤゲートＡ６の一方の入力にのみ供給され、第４遅
延データＳ４Ｄは第７ＡＮＤゲートＡ７の一方の入力に
のみ供給される。

【００２７】第１ＡＮＤゲートＡ１の出力は第１〜第４
のすべての遅延手段ＤＬａ〜ＤＬｄに供給され、第２Ａ
ＮＤゲートＡ２の出力は第１、第３遅延手段ＤＬａ、Ｄ
Ｌｃに供給され、第３ＡＮＤゲートＡ３の出力は第１遅
延手段ＤＬａのみに供給され、第４ＡＮＤゲートＡ４の
出力は第２、第４遅延手段ＤＬｂ、ＤＬｄに供給され、
第５ＡＮＤゲートＡ５の出力は第２遅延手段ＤＬｂのみ
に供給され、第６ＡＮＤゲートＡ６の出力は第３遅延手
段ＤＬｃのみに供給され、そして第７ＡＮＤゲートＡ７
の出力は第４遅延手段ＤＬｄのみに供給される。よっ
て、この実施形態では各遅延手段ＤＬａ〜ＤＬｄに３つ
のＡＮＤゲートの出力の中の選択された１つがそれぞれ
供給されることになるが、第１遅延手段ＤＬａには第１
遅延データＳ１Ｄのみが供給され、第２遅延手段ＤＬｂ
には第１遅延データＳ１Ｄと第２遅延データＳ２Ｄの中
の選択された１つが供給され、第３遅延手段ＤＬｃには
第１遅延データＳ１Ｄと第３遅延データＳ３Ｄの中の選
択された１つが供給され、第４遅延手段ＤＬｄには第１
遅延データＳ１Ｄと第２遅延データＳ２Ｄと第４遅延デ
ータＳ４Ｄの中の選択された１つが供給される。

【００２８】これら遅延手段ＤＬａ〜ＤＬｄに供給され
る遅延データによってそれらの遅延量が設定され、第１
〜第４のストローブパルス発生器からのストローブパル
スＳＡ′〜ＳＤ′に所定の遅延量を与える。上記ゲート
回路１３のＡＮＤゲートＡ１〜Ａ７はそれらの他方の入
力にモード選択回路９からモード信号が供給されること
によってイネーブル（可能化）状態となり、遅延データ
発生器１２から供給される遅延データを通過させる。

【００２９】この実施形態ではモード選択回路９によっ
てモード１、モード２、モード３の３つのモードが設定
できるように構成されており、モード１を設定する場合
には対応するモード信号Ｍ１が、また、モード２を設定
する場合には対応するモード信号Ｍ２が、そしてモード
３を設定する場合には対応するモード信号Ｍ３がモード
選択回路９から発生される。

【００３０】モード選択回路９は、３つの固定接点ａ、
ｂ、ｃと１つの可動接点ｄとを有するロータリ式の切り
換えスイッチであるモードスイッチＳＷを含む。可動接
点ｄは電源Ｅの正極に接続され、固定接点ａ、ｂ、ｃは
出力端子Ｏ１、Ｏ２、Ｏ３にそれぞれ接続されると共
に、それぞれ抵抗器Ｒ１、Ｒ２、Ｒ３を通じて共通電位
点に接続されている。なお、電源Ｅの負極も共通電位点
に接続されている。従って、可動接点ｄと接続された固
定接点から高論理レベル（Ｈレベル）のモード信号が出
力される。

【００３１】モードスイッチＳＷの可動接点ｄを固定接
点ａに接続することによってモード１が選択され、対応
する出力端子Ｏ１から第１モード信号Ｍ１が出力されて
ゲート回路１３のＡＮＤゲートＡ１の他方の入力、遅延
データ発生器１２、ストローブ発生器６、及びフェイル
選択回路７に送られる。また、モードスイッチＳＷの可
動接点ｄを固定接点ｂに接続することによってモード２
が選択され、対応する出力端子Ｏ２から第２モード信号
Ｍ２が出力されてゲート回路１３のＡＮＤゲートＡ２、
Ａ４の他方の入力、遅延データ発生器１２、ストローブ
発生器６、及びフェイル選択回路７に送られる。さら
に、モードスイッチＳＷの可動接点ｄを固定接点ｃに接
続することによってモード３が選択され、対応する出力
端子Ｏ３から第３モード信号Ｍ３が出力されてゲート回
路１３のＡＮＤゲートＡ３、Ａ５、Ａ６、Ａ７の他方の
入力、遅延データ発生器１２、ストローブ発生器６、及
びフェイル選択回路７に送られる。

【００３２】これらモード信号Ｍ１、Ｍ２、Ｍ３がスト
ローブ発生器６に与えられると、ストローブ発生器６の
第１〜第４のストローブパルス発生器から同一の周波数
ｆｓ（＝１／Ｔ）を持ち、かつ位相（タイミング）が各
モードで異なる原ストローブパルスＳＡ′、ＳＢ′、Ｓ
Ｃ′、ＳＤ′がそれぞれ発生される。この実施形態で
は、モード１が選択された場合には、原ストローブパル
スの位相は、図３に示すように、第１ストローブパルス
ＳＡ′を基準としてＴ／４だけ順次遅れるように設定さ
れる。従って、１テストサイクルを構成する一連のテス
ト周期の中の１つのテスト周期Ｔ（例えば１０ｎｓ）に
おいて位相がそれぞれ相違する４つの原ストローブパル
スＳＡ′、ＳＢ′、ＳＣ′、ＳＤ′を発生することがで
き、各テスト周期Ｔは４つのサイクルに分割されるか
ら、図３ｊに示すように４倍の周波数の高速のストロー
ブパルスＳ１を発生することができる。

【００３３】モード２が選択された場合には、原ストロ
ーブパルスの位相は、図５に示すように、第１ストロー
ブパルスＳＡ′と第２ストローブパルスＳＢ′が同じ位
相（この例では基準位相）となり、第３ストローブパル
スＳＣ′と第４ストローブパルスＳＤ′が第１ストロー
ブパルスＳＡ′又は第２ストローブパルスＳＢ′よりＴ
／２遅れた同じ位相となるように設定される。従って、
１つのテスト周期Ｔにおいて４つの原ストローブパルス
ＳＡ′、ＳＢ′、ＳＣ′、ＳＤ′が発生されるが、モー
ド２では各テスト周期Ｔは２つのサイクルに分割される
だけであるので、図５ｊ及びｋに示すストローブパルス
Ｓ１及びＳ２を合算した２倍の周波数のストローブパル
スが発生できることになる。

【００３４】さらに、モード３が選択された場合には、
原ストローブパルスの位相は、図７に示すように、すべ
て同じ位相（この例では基準位相）となるように設定さ
れる。従って、１つのテスト周期Ｔにおいて４つの原ス
トローブパルスが発生されるが、モード３では各テスト
周期Ｔはさらには分割されないから、テストデータ信号
と同じ周波数のストローブパルスが発生されることにな
る。

【００３５】以上の結果をまとめると、図９に示すよう
になる。ストローブ発生器６から出力される４つの原ス
トローブパルスＳＡ′〜ＳＤ′は、上述したように、ス
トローブ制御回路１０の遅延回路１４に入力され、対応
する遅延手段ＤＬａ〜ＤＬｄを通過する間に、これら遅
延手段によって各モードに応じた所定の遅延量（遅延時
間）が与えられる。即ち、原ストローブパルスＳＡ′〜
ＳＤ′は遅延回路１４において各モードに適合したスト
ローブパルスＳＡ〜ＳＤに変更されてストローブ制御回
路１０の出力端子Ｐ１〜Ｐ４から対応する論理比較回路
５−１〜５−４に供給される。

【００３６】各モードに応じてこれら遅延手段ＤＬａ〜
ＤＬｄに設定される遅延データは遅延データ発生器１２
からゲート回路１３を介して各遅延手段に与えられる。
遅延データ発生器１２は入力されたモード信号（Ｍ１、
Ｍ２、Ｍ３のいずれか１つ）に応じて、それに対応する
遅延データ（信号）Ｓ１Ｄ〜Ｓ４Ｄをゲート回路１３に
それぞれ供給する。

【００３７】この実施形態では、モード選択回路９によ
ってモード１が選択され、モード信号Ｍ１が遅延データ
発生器１２に入力されると、図３に示すように、すべて
の遅延データＳ１Ｄ〜Ｓ４Ｄがτ１（０≦τ１＜Ｔ／
４）の遅延量を持つように設定される。、また、モード
信号Ｍ２が遅延データ発生器１２に入力されると、図５
に示すように、遅延データＳ１ＤとＳ３Ｄが同じ遅延量
τ２-１を持ち、遅延データＳ２ＤとＳ４Ｄが遅延量τ
２-１とは異なる同じ遅延量τ２-２を持つように設定さ
れる。これら遅延量は、０≦τ２-１＜τ２-２＜Ｔ／２
の関係を有する。さらに、モード信号Ｍ３が遅延データ
発生器１２に入力されると、図７に示すように、遅延デ
ータＳ１Ｄ、Ｓ２Ｄ、Ｓ３Ｄ、Ｓ４Ｄの順に時間０〜Ｔ
の間で順次大きくなる遅延量τ３-１、τ３-２、τ３-
３、τ３-４を持つように設定される。即ち、０≦τ３-
１＜τ３-２＜τ３-３＜τ３-４＜Ｔの関係を有する。

【００３８】以上の結果をまとめると、図１０に示すよ
うになる。ゲート回路１３を構成する７つのアンドゲー
トＡ１〜Ａ７は入力されたモード信号（Ｍ１、Ｍ２、Ｍ
３のいずれか１つ）に応じて選択的にイネーブルされ、
選択されたモードに対応する遅延データＳ１Ｄ〜Ｓ４Ｄ
を遅延手段ＤＬａ〜ＤＬｄに与える。

【００３９】モード選択回路９によってモード１が選択
され、モード信号Ｍ１がゲート回路１３に入力される
と、第１アンドゲートＡ１のみがイネーブルされ、遅延
データＳ１Ｄ（遅延量τ１）が遅延手段ＤＬａ〜ＤＬｄ
にそれぞれ設定される。また、モード信号Ｍ２がゲート
回路１３に入力されると、第２アンドゲートＡ２と第４
アンドゲートＡ４のみがイネーブルされ、遅延データＳ
１Ｄ（遅延量τ２-１）が第１遅延手段ＤＬａと第３遅
延手段ＤＬｃに設定され、遅延データＳ２Ｄ（遅延量τ
２-２）が第２遅延手段ＤＬｂと第４遅延手段ＤＬｄに
設定される。さらに、モード信号Ｍ３がゲート回路１３
に入力されると、第３、第５、第６及び第７のアンドゲ
ートＡ３、Ａ５、Ａ６、Ａ７がイネーブルされ、遅延デ
ータＳ１Ｄ（遅延量τ３-１）が遅延手段ＤＬａに、遅
延データＳ２Ｄ（遅延量τ３-２）が遅延手段ＤＬｂ
に、遅延データＳ３Ｄ（遅延量τ３-３）が遅延手段Ｄ
Ｌｃに、そして遅延データＳ４Ｄ（遅延量τ３-４）が
遅延手段ＤＬｄにそれぞれ設定される。

【００４０】遅延手段ＤＬａ〜ＤＬｄによって各モード
に対応した位相調整が行われた原ストローブパルスＳ
Ａ′〜ＳＤ′は新たなストローブパルスＳＡ〜ＳＤとし
て対応する論理比較回路５−１〜５−４にそれぞれ供給
され、レベル比較器２からの出力信号Ｖを各ストローブ
パルスのこの例では立ち下がりエッヂでそれぞれストロ
ーブした出力信号Ｖと、パターン発生器（図示せず）か
ら出力される期待値データ信号Ｅ１〜Ｅ４とをそれぞれ
論理比較する。これら論理比較回路５−１〜５−４は、
従来例と同様に、比較結果が不一致であると、不一致を
示すフェイル信号Ｆ１〜Ｆ４、この例では論理「１」、
を出力する。これに対し、比較結果が一致であると、論
理比較回路は一致を示すパス信号、この例では論理
「０」、を出力する。

【００４１】論理比較回路５−１〜５−４から出力され
るフェイル信号Ｆ１〜Ｆ４はフェイル選択回路７に入力
される。フェイル選択回路７は、このフェイル選択回路
７に入力されるモード信号Ｍ１、Ｍ２、Ｍ３及びストロ
ーブ選択信号ＳｉＳＥＬ（ｉ＝１〜４）に応じて入力フ
ェイル信号が格納される不良解析メモリ８−１〜８−４
を選択し、入力フェイル信号を選択された不良解析メモ
リに格納する。

【００４２】フェイル選択回路７の一具体例を図２に示
す。フェイル選択回路７はストローブ選択回路７ａとゲ
ート回路７ｂより構成されており、ストローブ選択回路
７ａはオン／オフスイッチである第１、第２、第３及び
第４の４つのストローブ選択用スイッチＳＷ１、ＳＷ
２、ＳＷ３及びＳＷ４を含み、これらストローブ選択用
スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４の一端は電
源Ｅの正極に接続され、他端がストローブ選択回路７ａ
の出力端子Ｏ１〜Ｏ４にそれぞれ接続されると共に、抵
抗器Ｒ１、Ｒ２、Ｒ３及びＲ４を通じて共通電位点に接
続されている。なお、電源Ｅの他端も共通電位点に接続
されている。

【００４３】第１のストローブ選択用スイッチＳＷ１
は、モード１が選択されると、必ずオンに制御され、ま
た、モード２又はモード３が選択されると、選択的にオ
ンに制御され、高論理（Ｈ）レベルの第１のストローブ
選択信号Ｓ１ＳＥＬをストローブ選択回路７ａの出力端
子Ｏ１に発生する。第２のストローブ選択用スイッチＳ
Ｗ２は、モード２又はモード３が選択されると、選択的
にオンに制御され、Ｈレベルの第２のストローブ選択信
号Ｓ２ＳＥＬをストローブ選択回路７ａの出力端子Ｏ２
に発生する。第３及び第４のストローブ選択用スイッチ
ＳＷ３及びＳＷ４は、モード３が選択されると、選択的
にオンに制御され、Ｈレベルの第３及び第４のストロー
ブ選択信号Ｓ３ＳＥＬ及びＳ４ＳＥＬをストローブ選択
回路７ａの出力端子Ｏ３及び０４にそれぞれ発生する。

【００４４】第１ストローブ選択信号Ｓ１ＳＥＬはゲー
ト回路７ｂの４つのアンドゲートＡ１−１、Ａ１−２、
Ａ１−３、Ａ１−４にそれぞれ入力され、第２ストロー
ブ選択信号Ｓ２ＳＥＬは２つのアンドゲートＡ２−１、
Ａ２−２にそれぞれ入力される。また、第３ストローブ
選択信号Ｓ３ＳＥＬはアンドゲートＡ３に、第４ストロ
ーブ選択信号Ｓ４ＳＥＬはアンドゲートＡ４に、それぞ
れ入力される。このように各アンドゲートの１つの入力
端子にはストローブ選択信号ＳｉＳＥＬ（ｉ＝１〜４）
のいずれかが入力される。

【００４５】モード１が選択されると、Ｈレベルのモー
ド信号Ｍ１がアンドゲートＡ１−１及びＡ１−３にはオ
アゲートＯＲ１及びＯＲ４をそれぞれ介して、また、ア
ンドゲートＡ１−２及びＡ１−４には直接に、それぞれ
与えられ、同時にこれらのアンドゲートには上述したよ
うに第１ストローブ選択信号Ｓ１ＳＥＬが与えられるの
で、これらアンドゲートＡ１−１〜Ａ１−４はイネーブ
ルされ、これによりフェイル信号Ｆ１〜Ｆ４がそれぞれ
対応する不良解析メモリ８−１〜８−４に入力されて記
憶される。モード２が選択されると、モード信号Ｍ２が
アンドゲートＡ１−１、Ａ２−１及びＡ１−３にはオア
ゲートＯＲ１、ＯＲ２及びＯＲ４をそれぞれ介して、ま
た、アンドゲートＡ２−２には直接に、それぞれ与えら
れる。従って、第１ストローブ選択信号Ｓ１ＳＥＬを発
生させれば、アンドゲートＡ１−１及びＡ１−３がイネ
ーブルされるから、フェイル信号Ｆ１（ストローブ信号
Ｓ１の奇数サイクルのフェイル情報）及びフェイル信号
Ｆ３（ストローブ信号Ｓ１の偶数サイクルのフェイル情
報）がそれぞれ対応する不良解析メモリ８−１及び８−
３に格納される。これに対し、第２ストローブ選択信号
Ｓ２ＳＥＬを発生させれば、アンドゲートＡ２−１及び
Ａ２−２がイネーブルされるから、フェイル信号Ｆ２
（ストローブ信号Ｓ２の奇数サイクルのフェイル情報）
及びＦ４（ストローブ信号Ｓ２の偶数サイクルのフェイ
ル情報）がそれぞれ対応する不良解析メモリ８−２及び
８−４に格納される。なお、第１ストローブ選択信号Ｓ
１ＳＥＬと第２ストローブ選択信号Ｓ２ＳＥＬを同時に
発生させることもできる。そのときにはすべてのフェイ
ル信号Ｆ１〜Ｆ４がそれぞれ対応する不良解析メモリ８
−１〜８−４に格納される。

【００４６】モード３が選択されると、モード信号Ｍ３
がアンドゲートＡ１−１及びＡ２−１にはオアゲートＯ
Ｒ１及びＯＲ２をそれぞれ介して、また、アンドゲート
Ａ３及びＡ４には直接に、それぞれ入力される。従っ
て、第１ストローブ選択信号Ｓ１ＳＥＬを発生させれ
ば、アンドゲートＡ１−１のみがイネーブルされるの
で、フェイル信号Ｆ１（ストローブ信号Ｓ１の各サイク
ルのフェイル情報）のみが対応する不良解析メモリ８−
１に格納される。また、第２ストローブ選択信号Ｓ２Ｓ
ＥＬを発生させれば、アンドゲートＡ２−１のみがイネ
ーブルされるので、フェイル信号Ｆ２（ストローブ信号
Ｓ２の各サイクルのフェイル情報）が対応する不良解析
メモリ８−２に格納される。さらに、第３ストローブ選
択信号Ｓ３ＳＥＬ又は第４ストローブ選択信号Ｓ４ＳＥ
Ｌを発生させれば、アンドゲートＡ３又はＡ４がイネー
ブルされるから、フェイル信号Ｆ３（ストローブ信号Ｓ
３の各サイクルのフェイル情報）又はＦ４（ストローブ
信号Ｓ４の各サイクルのフェイル情報）が対応する不良
解析メモリ８−３又は８−４に格納される。なお、第１
〜第４の４つのストローブ選択信号の内の任意の複数個
を同時に発生させることもできる。

【００４７】次に、第１〜第３の各モードが選択された
ときの上記構成の論理比較部の動作について説明する。
まず、モード１は、図３及び図４に示すように、ストロ
ーブ発生器６の４つのストローブパルス発生器で発生さ
れた原ストローブパルスＳＡ′〜ＳＤ′の周波数ｆｓ
（例えば１００ＭＨｚ）の４倍の周波数を持つ新しい高
速ストローブ信号Ｓ１（図３ｊ）を使用して、一定の位
相条件（τ１）で、かつ所定のパターンの一連のテスト
データ信号の周波数ｆｔ＝４ｆｓを被試験ＩＣメモリに
印加することによって、被試験ＩＣメモリを試験するた
めのモードである。

【００４８】モード１が選択された場合には、フェイル
選択回路７はそのゲート回路７ｂに与えるストローブ選
択信号として第１ストローブ選択信号Ｓ１ＳＥＬを選択
しなければならない。第１ストローブ選択信号Ｓ１ＳＥ
Ｌを選択することにより論理比較回路５−１〜５−４か
ら出力されるフェイル信号Ｆ１〜Ｆ４は対応する不良解
析メモリ８−１〜８−４にそれぞれ格納される。

【００４９】図４から分かるように、論理比較回路５−
１から出力されるフェイル信号Ｆ１はストローブ信号Ｓ
１のテスト周期１、５、９、・・・におけるフェイル情
報となり、論理比較回路５−２から出力されるフェイル
信号Ｆ２はストローブ信号Ｓ１のテスト周期２、６、１
０、・・・におけるフェイル情報となり、論理比較回路
５−３から出力されるフェイル信号Ｆ３はストローブ信
号Ｓ１のテスト周期３、７、１１、・・・におけるフェ
イル情報となり、そして論理比較回路５−４から出力さ
れるフェイル信号Ｆ４はストローブ信号Ｓ１のテスト周
期４、８、１２、・・・におけるフェイル情報となる。

【００５０】モード２は、図５及び６に示すように、ス
トローブ発生器６の４つのストローブパルス発生器で発
生された原ストローブパルスの周波数ｆｓの２倍の周波
数で、かつ位相の異なる新しい２つのストローブ信号Ｓ
１及びＳ２（図５ｊ及び５ｋ）を使用して、テストデー
タ信号の周波数ｆｔを２ｆｓに高速化して位相の異なる
２つの比較タイミング（比較エッジとも言う）でストロ
ーブすることによって被試験ＩＣメモリを試験するため
のモードである。

【００５１】モード２が選択された場合には、フェイル
選択回路７はそのゲート回路７ｂに与えるストローブ選
択信号として、第１ストローブ選択信号Ｓ１ＳＥＬ又は
第２ストローブ選択信号Ｓ２ＳＥＬを単独で選択しても
よいし、両方を選択してもよい。図６から理解できるよ
うに、論理比較回路５−１から出力されるフェイル信号
Ｆ１はストローブ信号Ｓ１のテスト周期１、３、５、・
・・におけるフェイル情報となり、論理比較回路５−２
から出力されるフェイル信号Ｆ２はストローブ信号Ｓ２
のテスト周期１、３、５、・・・におけるフェイル情報
となり、論理比較回路５−３から出力されるフェイル信
号Ｆ３はストローブ信号Ｓ１のテスト周期２、４、６、
・・・におけるフェイル情報となり、そして論理比較回
路５−４から出力されるフェイル信号Ｆ４はストローブ
信号Ｓ２のテスト周期２、４、６、・・・におけるフェ
イル情報となる。

【００５２】モード３は、図７及び図８に示すように、
ストローブ発生器６の各ストローブパルス発生器で発生
された原ストローブパルスの周波数ｆｓと同じ周波数
で、かつ位相の異なる新しい４つのストローブ信号Ｓ１
〜Ｓ４を使用して、テストデータ信号の周波数ｆｔ＝ｆ
ｓで、かつ異なる４つの比較タイミングで被試験ＩＣメ
モリを試験するためのモードである。

【００５３】モード３が選択された場合には、フェイル
選択回路７はそのゲート回路７ｂに与えるフェイル選択
信号として第１〜第４ストローブ選択信号Ｓ１ＳＥＬ〜
Ｓ４ＳＥＬの任意の１つ又は複数個を選択することがで
きる。図８から理解できるように、論理比較回路５−１
から出力されるフェイル信号Ｆ１はストローブ信号Ｓ１
のテスト周期１、２、３、・・・におけるフェイル情報
となり、論理比較回路５−２から出力されるフェイル信
号Ｆ２はストローブ信号Ｓ２のテスト周期１、２、３、
・・・におけるフェイル情報となり、論理比較回路５−
３から出力されるフェイル信号Ｆ３はストローブ信号Ｓ
３のテスト周期１、２、３、・・・におけるフェイル情
報となり、そして論理比較回路５−４から出力されるフ
ェイル信号Ｆ４はストローブ信号Ｓ４のテスト周期１、
２、３、・・・におけるフェイル情報となる。

【００５４】

【発明の効果】上記構成の論理比較部を備えたＩＣメモ
リ試験装置によれば、ストローブ発生器６を同じ周波数
の原ストローブパルスをそれぞれ発生する４つのストロ
ーブパルス発生器により構成し、かつストローブパルス
発生器と同数の４つの論理比較回路を設けたので、モー
ド選択回路９によって、原ストローブパルスの周波数ｆ
ｓの４倍の新しい高速のストローブ信号でレベル比較器
２からの出力信号Ｖを取り込み、期待値データ信号と論
理比較するモード１と、原ストローブパルスの周波数ｆ
ｓの２倍に高速化した新しい２つのストローブ信号でレ
ベル比較器２からの出力信号Ｖを取り込み、期待値デー
タ信号と論理比較するモード２と、原ストローブパルス
の周波数ｆｓと同じ周波数であるが位相が互いに相違す
る新しい４つのストローブ信号でレベル比較器２からの
出力信号Ｖを取り込み、期待値データ信号と論理比較す
るモード３のいずれかを設定することができる。

【００５５】従って、モード１を設定すると、レベル比
較器２からの出力信号Ｖは各テスト周期Ｔにおいて同一
位相の４つのストローブ信号でＴ／４サイクルごとにス
トローブされるから、原ストローブパルスの周波数ｆｓ
を例えば１００ＭＨｚとすれば、その４倍の４００ＭＨ
ｚの最高周波数のストローブ信号でレベル比較器２から
の出力信号Ｖを取り込むことができる。よって、高速動
作するＩＣメモリでもテストすることができる。

【００５６】また、モード２を設定すると、レベル比較
器２からの出力信号Ｖは各テスト周期Ｔにおいて位相の
異なる２つのストローブ信号でＴ／２サイクルごとにス
トローブされるから、原ストローブパルスの周波数ｆｓ
を例えば１００ＭＨｚとすれば、２００ＭＨｚの２倍の
周波数のストローブ信号でレベル比較器２からの出力信
号Ｖを取り込むことができる。よって、高速動作するＩ
Ｃメモリでもテストすることができる。その上、同時に
２種類のフェイル情報を取り込むことができるので、試
験時間を短縮することが可能となる。

【００５７】さらに、モード３を設定すると、レベル比
較器２からの出力信号Ｖは各テスト周期Ｔにおいて位相
の異なる４つのストローブ信号でストローブされる。こ
の場合、各ストローブ信号の周波数は原ストローブパル
スの周波数ｆｓと同じであるが、同時に４種類のフェイ
ル情報を取り込むことができるので、試験時間を大幅に
短縮することが可能となる。

【００５８】例えば、ＤＲＡＭをアクセスタイムによっ
て４種類に分類する場合に、モード２の場合には２種類
のフェイル情報しか取り込めないから、２回のテストサ
イクルを必要とする。これに対し、モード３の場合に
は、４種類のフェイル情報を同時に取り込むことができ
るから、１回のテストサイクルで分類作業が終了する。
従って、試験時間をほぼ１／２に短縮することができ
る。

【００５９】上記実施形態では、ストローブ信号発生器
と論理比較回路を４つずつ、即ち、４チャネル分、設け
た場合を例に取って説明したが、ストローブ信号発生器
と論理比較回路の個数はさらに多くてもよい。ストロー
ブ信号発生器と論理比較回路とを５チャネル以上設けた
場合にはモード１、モード２、モード３の他に必要に応
じて種々のモードを設けることができる。その上、原ス
トローブ信号の周波数の５倍以上のストローブ信号でレ
ベル比較器２からの出力信号Ｖを取り込むことが可能と
なる。

【００６０】勿論、ストローブ信号発生器と論理比較回
路とを２チャネル以上設ければ、原ストローブ信号の周
波数の２倍以上の高速ストローブ信号でレベル比較器２
からの出力信号Ｖを取り込むことができるので、従来の
ＩＣメモリ試験装置ではテストすることができない、原
ストローブ信号の周波数の２倍以上の高速で動作するＩ
Ｃメモリのテストを行うことができるという利点があ
る。

【００６１】また、上記実施形態では、フェイル選択回
路７として、ストローブ選択回路７ａをフェイル選択回
路７の内部に設けた場合を例示したが、ストローブ選択
回路７ａはフェイル選択回路７の外部に設けてもよい。
なお、各論理比較回路ごとに期待値データ発生器を設け
れば、被試験ＩＣメモリの同一ピン、同一テスト周期に
おいてストローブ信号ごとに期待値データを変えること
ができるので、種々のテストを短時間で実行することが
可能になる。

【００６２】また、各モードにおける新しいストローブ
信号ＳＡ〜ＳＤの発生のタイミングを、ストローブ発生
器６のストローブパルスの発生タイミング（図９）とス
トローブ制御回路１０で与える遅延量（図１０）とによ
って決定するようにしたが、この発明は上記実施形態の
構成に限定されるものではなく、ストローブ発生器６の
ストローブパルスの発生タイミングを全て同じにしてス
トローブ制御回路１０によって与える遅延量のみで新し
いストローブ信号ＳＡ〜ＳＤの発生のタイミングを決定
してもよいことは言うまでもない。

【００６３】上記実施形態では、ＩＣメモリの良否を試
験するためのＩＣメモリ試験装置にこの発明を適用した
場合について記載したが、この発明がＩＣメモリ以外の
ＩＣや、ＩＣ以外の半導体デバイスの良否を試験するた
めの半導体デバイス試験装置にも同様に適用でき、同様
の作用効果が得られることは言うまでもない。上述した
ように、この発明によれば、半導体デバイス試験装置に
おいて、１テストサイクルを構成する各テスト周期及び
論理比較を行うためのタイミングに多様性を持たせるこ
とができるから、低速で動作する半導体デバイスから高
速で動作する半導体デバイスまでを１台の半導体デバイ
ス試験装置でそれらの種々の性能について試験すること
ができるという顕著な効果がある。即ち、半導体デバイ
ス試験装置の利便性を大幅に向上させることができる。

【図面の簡単な説明】

【図１】この発明によるＩＣメモリ試験装置の一実施形
態の主として論理比較部の回路構成を示すブロック図で
ある。

【図２】図１のＩＣメモリ試験装置に使用されたフェイ
ル選択回路の一具体例を示す回路図である。

【図３】図１のＩＣメモリ試験装置においてモード１を
選択した場合に、ストローブ発生器から出力されるスト
ローブパルス及びフェイル選択回路へ入力されるストロ
ーブパルスをそれぞれ示すタイミングチャートである。

【図４】図１のＩＣメモリ試験装置においてモード１を
選択した場合に、論理比較回路から出力されるフェイル
信号（Ｆ１〜Ｆ４）の内容を説明するための図である。

【図５】図１のＩＣメモリ試験装置においてモード２を
選択した場合に、ストローブ発生器から出力されるスト
ローブパルス及びフェイル選択回路へ入力されるストロ
ーブパルスをそれぞれ示すタイミングチャートである。

【図６】図１のＩＣメモリ試験装置においてモード２を
選択した場合に、論理比較回路から出力されるフェイル
信号（Ｆ１〜Ｆ４）の内容を説明するための図である。

【図７】図１のＩＣメモリ試験装置においてモード３を
選択した場合に、ストローブ発生器から出力されるスト
ローブパルス及びフェイル選択回路へ入力されるストロ
ーブパルスをそれぞれ示すタイミングチャートである。

【図８】図１のＩＣメモリ試験装置においてモード３を
選択した場合に、論理比較回路から出力されるフェイル
信号（Ｆ１〜Ｆ４）の内容を説明するための図である。

【図９】図１のＩＣメモリ試験装置に使用されたストロ
ーブ発生器から出力される原ストローブ信号ＳＡ′、Ｓ
Ｂ′、ＳＣ′、ＳＤ′の位相関係を示す図である。

【図１０】図１のＩＣメモリ試験装置に使用された遅延
データ発生器から出力される遅延データＳ１Ｄ、Ｓ２
Ｄ、Ｓ３Ｄ、Ｓ４Ｄの遅延量を説明するための図であ
る。

【図１１】従来のＩＣメモリ試験装置の主として論理比
較部の回路構成を示すブロック図である。

【図１２】図１１のＩＣメモリ試験装置に使用されたス
トローブ発生器から出力されるストローブパルスを示す
タイミングチャートである。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 被試験半導体デバイスに所定のパターン
   の一連のテストデータ信号を印加し、前記被試験半導体
   デバイスから読み出された読み出しデータ信号を論理比
   較回路において期待値データ信号と論理比較し、比較結
   果が不一致であるときに、その不一致を示すフェイル信
   号を出力し、不良解析メモリに格納するように構成され
   ている半導体デバイス試験装置において、 同じ周波数の原ストローブ信号をそれぞれ発生する複数
   のストローブ発生器と、 それぞれが１つの原ストローブ信号によって取り込まれ
   た前記被試験半導体デバイスからの読み出しデータ信号
   を期待値データ信号と論理比較して、不一致のときにフ
   ェイル信号を発生する、前記ストローブ発生器の数と同
   数の複数の論理比較回路と、 前記複数のストローブ発生器と前記複数の論理比較回路
   との間に設けられ、前記複数のストローブ発生器からそ
   れぞれ発生される原ストローブ信号に所定の遅延量を与
   えて、前記被試験半導体デバイスからの読み出しデータ
   信号を対応する論理比較回路に取り込むタイミングを制
   御するストローブ制御回路と、 １テストサイクルを構成する複数のテスト周期のそれぞ
   れにおいて、原ストローブ信号の周波数を、ストローブ
   発生器の数だけ倍増した周波数を有する新しいストロー
   ブ信号によって、前記被試験半導体デバイスからの読み
   出しデータ信号を対応する論理比較回路に取り込むこと
   ができる第１テストモードを選択する第１モード信号
   と、原ストローブ信号の周波数と同じ周波数を有する
   が、位相が互いに相違する複数の新しいストローブ信号
   によって、前記被試験半導体デバイスからの読み出しデ
   ータ信号を複数のタイミングで対応する論理比較回路に
   取り込むことができる第２テストモードを選択する第２
   モード信号とを少なくとも発生するモード選択回路とを
   具備することを特徴とする半導体デバイス試験装置。
2. 【請求項２】 前記モード選択回路は前記モード信号の
   中の選択された１つを前記ストローブ制御回路に供給
   し、この供給されたモード信号に応じて、前記ストロー
   ブ制御回路は原ストローブ信号に与える遅延量を変化さ
   せることを特徴とする請求項１に記載の半導体デバイス
   試験装置。
3. 【請求項３】 前記モード選択回路は前記モード信号の
   中の選択された１つを前記ストローブ制御回路と前記複
   数のストローブ発生器とにそれぞれ供給し、この供給さ
   れたモード信号に応じて、前記ストローブ制御回路は原
   ストローブ信号に与える遅延量を変化させ、また、前記
   複数のストローブ発生器はそれぞれ原ストローブ信号の
   位相を変化させて出力することを特徴とする請求項１に
   記載の半導体デバイス試験装置。
4. 【請求項４】 前記ストローブ制御回路は、前記複数の
   ストローブ発生器から出力される原ストローブ信号にそ
   れぞれ所定の遅延量を与える複数の遅延手段を有する遅
   延回路と、前記複数の遅延手段に設定する遅延量に対応
   する遅延データを予め格納した遅延データ発生器と、こ
   の遅延データ発生器からの遅延データを選択的に前記複
   数の遅延手段に与える複数のゲート手段を有するゲート
   回路とから構成されており、 前記遅延データ発生器は、前記モード選択回路から供給
   されるモード信号に応じて、対応する遅延データを出力
   し、 前記ゲート回路は、前記モード選択回路から供給される
   モード信号に応じて、所定のゲート手段がイネーブルさ
   れることを特徴とする請求項１に記載の半導体デバイス
   試験装置。
5. 【請求項５】 前記複数のストローブ発生器及び前記複
   数の論理比較回路の数は４つ以上であり、 前記モード選択回路は、１テストサイクルを構成する多
   数のテスト周期のそれぞれにおいて、原ストローブ信号
   の周波数の４倍以上の周波数を有する新しいストローブ
   信号によって、前記被試験半導体デバイスからの読み出
   しデータ信号を対応する論理比較回路に取り込むことが
   できる第１テストモードを選択する第１モード信号と、
   原ストローブ信号の周波数の２倍以上の周波数を有する
   新しいストローブ信号によって、前記被試験半導体デバ
   イスからの読み出しデータ信号を対応する論理比較回路
   に取り込むことができる第２テストモードを選択する第
   ２モード信号と、原ストローブ信号の周波数と同じ周波
   数を有するが、位相が互いに相違する４つ以上の新しい
   ストローブ信号によって、前記被試験半導体デバイスか
   らの読み出しデータ信号を４つ以上のタイミングで対応
   する論理比較回路に取り込むことができる第３テストモ
   ードを選択する第３モード信号とを少なくとも発生する
   ことを特徴とする請求項１に記載の半導体デバイス試験
   装置。
6. 【請求項６】 前記複数のストローブ発生器及び前記複
   数の論理比較回路の数は４つ以上の偶数個であり、これ
   らストローブ発生器は、 前記モード選択回路から前記第１モード信号が供給され
   ると、１テストサイクルを構成する多数のテスト周期の
   それぞれにおいて、それぞれの原ストローブ信号をＴ／
   （４＋ｎ）（Ｔは１テスト周期、ｎは０を含む偶数）だ
   け順次ずらせて出力し、 前記モード選択回路から前記第２モード信号が供給され
   ると、１テストサイクルを構成する多数のテスト周期の
   それぞれにおいて、初めに半分の原ストローブ信号を同
   じ位相で、次に残りの半分の原ストローブ信号を、初め
   の半分の原ストローブ信号の位相より大きいが同じ位相
   で、かつそれらの位相差が最大でＴ／２時間以内となる
   ようにして出力し、 前記モード選択回路から前記第３モード信号が供給され
   ると、１テストサイクルを構成する多数のテスト周期の
   それぞれにおいて、それぞれの原ストローブ信号を同じ
   位相で出力することを特徴とする請求項５に記載の半導
   体デバイス試験装置。
7. 【請求項７】 複数の不良解析メモリと、前記複数の論
   理比較回路からそれぞれ出力されるフェイル信号を選択
   的にこれら不良解析メモリに供給するフェイル選択回路
   をさらに含むことを特徴とする請求項１に記載の半導体
   デバイス試験装置。
8. 【請求項８】 前記フェイル選択回路は、前記モード選
   択回路から供給されるモード信号に応じて、前記複数の
   論理比較回路から供給されるフェイル信号を格納する不
   良解析メモリを選択することを特徴とする請求項７に記
   載の半導体デバイス試験装置。