JP2001222900A - 組込み自己試験用回路 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路内にシェイプの異なるＲＡＭが配置
されている場合においても、ダイアゴナルパターンを生
成するデータ生成器を共有できるようにすることによっ
て、集積回路内に占める面積増加を減少させることがで
きる組込み自己試験用回路を得る。 【解決手段】 テストを行うすべてのＲＡＭのＸアドレ
スを生成して出力するアップカウンタ付きのレジスタで
構成されたＸアドレスレジスタ２と、テストを行うすべ
てのＲＡＭのＹアドレスを生成して出力するアップカウ
ンタ付きのレジスタで構成されたＹアドレスレジスタ３
と、Ｘアドレスレジスタ２及びＹアドレスレジスタ３か
ら出力されるＸアドレス及びＹアドレスからテスト対象
となるＲＡＭに対してイネーブル信号を生成して出力す
るチップイネーブル制御回路部４とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路内で使用
されるＲＡＭをテストするための自己試験用回路（ＢＩ
ＳＴ）を組み込んだ集積回路に関し、特にＲＡＭに対す
る自己試験パターンとしてダイアゴナルパターンを生成
して供給するデータ生成器を備えた自己試験用回路を有
する集積回路に関する。

【０００２】

【従来の技術】近年の集積回路の大規模化及び高集積化
に伴い、集積回路に対するテストはますます困難な問題
となっており、テスト費用の削減及びテストの質的向上
が求められている。このようなことから、集積回路内に
あらかじめ自己試験用回路を組み込み、集積回路に自己
試験機能を備えさせている。従来、集積回路内のＲＡＭ
に対する自己試験用回路を備えた集積回路において、該
自己試験用回路は、ＲＡＭのアドレスをＸアドレスとＹ
アドレスに区別してアドレスを変化させるダイアゴナル
パターンを生成してＲＡＭのテストを行っていた。

【０００３】

【発明が解決しようとする課題】しかし、上記Ｘアドレ
ス及びＹアドレスの各ビット数は、ＲＡＭのシェイプに
応じてそれぞれ異なっていることから、集積回路内にシ
ェイプの異なるＲＡＭが配置されている場合、集積回路
内に、ダイアゴナルパターンを生成するデータ生成器を
ＲＡＭのシェイプごとに配置する必要があった。このた
め、集積回路において、ＲＡＭのシェイプの種類に比例
して自己試験用回路が占める面積が増加し、ハードウェ
アのオーバヘッドが増加するという問題があった。

【０００４】本発明は、上記のような問題を解決するた
めになされたものであり、集積回路内にシェイプの異な
るＲＡＭが配置されている場合においても、ダイアゴナ
ルパターンを生成するデータ生成器を共有できるように
することによって、集積回路内に占める面積増加を減少
させることができる組込み自己試験用回路を得ることを
目的とする。

【０００５】なお、本発明と異なるが、特開平５−２４
１８８２号公報で、組み合わせ型データ生成器とＬＦＳ
Ｒを有するＢＩＳＴ回路が開示されている。

【０００６】

【課題を解決するための手段】この発明に係る組込み自
己試験用回路は、集積回路内の被テストデバイスである
ＲＡＭにダイアゴナルパターンを供給するデータ生成回
路を備えた、集積回路における組込み自己試験用回路に
おいて、データ生成回路は、テストを行うすべてのＲＡ
ＭのＸアドレスを生成して出力するＸアドレスレジスタ
部と、テストを行うすべてのＲＡＭのＹアドレスを生成
して出力するＹアドレスレジスタ部と、Ｘアドレスレジ
スタ部及びＹアドレスレジスタ部から出力されたＸアド
レス及びＹアドレスから、テストを行うＲＡＭに対して
イネーブル信号を生成して出力するチップイネーブル制
御部と、テスト対象となるすべてのＲＡＭに対してテス
ト用データを生成して出力するシフトレジスタで構成さ
れたデータレジスタ部と、Ｘアドレスレジスタ部、Ｙア
ドレスレジスタ部及びデータレジスタ部の動作制御を行
う制御部とを備えるものである。

【０００７】また、上記チップイネーブル制御部は、Ｘ
アドレスレジスタ部及びＹアドレスレジスタ部から出力
されたＸアドレス及びＹアドレスから、テストを行うＲ
ＡＭのシェイプを特定し、該特定したシェイプのＲＡＭ
に対してイネーブル信号を生成して出力するようにして
もよい。

【０００８】具体的には、チップイネーブル制御部は、
Ｘアドレスレジスタ部及びＹアドレスレジスタ部から出
力されたＸアドレス及びＹアドレスの各ビット数から、
テストを行うＲＡＭのシェイプを特定する。

【０００９】また、上記Ｘアドレスレジスタ部及びＹア
ドレスレジスタ部を、アップカウンタ付きのレジスタで
構成するとよい。

【００１０】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態における集積回路の組込み自己試験用回路例を
示した概略のブロック図である。なお、図１では、集積
回路内で使用されるＲＡＭをテストするために集積回路
内に組み込まれた自己試験用回路（以下、ＢＩＳＴ回路
と呼ぶ）のデータ生成回路のみを示しており、その他の
部分は省略している。図１で示したＲＡＭ用ＢＩＳＴ回
路におけるデータ生成回路１は、ＲＡＭの自己試験パタ
ーンであるダイアゴナルパターンを被テストデバイスで
あるＲＡＭに供給する回路である。

【００１１】図１において、データ生成回路１は、テス
トを行うすべてのＲＡＭのＸアドレスを生成して出力す
るＸアドレスレジスタ２と、同様にＹアドレスを生成し
て出力するＹアドレスレジスタ３と、Ｘアドレスレジス
タ２及びＹアドレスレジスタ３から出力されるＸアドレ
ス及びＹアドレスからテスト対象となるＲＡＭに対して
イネーブル信号を生成して出力するチップイネーブル制
御回路部４とを備えている。更に、データ生成回路１
は、テスト対象となるＲＡＭに対してテスト用データを
生成して出力するデータレジスタ５と、外部からの制御
信号に応じてＸアドレスレジスタ２、Ｙアドレスレジス
タ３及びデータレジスタ５の動作制御を行うシーケンサ
６とを備えている。

【００１２】Ｘアドレスレジスタ２及びＹアドレスレジ
スタ３は、アップカウンタ付きのレジスタであり、Ｘア
ドレスレジスタ２のレジスタサイズはテスト対象となる
ＲＡＭにおける最大のＸアドレス幅を、Ｙアドレスレジ
スタ３のレジスタサイズはテスト対象となるＲＡＭにお
ける最大のＹアドレス幅をそれぞれ有している。また、
データレジスタ５は、シフトレジスタで構成されてお
り、該レジスタサイズは、テスト対象となるＲＡＭにお
ける最大のデータ幅を有している。

【００１３】シーケンサ６は、ＲＡＭに対するテスト動
作の開始を指示する信号であるテストモード開始信号Ｇ
Ｏが入力されると、あらかじめ設定されたシーケンスに
基づいてテストモードの動作を開始する。この際、外部
から所定のクロック信号ＣＫが入力され、該クロック信
号ＣＫは、Ｘアドレスレジスタ２、Ｙアドレスレジスタ
３及びデータレジスタ５にそれぞれ出力される。このよ
うに、Ｘアドレスレジスタ２、Ｙアドレスレジスタ３、
データレジスタ５及びシーケンサ６は、外部から入力さ
れるクロック信号ＣＫを基にして動作する。

【００１４】シーケンサ６は、更に、Ｘアドレスレジス
タ２及びＹアドレスレジスタ３に対して、それぞれカウ
ントアップさせるための制御信号ＣＵをそれぞれ出力す
ると共に、Ｘアドレスレジスタ２及びＹアドレスレジス
タ３からそれぞれ出力される各アドレスデータをすべて
０にするための、例えばＬｏｗレベルのリセット信号Ｒ
Ｂを必要に応じて出力する。Ｘアドレスレジスタ２及び
Ｙアドレスレジスタ３は、制御信号ＣＵが例えばＨｉｇ
ｈレベルのときクロック信号ＣＫに同期してレジスタを
カウントアップさせ、このようにして生成したＸアドレ
ス及びＹアドレスをテスト対象のＲＡＭに出力すると共
に、チップイネーブル制御回路部４に出力する。

【００１５】また、シーケンサ６は、データレジスタ５
に対して、シフトレジスタにシフトさせて格納するため
のデータであるシフトインデータＳＩＮを出力すると共
にシフトレジスタのシフト動作を制御するための制御信
号ＳＥを出力する。例えば、データレジスタ５は、シー
ケンサ６からＨｉｇｈレベルの制御信号ＳＥが入力され
ると、シフトレジスタの１つのレジスタに格納されてい
るシフトインデータＳＩＮをクロック信号ＣＫに同期さ
せてシフトさせる。更に、シーケンサ６は、テストを行
う各シェイプのＲＡＭに対してそれぞれライトイネーブ
ル信号ＷＥを出力すると共に、データレジスタ５から出
力されるデータをすべて「０」にするための例えばＬｏ
ｗレベルのリセット信号ＲＢと、すべて「１」にするた
めの例えばＬｏｗレベルのリセット信号ＳＢをそれぞれ
必要に応じて出力する。

【００１６】ここで、データレジスタ５は、複数ビット
のテスト用データを生成する、すなわち、制御信号ＳＥ
がＨｉｇｈレベルの場合、入力されたシフトインデータ
ＳＩＮが「１」のとき、シフトレジスタの最初のレジス
タに「１」のデータを格納すると共に他のレジスタには
「０」のデータを格納し、制御信号ＳＥがＨｉｇｈレベ
ルの間クロック信号ＣＫに同期して、「１」のデータを
次のレジスタに順次シフトさせてそれぞれ出力する。こ
れに対して、データレジスタ５は、入力されたシフトイ
ンデータＳＩＮが「０」のとき、シフトレジスタの最初
のレジスタに「０」のデータを格納すると共に他のレジ
スタには「１」のデータ格納し、制御信号ＳＥがＨｉｇ
ｈレベルの間クロック信号ＣＫに同期して、「０」のデ
ータを次のレジスタに順次シフトさせてそれぞれ出力す
る。

【００１７】例えば、テスト用データが８ビットの場
合、シフトインデータＳＩＮが「１」のとき、最初に出
力されるデータは「０００００００１」であり、次のタ
イミングで出力されるデータは「００００００１０」と
なり、その次には「０００００１００」となっていく。
これに対して、シフトインデータＳＩＮが「０」のと
き、最初に出力されるデータは「１１１１１１１０」で
あり、次のタイミングで出力されるデータは「１１１１
１１０１」となり、その次には「１１１１１０１１」と
なっていく。

【００１８】一方、チップイネーブル制御回路部４は、
入力されたＸアドレス及びＹアドレスからＲＡＭのシェ
イプを特定し、該特定したシェイプのＲＡＭに対してイ
ネーブル信号を出力する。ここで、通常、ＲＡＭのアド
レスを示すＸアドレス及びＹアドレスは、ＲＡＭのシェ
イプに応じてビット数が異なっている。このことから、
チップイネーブル制御回路部４は、入力されたＸアドレ
ス及びＹアドレスの各ビット数を検出し、該検出した各
ビット数からアドレスが示すＲＡＭのシェイプを特定す
る。更に、チップイネーブル制御回路部４は、該特定し
たシェイプのＲＡＭに対してイネーブル信号を出力す
る。

【００１９】図２は、チップイネーブル制御回路部４の
回路例を示した概略図であり、図２を用いてチップイネ
ーブル制御回路部４の動作についてもう少し詳細に説明
する。図２において、ＲＡＭのシェイプがｋ(ｋは、ｋ
＞０の自然数)種類であるとすると、チップイネーブル
制御回路部４は、Ｘアドレスのビット数を検出するＸア
ドレス比較器Ｘ１〜Ｘｋ、Ｙアドレスのビット数を検出
するＹアドレス比較器Ｙ１〜Ｙｋ、ＮＯＲ回路Ｎ１〜Ｎ
ｋ、並びに各Ｘアドレス比較器Ｘ１〜Ｘｋ及び各Ｙアド
レス比較器Ｙ１〜Ｙｋに対してそれぞれ対応する比較基
準値を出力する比較基準値発生回路１１とで構成されて
いる。

【００２０】ＮＯＲ回路Ｎ１〜Ｎｋの各一方の入力端に
は、対応するＸアドレス比較器Ｘ１〜Ｘｋの出力端がそ
れぞれ接続され、ＮＯＲ回路Ｎ１〜Ｎｋの各他方の入力
端には、対応するＹアドレス比較器Ｙ１〜Ｙｋの出力端
がそれぞれ接続されている。ＮＯＲ回路Ｎ１〜Ｎｋの各
出力からは、対応するシェイプのＲＡＭに対してイネー
ブル信号ＣＥ１〜ＣＥｋが出力される。また、各Ｘアド
レス比較器Ｘ１〜Ｘｋ及び各Ｙアドレス比較器Ｙ１〜Ｙ
ｋには、あらかじめシェイプごとに設定された各比較基
準値が比較基準値発生回路１１から対応してそれぞれ入
力されており、Ｘアドレスレジスタ２からのＸアドレス
が各Ｘアドレス比較器Ｘ１〜Ｘｋに、Ｙアドレスレジス
タ３からのＹアドレスが各Ｙアドレス比較器Ｙ１〜Ｙｋ
にそれぞれ入力される。

【００２１】Ｘアドレス比較器Ｘｍ(ｍ＝１〜ｋ)は、入
力されたＸアドレス値のビット数と、比較基準値発生回
路１１から入力される比較基準値とを比較し、Ｘアドレ
ス値のビット数が比較基準値以下であると出力端から対
応するＮＯＲ回路Ｎｍの一方の入力端にＬｏｗレベルの
信号を出力し、比較基準値を超える場合は、Ｈｉｇｈレ
ベルの信号を出力する。

【００２２】同様に、Ｙアドレス比較器Ｙｍ(ｍ＝１〜
ｋ)は、入力されたＹアドレス値のビット数と、比較基
準値発生回路１１から入力される比較基準値とを比較
し、Ｙアドレス値のビット数が比較基準値以下であると
出力端から対応するＮＯＲ回路Ｎｍの他方の入力端にＬ
ｏｗレベルの信号を出力し、比較基準値を超える場合
は、Ｈｉｇｈレベルの信号を出力する。ＮＯＲ回路Ｎｍ
は、Ｘアドレス比較器Ｘｍ及びＹアドレス比較器Ｙｍか
らそれぞれＬｏｗレベルの信号が出力されると、対応す
るシェイプのＲＡＭをイネーブルにするＨｉｇｈレベル
のイネーブル信号ＣＥｍを出力する。

【００２３】図３及び図４は、図１で示したシーケンサ
６の動作例を示したフローチャートであり、図３及び図
４を用いてシーケンサ６の動作についてもう少し詳細に
説明する。なお、図３及び図４では、特に明記しない限
り各フローで行われる処理はシーケンサ６で行われるも
のである。

【００２４】図３において、まず最初に、外部から入力
されるテストモード開始信号ＧＯが立ち上がるとテスト
モードの動作を開始し（ステップＳ１）、初期化処理と
して、リセット信号ＲＢをＬｏｗレベルに、リセット信
号ＳＢをＨｉｇｈレベルに、制御信号ＳＥ及びＣＵをそ
れぞれＬｏｗレベルにすると共に、ライトイネーブル信
号ＷＥの出力を停止する（ステップＳ２）。このように
することにより、Ｘアドレスレジスタ２及びＹアドレス
レジスタ３からＸアドレス及びＹアドレスの各初期値、
すなわちすべて「０」のＸアドレス及びＹアドレスが出
力されると共に、データレジスタ５から出力されるテス
トデータはすべて「０」のデータとなる。更に、データ
チップイネーブル制御回路部４からは、入力されたＸア
ドレス及びＹアドレスに対応するシェイプのＲＡＭに対
してイネーブル信号が出力される。

【００２５】次に、制御信号ＳＥがＬｏｗレベルの状態
で、「１」のシフトインデータＳＩＮを出力し、データ
レジスタ６のシフトレジスタにおける最初のレジスタの
みに「１」のデータを格納させて初期テストデータをセ
ットし（ステップＳ３）、この後、シフトインデータＳ
ＩＮを「０」にして初期テストデータのセットが完了す
る（ステップＳ４）。次に、ライトイネーブル信号ＷＥ
を出力してセットしたテストデータを対応するシェイプ
のＲＡＭに書き込ませ（ステップＳ５）、再びライトイ
ネーブル信号ＷＥの出力を停止して、対応するシェイプ
のＲＡＭに対するデータの書き込みが終了する（ステッ
プＳ６）。

【００２６】次に、制御信号ＣＵを立ち上げ、Ｘアドレ
スレジスタ２に対してＸアドレスをカウントアップさせ
て出力させると共に、Ｙアドレスレジスタ３に対してＹ
アドレスをカウントアップさせて出力させ（ステップＳ
７）、この後、制御信号ＣＵを立ち下げてＸアドレス及
びＹアドレスのカウントアップが完了する（ステップＳ
８）。次に、Ｙアドレスが最大Ｙアドレス値までカウン
トアップされたか否かを調べ（ステップＳ９）、最大Ｙ
アドレス値までカウントアップされていない場合（Ｎ
Ｏ）、制御信号ＳＥを立ち上げてデータレジスタ５に対
してテストデータのシフトを順次行わせＲＡＭへのデー
タの供給を行う（ステップＳ１０）。この後、再び制御
信号ＳＥを立ち下げてテストデータのシフトが完了し
（ステップＳ１１）、ステップＳ５に戻る。

【００２７】一方、ステップＳ９で、最大Ｙアドレス値
までカウントアップされていた場合（ＹＥＳ）、図４の
ステップＳ１２に進み、リセット信号ＲＢをＨｉｇｈレ
ベルに、リセット信号ＳＢをＬｏｗレベルに、制御信号
ＳＥ及びＣＵをそれぞれＬｏｗレベルにすると共に、ラ
イトイネーブル信号ＷＥの出力を停止する（ステップＳ
１２）。このようにすることにより、データレジスタ５
から出力されるテストデータがすべて「１」のデータに
リセットされる。

【００２８】次に、制御信号ＳＥがＬｏｗレベルの状態
で、「０」のシフトインデータＳＩＮを出力し、データ
レジスタ６のシフトレジスタにおける最初のレジスタの
みに「０」のデータを格納させてテストデータをセット
し（ステップＳ１３）、この後、シフトインデータＳＩ
Ｎを「１」にしてテストデータのセットが完了する（ス
テップＳ１４）。次に、ステップＳ５からステップＳ８
と同様の処理であるステップＳ１５からステップＳ１８
の処理を行う。

【００２９】この後、Ｘアドレスが最大Ｘアドレス値ま
でカウントアップされたか否かを調べ（ステップＳ１
９）、最大Ｘアドレス値までカウントアップされていな
い場合（ＮＯ）、ステップＳ１０及びステップＳ１１と
同様の処理であるステップＳ２０及びステップＳ２１の
処理を行った後、ステップＳ１５に戻る。また、ステッ
プＳ１９で、最大Ｘアドレス値までカウントアップされ
ていた場合（ＹＥＳ）、本フローは終了する。なお、上
記フローにおいて、Ｘアドレス又はＹアドレスが有効値
を超えたＲＡＭは、チップイネーブル制御回路部４によ
って非活性状態にされる。

【００３０】このように、本実施の形態における組込み
自己試験用回路は、テストを行うすべてのＲＡＭのＸア
ドレスを生成して出力するアップカウンタ付きのレジス
タで構成されたＸアドレスレジスタ２と、テストを行う
すべてのＲＡＭのＹアドレスを生成して出力するアップ
カウンタ付きのレジスタで構成されたＹアドレスレジス
タ３と、Ｘアドレスレジスタ２及びＹアドレスレジスタ
３から出力されるＸアドレス及びＹアドレスからテスト
対象となるＲＡＭに対してイネーブル信号を生成して出
力するチップイネーブル制御回路部４とを備えた。この
ことから、被テストＲＡＭをダイアゴナルパターンによ
って並列にテストを行うことができ、異なるシェイプの
ＲＡＭが配置されている場合においても、ダイアゴナル
パターンを生成するデータ生成回路を共有することがで
き、集積回路内に占めるＢＩＳＴ回路の面積の増加を減
少させることができる。

【００３１】

【発明の効果】上記の説明から明らかなように、本発明
の組込み自己試験用回路によれば、データ生成回路に、
テストを行うすべてのＲＡＭのＸアドレスを生成して出
力するＸアドレスレジスタ部と、テストを行うすべての
ＲＡＭのＹアドレスを生成して出力するＹアドレスレジ
スタ部と、Ｘアドレスレジスタ部及びＹアドレスレジス
タ部から出力されるＸアドレス及びＹアドレスからテス
トを行うＲＡＭに対してイネーブル信号を生成して出力
するチップイネーブル制御部とを備えた。このことか
ら、被テストＲＡＭをダイアゴナルパターンによって並
列にテストを行うことができ、異なるシェイプのＲＡＭ
が配置されている場合においても、ダイアゴナルパター
ンを生成するデータ生成回路を共有することができ、集
積回路内に占める組込み自己試験用回路の面積の増加を
減少させることができる。

【００３２】また、チップイネーブル制御部は、入力さ
れたＸアドレス及びＹアドレスから特定したテスト対象
となるシェイプのＲＡＭに対して、チップイネーブル信
号を出力するようにしたことから、異なるシェイプのＲ
ＡＭが配置されている場合においても、データ生成回路
を共有することができる。

【００３３】具体的には、チップイネーブル制御部は、
入力されたＸアドレス及びＹアドレスの各ビット数から
テストを行うＲＡＭのシェイプを特定するようにしたこ
とから、テストを行うＲＡＭのシェイプを正確に特定す
ることができる。

【００３４】また、Ｘアドレスレジスタ部及びＹアドレ
スレジスタ部を、アップカウンタ付きのレジスタで構成
したことから、簡単な構成でシェイプが異なる被テスト
ＲＡＭに対するＸアドレス及びＹアドレスを生成するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態における集積回路の組込
み自己試験用回路例を示した概略のブロック図である。

【図２】 図１のチップイネーブル制御回路部４の回路
例を示した概略図である。

【図３】 図１で示したシーケンサ６の動作例を示した
フローチャートである。

【図４】 図１で示したシーケンサ６の動作例を示した
フローチャートである。

【符号の説明】

１ データ生成回路 ２ Ｘアドレスレジスタ ３ Ｙアドレスレジスタ ４ チップイネーブル制御回路部 ５ データレジスタ ６ シーケンサ １１ 比較基準値発生回路 Ｘ１〜Ｘｋ Ｘアドレス比較器 Ｙ１〜Ｙｋ Ｙアドレス比較器 Ｎ１〜Ｎｋ ＮＯＲ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 集積回路内の被テストデバイスであるＲ
   ＡＭにダイアゴナルパターンを供給するデータ生成回路
   を備えた、集積回路における組込み自己試験用回路にお
   いて、 上記データ生成回路は、 テストを行うすべてのＲＡＭのＸアドレスを生成して出
   力するＸアドレスレジスタ部と、 テストを行うすべてのＲＡＭのＹアドレスを生成して出
   力するＹアドレスレジスタ部と、 上記Ｘアドレスレジスタ部及びＹアドレスレジスタ部か
   ら出力されたＸアドレス及びＹアドレスから、テストを
   行うＲＡＭに対してイネーブル信号を生成して出力する
   チップイネーブル制御部と、 テスト対象となるすべてのＲＡＭに対してテスト用デー
   タを生成して出力するシフトレジスタで構成されたデー
   タレジスタ部と、 上記Ｘアドレスレジスタ部、Ｙアドレスレジスタ部及び
   データレジスタ部の動作制御を行う制御部と、を備える
   ことを特徴とする組込み自己試験用回路。
2. 【請求項２】 上記チップイネーブル制御部は、Ｘアド
   レスレジスタ部及びＹアドレスレジスタ部から出力され
   たＸアドレス及びＹアドレスから、テストを行うＲＡＭ
   のシェイプを特定し、該特定したシェイプのＲＡＭに対
   してイネーブル信号を生成して出力することを特徴とす
   る請求項１に記載の組込み自己試験用回路。
3. 【請求項３】 上記チップイネーブル制御部は、Ｘアド
   レスレジスタ部及びＹアドレスレジスタ部から出力され
   たＸアドレス及びＹアドレスの各ビット数から、テスト
   を行うＲＡＭのシェイプを特定することを特徴とする請
   求項２に記載の組込み自己試験用回路。
4. 【請求項４】 上記Ｘアドレスレジスタ部及びＹアドレ
   スレジスタ部は、アップカウンタ付きのレジスタで構成
   されることを特徴とする請求項１から請求項３のいずれ
   かに記載の組込み自己試験用回路。