DE19507574A1 - Synchrone Halbleiterspeichervorrichtung mit Selbstvorladefunktion - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruches 1 die eine Reihenkette vor­ lädt, und insbesondere eine synchrone Halbleiterspeichervorrichtung, die die Reihenkette automatisch vorlädt.

Eine synchrone Halbleiterspeichervorrichtung, die für Hochgeschwin­ digkeitsoperationen entwickelt worden ist, führt sämtliche für einen Datenzugriff erforderlichen Operationen entsprechend einem System­ takt (oder einem synchronen Takt) mit konstanter Periode, der von außen geliefert wird, aus. Bei Verwendung eines Betriebsartsetzregi­ sters setzt eine solche synchrone Halbleitervorrichtung verschiedene Betriebsarten, um die Latenzzeit und die Länge des Bitbündels (des "burst" in der angelsächsischen Literatur) zu bestimmen. Wenn in der Halbleiterspeichervorrichtung eine Lese- oder Schreiboperation einer Reihe beendet ist, muß die aktivierte Reihenkette vorgeladen werden, um die Lese- oder Schreiboperation einer weiteren Reihe auszuführen. Wie in Fig. 2 gezeigt, wird in einer herkömmlichen Halbleiterspeicher­ vorrichtung die Reihenkette nur dann vorgeladen, wenn von außen ein Vorladebefehl eingegeben wird, nachdem eine Reihe aktiviert worden ist. In der synchronen Halbleiterspeichervorrichtung, die entsprechend dem Systemtakt arbeitet und die Lese-/Schreiboperation entsprechend der bestimmten Bitbündellänge und der Latenzzeitinformation ausführt, entsteht dann, wenn die Vorladeoperation der Reihenkette als Antwort auf den von außen eingegebenen Vorladebefehl wie oben beschrieben ausgeführt wird, der Nachteil, daß der geeignete Zeitpunkt zum Vorla­ den der Reihenkette zwangsweise festgelegt wird, so daß es schwierig ist, eine effektive Vorladeoperation (d. h. mit verringertem Leistungs­ verbrauch) zu verwirklichen.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine synchrone Halbleiterspeichervorrichtung zu schaffen, die eine Reihenkette intern und automatisch vorladen kann.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine syn­ chrone Halbleiterspeichervorrichtung zu schaffen, die eine zuverlässige Reihenketten-Vorladefunktion besitzt.

Diese Aufgaben werden erfindungsgemäß gelöst durch eine synchrone Halbleiterspeichervorrichtung der gattungsgemäßen Art, die die im kennzeichnenden Teil des Anspruches 1 angegebenen Merkmale be­ sitzt.

Die Nebenansprüche sind auf bevorzugte Ausführungsformen der vorliegenden Erfindung gerichtet.

Die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung, die mehrere Speicherbänke, einen Reihenadressenimpulssignal-Puffer, einen Spaltenadressenimpulssignal-Puffer sowie einen Spaltenadressen­ generator enthält und eine Datenzugriffsoperation entsprechend der Bitbündellänge und der Latenzzeitinformation, welche auf einen Sy­ stemtakt- mit vorgegebener Frequenz bezogen ist, ausführt, umfaßt eine Vorrichtung, die das Signal zum automatischen Vorladen einer Spei­ cherbank als Antwort auf das Reihenadressenimpulssignal und das Signal mit der Bitbündellängen- und Latenzzeitinformation ausführt, wenn die Adressierungsoperation für eine Speicherbank beendet ist; ein solches Vorladesignal wird zum Reihenadressenimpulssignal-Puffer übertragen, so daß der Reihenadressenimpulssignal-Puffer eine Spei­ cherbank vorladen kann.

Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausfüh­ rungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:

Fig. 1 ein Blockschaltbild einer synchronen Halbleiterspeichervor­ richtung mit Selbstvorladefunktion gemäß einer Ausführungs­ form der vorliegenden Erfindung;

Fig. 2 das bereits erwähnte Zeitablaufdiagramm, das eine Operation gemäß einem herkömmlichen Vorladeverfahren erläutert;

Fig. 3 ein Schaltbild des RAS-Puffers, der in der erfindungsgemä­ ßen synchronen Halbleiterspeichervorrichtung von Fig. 1 verwendet wird;

Fig. 4 ein Schaltbild eines Bitbündel-/Latenzzeit-Informationssignal- Generators, der in der erfindungsgemäßen synchronen Halb­ leiterspeichervorrichtung von Fig. 1 verwendet wird;

Fig. 5 ein Schaltbild eines Bitbündel-/Latenzzeit-Informationssignal- Detektors, der in der erfindungsgemäßen synchronen Halblei­ terspeichervorrichtung von Fig. 1 verwendet wird;

Fig. 6 ein Schaltbild eines Vorladesignalgenerators, der in der erfindungsgemäßen synchronen Halbleiterspeichervorrichtung von Fig. 1 verwendet wird;

Fig. 7 ein Zeitablaufdiagramm zur Erläuterung der Operation gemäß einem Selbstvorladeverfahren der vorliegenden Erfindung, wobei angenommen wird, daß der Systemtakt 66 MHz be­ trägt, die Bitbündellänge 4 ist und die CAS-Latenzzeit 2 ist; und

Fig. 8 ein Zeitablaufdiagramm zur Erläuterung einer Operation gemäß einem Selbstvorladeverfahren der vorliegenden Erfin­ dung, wobei angenommen wird, daß der Systemtakt 66 MHz beträgt, die Bitbündellänge 2 ist und die CAS-Latenzzeit 2 ist.

In Fig. 1 ist in Form eines Blockschaltbildes eine erfindungsgemäße synchrone Halbleiterspeichervorrichtung mit Selbstvorladefunktion gezeigt. Die Halbleiterspeichervorrichtung enthält einen -Puffer 100, der ein Reihenadressenimpulssignal empfängt und Reihen­ haupttakte ΦR1 und ΦR2 erzeugt, der die reihenbezogenen Steuerschal­ tungen treibt, einen -Puffer 200, der ein Spaltenadressenimpulssi­ gnal empfängt und dann einen Spaltenhaupttakt ΦC erzeugt, der die spaltenbezogenen Steuerschaltungen treibt, einen Spaltenadressen­ generator 300, der ein Adressensignal Ai empfängt und auf einen CMOS-Pegel puffert und dann mehrere gespeicherte Adressensignale (die CA10, CA11 und enthalten) aus dem gepufferten Adressen­ signal erzeugt, und einen Bitbündelende-Detektor 400, der den Spalten­ haupttakt ΦC und die gezählten Spaltenadressenimpulssignale empfängt und dann ein Bitbündellängen-Erfassungssignal COSI erzeugt, das das Ende der Bitbündellänge erfaßt, eine Zeitablaufsteuerung 500, die die Reihenhaupttakte ΦR1 und ΦR2 empfängt und dann Zeitablaufsteuersi­ gnale ΦS1DQ und ΦS2DQ erzeugt, einen Bitbündel-/Latenzzeit-Infor­ mationssignal-Generator 600, der das Bitbündellängen-Erfassungssignal COSI, das -Latenzzeit-Informationssignal CLm (wobei "m" den Latenzzeitwert angibt), ein WE-Aktivierungsinformationssignal ΦWR (wobei ein Schreibfreigabesignal ist) und ein Bitbündellängensi­ gnal (wobei "n" die Bitbündellänge angibt) empfängt und dann ein Bitbündel-/Latenzzeit-Informationssignal COSA erzeugt, einen Bitbün­ del-/Latenzzeit-Informationsdetektor 700, der die Zeitablaufsteuersi­ gnale ΦS1DQ und ΦS2DQ, das Bitbündel-/Latenzzeit-Informationssignal COSA und die von einem Vorladesignalgenerator 80 erzeugten Spaltenadressenaktivierungs-Erfassungssignale CA11A und empfängt und dann ein Bitbündel-/Latenzzeit-Informationserfassungs­ signal COSAP erzeugt, und den Vorladesignalgenerator 800, der die Spaltenadressensignale CA10, CA11 und , das Bitbündellängen- Erfassungssignal COSI und das Bitbündel-/Latenzzeit-Informationser­ fassungssignal COSAP empfängt und dann die Vorladesignale Φ und Φ erzeugt und an den -Puffer 100 liefert und außerdem die Spaltenadressenaktivierungs-Erfassungssignale CA11A und erzeugt und an den Bitbündel-/Latenzzeit-Informationsdetektor 700 liefert.

Fig. 3 ist ein genaues Schaltbild des in Fig. 1 gezeigten -Puffers 100. In Fig. 3 ist die Minimalkonstruktion gezeigt, die für die Ver­ wirklichung der erfindungsgemäßen Selbstvorladefunktion erforderlich ist. Ein Differenzverstarker 10 des P-Kanal-Eingangstyps empfängt die Referenzspannung VREF sowie das Reihenadressenimpulssignal , verstärkt das Reihenadressenimpulssignal entsprechend der Span­ nungsdifferenz dazwischen und gibt dann das interne Spaltenadressen­ impulssignal aus, das auf einen CMOS-Pegel eingestellt worden ist. Der Ausgang des Differenzverstärkers 10 wird über drei Invertierer 11 in eine Übertragungsgatterschaltung 14 eingegeben. Die Operation der Übertragungsgatterschaltung 14 wird durch den Systemtakt CLK gesteuert. Das durch die Übertragungsgatterschaltung 14 hindurchge­ gangene Signal wird an ein Auffang-Flipflop 15 geliefert. Der Ausgang des Auffang-Flipflops 15 wird umgesetzt und dann in den PMOS- Transistor 17 und den NMOS-Transistor 19 eines Invertierers 16 ein­ gegeben. Die Source des PMOS-Transistors 17 ist mit der Versor­ gungsspannung Vcc verbunden, während der Drain des NMOS-Tran­ sistors 19 mit dem Ausgangsanschluß der Invertierers verbunden ist. Der Ausgang des NAND-Gatters 13, das den Systemtakt CLK und ein Chipwählsignal CCS empfängt, wird in das Gate des PMOS-Transistors 18 eingegeben, der zwischen die Drains des PMOS-Transistors 17 und des NMOS-Transistors 19 geschaltet ist, wobei der umgesetzte Aus­ gang hiervon in das Gate des NMOS-Transistors 20 eingegeben wird, der zwischen den NMOS-Transistor 19 und die Substratspannung Vss (Massespannung) geschaltet ist. Der Ausgang des Invertierers 16 wird über zwei Invertierer 21 in die Impulsformungsschaltung 22 eingege­ ben.

Das Adressensignal SRA1 1, das die Speicherbank auswählt, wird über zwei Invertierer 24 in ein NAND-Gatter 29 und über einen Invertierer 27 in ein NAND-Gatter 31 eingegeben. Das Signal ΦWRCF, das akti­ viert wird, nachdem das Schreibaktivierungssignal aktiviert wor­ den ist, wird über einen Invertierer 25 in die NAND-Gatter 29 und 31 und über einen Invertierer 26 in die NAND-Gatter 32 und 34 eingege­ ben. Der Ausgang des NAND-Gatters 29 wird in die NAND-Gatter 32 und 33 eingegeben. Der Ausgang des Invertierers 26 wird über einen Invertierer 30 in die NAND-Gatter 33 und 35 eingegeben. Der Aus­ gang des NAND-Gatters 31 wird in die NAND-Gatter 34 und 35 ein­ gegeben. Der Ausgang der Impulsformungsschaltung 22 wird an sämt­ liche NAND-Gatter 32, 33, 34 und 35 geliefert. Der Ausgang des NAND-Gatters 32 wird in das Gate eines PMOS-Transistors 38 einge­ geben, dessen Source-Drain-Pfad zwischen die Versorgungsspannung Vcc und einen ersten Erfassungsknoten 40 geschaltet ist. Der Ausgang des NAND-Gatters 33 wird über einen Invertierer 36 in das Gate eines NMOS-Transistors 39 eingegeben, dessen Drain-Source-Pfad zwischen den ersten Erfassungsknoten 40 und die Substratspannung Vss (Massespannung) geschaltet ist. Der Ausgang des NAND-Gatters 34 wird in das Gate eines PMOS-Transistors 41 eingegeben, dessen Source-Drain-Pfad zwischen die Versorgungsspannung Vcc und einen zweiten Erfassungsknoten 43 geschaltet ist. Der Ausgang des NAND- Gatters 35 wird über einen Invertierer 37 in das Gate eines NMOS- Transistors 42 eingegeben, dessen Drain-Source-Pfad zwischen den zweiten Erfassungsknoten und die Substratspannung Vss geschaltet ist.

Zwischen den ersten Erfassungsknoten 40 und die Substratspannung Vss ist der Drain-Source-Pfad eines NMOS-Transistors 46 geschaltet, dessen Gate mit dem Ausgang des NAND-Gatters 1 verbunden ist, das das Versorgungsspannungspegel-Erfassungssignal ΦVCCH und das erste Vorladesignal Φ empfängt, welches vom Vorladesignalgenera­ tor 800 von Fig. 1 erzeugt wird. Auf die gleiche Weise ist zwischen den zweiten Erfassungsknoten 43 und die Substratspannung Vss der Drain-Source-Pfad des NMOS-Transistors 48 geschaltet, dessen Gate mit dem Ausgang des NAND-Gatters 2 verbunden ist, das das Versor­ gungsspannungspegel-Erfassungssignal ΦVCCH und das zweite Vorla­ designal Φ, das vom Vorladesignalgenerator 800 von Fig. 1 er­ zeugt wird, empfängt. Die Signale in den ersten und zweiten Erfas­ sungsknoten 40 bzw. 43 werden als erster bzw. zweiter Reihenhaupt­ takt ΦR1 bzw. ΦR2 über die Auffang-Flipflops 45 und 47 und die In­ vertierer 49 und 50 erzeugt. Die Reihenhaupttakte ΦR1 und ΦR2 wer­ den an die reihenbezogenen Steuerschaltungen, d. h. an die Schaltungen geliefert, die die Speicherbank steuern und die Bordleitungen darin treiben.

Fig. 4 ist ein genaues Schaltbild des Bitbündel-/Latenzzeit-Informa­ tionssignalgenerators 600 von Fig. 1. Das Bitbündellängen-Erfas­ sungssignal COSI, das vom Bitbündelende-Detektor 400 von Fig. 1 erzeugt wird, wird über das Übertragungsgatter 62 des CMOS-Typs, das Auffang-Flipflop 65 und das Übertragungsgatter 67 zum Auffang- Flipflop 73 übertragen. Die n-Elektrode des Übertragungsgatters 63 und die p-Elektrode des Übertragungsgatters 67 werden durch den Systemtakt CLK gesteuert, der durch einen Invertierer 63 umgesetzt worden ist. Die p-Elektrode des Übertragungsgatters 63 und die n- Elektrode des Übertragungsgatters 67 werden durch den Systemtakt CLK gesteuert, der durch die Invertierer 61 und 69 gegangen ist. Der Drain-Source-Pfad eines PMOS-Transistors 71 ist zwischen die Ver­ sorgungsspannung Vcc und ein Auffang-Flipflop 73 geschaltet, wobei das Versorgungsspannungspegel-Erfassungssignal ΦVCCH in das Gate des PMOS-Transistors 71 eingegeben wird. Das Bitbündellängen-Er­ fassungssignal COSI wird als Bitbündel-/Latenzzeit-Informationssignal COSA über ein Übertragungsgatter 64 ausgegeben, ferner wird auch der Ausgang des Auffang-Flipflops 73 als Bitbündel-/Latenzzeit-Infor­ mationssignal COSA über ein Übertragungsgatter 68 ausgegeben. Die Übertragungsgatter 64 und 68 werden als Antwort auf den Ausgang eines NOR-Gatters 62 gesteuert, welches das -Latenzzeit-Informa­ tionssignal CLm, das Bitbündellängen-Signal und das -Akti­ vierungsinformationssignal ΦWR empfängt. Die n-Elektrode des Über­ tragungsgatters 64 und die p-Elektrode des Übertragungsgatters 68 sind direkt mit dem Ausgang des NOR-Gatters 62 verbunden, wobei die p- Elektrode des Übertragungsgatters 64 und die n-Elektrode des Übertra­ gungsgatters 68 durch den Ausgang des NOR-Gatters 62 gesteuert werden, der durch einen Invertierer 66 gegangen ist. Das Bitbündel- /Latenzzeit-Informationssignal COSA, das über die Übertragungsgatter 64 und 68 erzeugt wird, wird zum Bitbündel-/Latenzzeit-Informations­ detektor 700 von Fig. 1 übertragen.

Fig. 5 ist ein genaues Schaltbild des Bitbündel-/Latenzzeit-Informati­ onsdetektors 700 von Fig. 1. Das Bitbündel-/Latenzzeit-Informationssi­ gnal COSA wird in eine Impulsformungsschaltung 75 eingegeben, deren Ausgang mit dem Gate eines PMOS-Transistors 76 verbunden ist, dessen Source-Drain-Pfad zwischen die Versorgungsspannung Vcc und einen Knoten 74 geschaltet ist. Der Drain-Source-Pfad eines NMOS-Transistors 77 ist zwischen den Knoten 74 und die Substratspannung Vss geschaltet. Der Knoten 74 ist über ein Auffang- Flipflop 78 und einen Invertierer 79 mit dem Eingang eines NAND- Gatters 83 verbunden. Ein weiterer Eingang des NAND-Gatters 83 ist mit dem Ausgang des NAND-Gatters 82 verbunden, der den logischen Vergleichsverknüpfungszustand zwischen den Spaltenadressenaktivie­ rungs-Erfassungssignalen CA11A und , die vom Vorladegene­ rator 800 in Fig. 1 erzeugt werden, und den Zeitablaufssteuerungsigna­ len ΦS1DQ und ΦS2DQ, die von der Zeitablaufssteuerung in Fig. 1 erzeugt werden, ausgibt. Das Zeitablaufsteuerungssignal ΦS1DQ und das Spaltenadressenaktivierungs-Erfassungssignal werden in ein NAND-Gatter 80 eingegeben, ferner werden das Zeitablaufsteue­ rungssignal ΦS2DQ und das Spaltenadressenaktivierungs-Erfassungssi­ gnal CA11A in ein NAND-Gatter 81 eingegeben. Die Ausgänge der NAND-Gatter 80 und 81 werden in ein NAND-Gatter 82 eingegeben. Der Ausgang eines NAND-Gatters 83 wird über die Impulsformungs­ schaltung 84 als Bitbündel-/Latenzzeit-Informationserfassungssignal COSAP erzeugt, wobei der Ausgang der Impulsformungsschaltung 84 über die Impulsformungsschaltung 85 mit dem Gate des NMOS-Tran­ sistors 77 verbunden ist.

Fig. 6 ist ein genaues Schaltbild des Vorladesignalgenerators 800 von Fig. 1. Das Spaltenadressensignal bzw. CA11 wird in die NAND-Gatter 86 bzw. 87 eingegeben, während das Spaltenadressen­ signal CA10 sowohl in das NAND-Gatter 86 als auch in das NAND- Gatter 87 eingegeben wird. Der Ausgang des NAND-Gatters 86 wird über ein Übertragungsgatter 90 und ein Auffang-Flipflop 92 als Spal­ tenadressenaktivierungs-Erfassungssignals erzeugt, während der Ausgang des NAND-Gatters 87 über ein Übertragungsgatter 91 und ein Auffang-Flipflop 93 als Spaltenadressenaktivierungs-Erfas­ sungssignal CA11A erzeugt wird. Die Übertragungsgatter 90 und 91 werden durch den Ausgang der Impulsformungsschaltung 88 gesteuert, die das Bitbündellängen-Erfassungssignal COSI empfängt. Die p-Elek­ troden der Übertragungsgatter 90 und 91 sind direkt mit dem Ausgang der Impulsformungsschaltung 88 verbunden, während die n-Elektroden hiervon mit dem Ausgang der Impulsformungsschaltung 88 verbunden sind, wobei der Ausgang der Impulsformungsschaltung 88 ferner durch einen Invertierer 89 läuft. Der Ausgang der Auffang-Flipflops 92 bzw. 93 wird in die NAND-Gatter 94 bzw. 95 eingegeben, welche gemein­ sam das Bitbündel-/Latenzzeit-Informationserfassungssignal COSAP empfangen. Die Ausgänge der NAND-Gatter 94 und 95 werden über Invertierer 96 und 97 als erste bzw. zweite Vorladesignale Φ bzw. Φ erzeugt.

Nun wird mit Bezug auf das Zeitablaufdiagramm von Fig. 7 die Selbst­ vorladeoperation gemäß der vorliegenden Erfindung beschrieben. Hierbei wird angenommen, daß die Frequenz des Systemtakts CLK 66 MHz beträgt, daß die Bitbündellänge 4 ist und der -Latenzzeitwert 2 ist. Zunächst wird ein Selbstvorladeprozeß in einem Lesezyklus, der im Zeitpunkt t1 beginnt, beschrieben. Wenn im Zeitpunkt t1 das Rei­ henadressenimpulssignal in einen niedrigen Zustand aktiviert ist, wird die Reihenadresse vorübergehend gespeichert. Wie in Fig. 3 gezeigt, nimmt der Ausgang des Differenzverstärkers 10 durch das aktivierte Reihenadressenimpulssignal einen logisch hohen Pegel an; falls der Systemtakt CLK im logisch niedrigen Zustand ist, wird das Signal mit logisch niedrigem Pegel in das Gate des PMOS-Transi­ stors 17 des Invertierers 16 eingegeben. Der Systemtakt CLK bleibt auf logisch hohem Pegel (Takt 1), die Übertragungsgatterschaltung 14 geht in den gesperrten Zustand und der P-Kanal-Transistor 18 des Invertie­ rers 16 geht in den Durchlaßzustand (das Chipwählsignal CCS hält den logisch hohen Pegel im Betrieb aufrecht), mit dem Ergebnis, daß der Ausgang des Invertierers 16 auf logisch hohem Pegel bleibt. Somit wird der Ausgang der Impulsformungsschaltung 22 zu einem kurzen Impuls mit logisch hohem Pegel, der dann in die NAND-Gatter 32, 33, 34 und 35 eingegeben wird, wodurch diese NAND-Gatter aktiviert werden. Da das Signal ΦWRCF logisch niedrigen Pegel besitzt (weil das Schreibaktivierungssignal inaktiv ist) wird, falls das Bank­ wählsignal SRA11 logisch hohen Pegel besitzt, der Reihenhaupttakt ΦR2 mit logisch hohem Pegel durch den PMOS-Transistor 41 erzeugt, der durch den Ausgang des NAND-Gatters 34 mit logisch niedrigem Pegel auf Durchlaß geschaltet worden ist. Unter der Annahme, daß dieser Reihenhaupttakt ΦR2 an die reihenbezogenen Schaltungen der zweiten Speicherbank geliefert wird (die vorliegende Erfindung wird auf eine Halbleiterspeichervorrichtung mit zwei Speicherbänken ange­ wandt), bleibt der Reihenhaupttakt ΦR2 aufgrund des in Fig. 7 gezeig­ ten Auffang-Flipflops auf logisch hohem Pegel, sofern das Bankwählsi­ gnal SRA11 mit logisch hohem Pegel eingegeben wird. Wenn dagegen das Bankwählsignal SRA11 mit logisch niedrigem Pegel eingegeben wird, wird anstelle des Reihenhauptsignals ΦR2 das Reihenhauptsignal ΦR1 mit logisch hohem Pegel ausgegeben, um die reihenbezogenen Schaltungen für die erste Speicherbank zu aktivieren.

Im Zeitpunkt t2 wird die Spaltenadresse CAi vorübergehend gespei­ chert, wenn das Spaltenadressenimpulssignal aktiviert ist. Ob die Selbstvorladung aufgeführt werden soll oder nicht wird unter Verwen­ dung des logischen Zustands der Spaltenadressensignale CA10 und CA11 bestimmt. Falls daher die Spaltenadressensignale CA10 und CA11 logisch hohen Pegel besitzen, wird, wie in Fig. 7 gezeigt ist, entschieden, die Selbstvorladeoperation auszuführen.

Wenn in dem -Latenzzeit-Informationssignal CLm m den Wert 3 besitzt (wenn die -Latenzzeit "3" ist, ergibt sich ein logisch hoher Zustand) und wenn n im Bitbündellängensignal den Wert 2 hat (wenn die Bitbündellänge "2" ist, ergibt sich ein logisch hoher Zu­ stand), sind, da die -Latenzzeit "2" ist und die Bitbündellänge "4" ist, in Fig. 7 sowohl CL3 als auch SZ2 im logisch niedrigen Zustand. In einem Lesezyklus bleibt außerdem das -Aktivierungsinforma­ tionssignal ΦWR im logisch niedrigen Zustand. Daher schaltet das Übertragungsgatter 64 auf Durchlaß, während das Übertragungsgatter 68 in den gesperrten Zustand übergeht, so daß das Bitbündellängen- Erfassungssignal COSI, das im Zeitpunkt t3 aktiviert worden ist, als Bitbündel-/Latenzzeit-Informationssignal COSA mit logisch hohem Zustand über das Übertragungsgatter 64 (das im folgenden als "direkter Übertragungspfad 601" bezeichnet wird) erzeugt wird. Wie in Fig. 5 gezeigt, wird das Bitbündel-/Latenzzeit-Informationssignal COSA mit logisch hohem Zustand durch die Impulsformungsschaltung 75 ge­ schickt und dann als kurzer Impuls mit logisch niedrigem Zustand in das Gate des CMOS-Transistors 76 eingegeben. Anschließend wird vom Knoten 74 über das Auffang-Flipflop 78 und den Invertierer 79 der kurze Impuls mit logisch hohem Zustand eingegeben. Da das Zeit­ ablaufsteuerungsssignal ΦS1DQ und das Spaltenadressenaktivierungs- Erfassungssignal im logisch niedrigen Zustand sind und das Zeitablaufsteuerungsssignal ΦS2DQ und das Spaltenadressenaktivie­ rungs-Erfassungssignal CA11A im logisch hohen Zustand sind, bleibt der in das NAND-Gatter 83 einzugebende Ausgang des NAND-Gatters 62 im logisch hohen Zustand. Daher wird der Ausgang des NAND- Gatters 63 ein Signal mit logisch niedrigem Zustand. Folglich wird das Signal mit logisch niedrigem Zustand durch die Impulsformungsschal­ tung 84 als Bitbündel-/Latenzzeit-Informationserfassungssignal COSAP mit dem logisch hohen Zustand des kurzen Impulses ausgegeben, wie in Fig. 7 gezeigt ist. Die Impulsformungsschaltung 85, die die Rück­ kopplungsschleife zwischen der Impulsformungsschaltung 84 und dem NMOS-Transistors 77 bildet, erfaßt, daß sich der logisch hohe Zustand des Bitbündel-/Latenzzeit-Informationserfassungssignals COSAP zum logisch niedrigen Pegel geändert hat, anschließend gibt sie das kurze Impulssignal mit logisch hohem Zustand in das Gate des NMOS-Tran­ sistors 77 ein und dient somit dazu, das Bitbündel-/Latenzzeit-Informa­ tionserfassungssignal COSAP inaktiv zu machen.

Wie in Fig. 6 gezeigt, werden die Spaltenadressenaktivierungs-Erfas­ sungssignale und CA11A von den Auffang-Flipflops 92 bzw. 93 durch die Spaltenadressensignale CA10 bzw. CA11, die logisch hohen Zustand besitzen, mit logisch niedrigem Zustand bzw. mit lo­ gisch hohem Zustand erzeugt. Die Übertragungsgatter 90 und 91 wer­ den durch den kurzen Impuls mit logisch niedrigem Zustand auf Durchlaß geschaltet, was eine Antwort auf das Bitbündellängen-Erfas­ sungssignal COSI mit logisch hohem Zustand darstellt. Somit bleiben die Auffang-Flipflops 92 und 93 durch das Bitbündellängen-Erfas­ sungssignal COSI im logischen Zustand des gespeicherten Spal­ tenadressensignals CA11. Da das in Fig. 5 erzeugte Bitbündel- /Latenzzeit-Informationserfassungssignal COSAP im logisch hohen Zustand ist, bleibt das erste Vorladesignal Φ im logisch hohen Zustand (inaktiver Zustand), während das zweite Vorladesignal Φ im logisch niedrigen Zustand (aktiver Zustand) bleibt.

Wie in Fig. 3 gezeigt, werden das erste und das zweite Vorladesignal Φ bzw. Φ, die in Fig. 6 mit logisch hohem Zustand bzw. mit logisch niedrigem Zustand erzeugt werden, in die NAND-Gatter 1 bzw. 2 eingegeben. Daher wird das Signal mit logisch niedrigem Zu­ stand in das Gate des NMOS-Transistors 46 eingegeben, der zwischen den Erfassungsknoten und die Substratspannung Vss geschaltet ist, während das Signal mit logisch hohem Zustand in das Gate des NMOS- Transistors 48 eingegeben wird, der zwischen den Erfassungsknoten 43 und die Substratspannung Vss geschaltet ist. Im Ergebnis wird der Reihenhaupttakt ΦR2, der auf logisch hohem Zustand gehalten worden ist, durch Schalten des Herunterzieh-NMOS-Transistors 48 auf Durch­ laß in den logisch niedrigen Zustand geändert, wie in Fig. 6 gezeigt ist. D.h., wenn der Reihenhaupttakt ΦR2, der aktiviert worden ist, um die zweite Speicherbank zu treiben (um z. B. die Leseoperation zu treiben), inaktiv wird, führt die zweite Speicherbank automatisch die Vorlade­ operation aus. Die Vorladeoperation der (nicht gezeigten) zweiten Speicherbank wird auf wohlbekannte Weise ausgeführt und deswegen in der bevorzugten Ausführungsform der vorliegenden Erfindung nicht beschrieben. Im Stand der Technik muß der Vorladebefehl von außen zwangsweise eingegeben werden, um irgendeine Speicherbank vorzu­ laden, nachdem die Leseoperation eines Zyklus beendet ist.

In der Selbstvorladeoperation des Schreibzyklus, der im Zeitpunkt t4 beginnt, wird, da das -Aktivierungsinformationssignal ΦWR wie in Fig. 4 gezeigt logisch hohen Zustand annimmt, wenn das Schreibakti­ vierungssignal im Zeitpunkt t5 in den logisch niedrigen Zustand aktiviert wird, das Bitbündel-/Latenzzeit-Informationssignal COSA erzeugt, nachdem es gegenüber dem Bitbündellängen-Erfassungssignal COSI um einen Takt des Systemtakts CLK verzögert worden ist, wie in Fig. 7 gezeigt ist. D.h., da sich der Takt 14 des Systemtakts CLK in den logisch niedrigen Zustand geändert hat, wird das Bitbündellängen- Erfassungssignal COSI durch das Übertragungsgatter 63 durchgelas­ sen, um im Auffang-Flipflop 65 gespeichert zu werden (in diesem Zeitpunkt ist das Übertragungsgatter 67 gesperrt); da sich außerdem der Takt 15 des Systemtakts CLK in den logisch hohen Zustand geän­ dert hat, wird das im Auffang-Flipflop 65 gespeicherte Signal durch das Übertragungsgatter 67, das Auffang-Flipflop 73 und das Übertragungs­ gatter 68 (was im folgenden als "Verzögerungspfad 602" bezeichnet wird) durchgelassen, woraufhin es als Bitbündel-/Latenzzeit-Informa­ tionssignal COSA erzeugt wird, das gegenüber dem Bitbündellängen- Erfassungssignal COSI um einen Takt verzögert wird. Die übrigen Schritte sind gleich wie im Fall des obenerwähnten Lesezyklus, wobei die Selbstvorladeoperation für die zweite Speicherbank ausgeführt wird, wenn der Reihenhaupttakt ΦR2, der die zweite Speicherbank im Zeitpunkt t6 aktiviert, durch das zweite Vorladesignal Φ mit lo­ gisch niedrigem Zustand in den logisch niedrigen Zustand deaktiviert wird.

In Fig. 8 ist das Selbstvorladeverfahren gemäß der vorliegenden Erfin­ dung für den Fall einer Bitbündellänge von 2 gezeigt. Wenn das Bit­ bündellängensignal (n=2) im logisch hohen Zustand ist und der Ausgang des NOR-Gatters 62 somit in den logisch niedrigen Zustand versetzt wird, wird das Bitbündellängen-Erfassungssignal COSI über den Verzögerungspfad 602 übertragen. Daher wird das Bitbündel- /Latenzzeit-Informationssignal COSA mit einer Verzögerung um einen Takt des Systemtakts CLK gegenüber dem Bitbündellängen-Erfas­ sungssignal COSI erzeugt. Da weiterhin das Bitbündel-/Latenzzeit- Informationssignal COSA, das als kurzer Impuls durch die Impulsfor­ mungsschaltung 75 ausgegeben worden ist, dem logischen Zustand des Zeitablaufsteuerungssignals ΦS2DQ entspricht, das ab dem Aktivie­ rungszeitpunkt von während einer vorgegebenen Zeitspanne erzeugt wird, um durch das NAND-Gatter 83 zu laufen, wird, falls das Zeitablaufsteuerungssignal ΦS1DQ im logisch hohen Zustand ist, das Bitbündel-/Latenzzeit-Informationserfassungssignal COSAP in den logisch hohen Zustand versetzt. Die gestrichelte Linie in Fig. 8 zeigt den Fall, in dem die -Information in die Selbstvorladung nicht steuert. Im Ergebnis zeigt Fig. 8 die Tatsache, daß das für die Erzeu­ gung der Selbstvorladesignale Φ und Φ erforderliche Bitbün­ del-/Latenzzeit-Informationserfassungssignal COSAP sowohl durch die auf bezogene Information als auch durch die auf die Bitbündellän­ ge und die -Latenzzeit bezogene Information beeinflußt wird.

Da das Selbstvorladesignal gemäß der vorliegenden Erfindung entspre­ chend der Information, die auf die Bitbündellänge und die Latenzzeit bezogen ist, die in der synchronen Halbleiterspeichervorrichtung ver­ wendet wird, als auch entsprechend der Information erzeugt wird, die auf die Reihen- und Spaltenadressenimpulssignale bzw. bezogen ist, welche beim Datenzugriff in der Halbleiterspeicher­ vorrichtung als Basis verwendet werden, kann somit eine effektive und zuverlässige Selbstvorladefunktion erzielt werden.

Die obenbeschriebene Ausführungsform der vorliegenden Erfindung verwendet die Schaltungskonstruktionen wie in den Fig. 4 bis 7 ge­ zeigt, um die Information wiederzugeben, die bei der Erzeugung des Selbstvorladesignais erforderlich ist; das Selbstvorladesignal gemäß der vorliegenden Erfindung kann jedoch auch mit einem anderen Schal­ tungsaufbau erzeugt werden.

Claims (5)

1. Halbleiterspeichervorrichtung, die Reihen- und Spaltadres­ senimpulssignale (, ) verwendet und mehrere Speicherbänke besitzt, die jeweils aus mehreren Speicherzellen aufgebaut sind, gekennzeichnet durch eine Einrichtung (800), die ein Signal (Φ, Φ) erzeugt, das eine Speicherbank der mehreren Speicherbänke als Antwort auf das Signal, das den Reihen- und Spaltenadressenimpulssignalen (, ) entspricht, automatisch vorlädt, nachdem eine Adressierungsope­ ration für die Speicherbank beendet ist.

2. Halbleiterspeichervorrichtung, mit mehreren Speicherbänken, einem Reihenadressenimpulssignal-Puffer (100), einem Spaltenadres­ senimpulssignal-Puffer (200) und einem Spaltenadressengenerator (300), die eine Datenzugriffsoperation als Antwort auf die auf den Systemtakt (CLK) mit vorgegebener Frequenz bezogene Bitbündellä­ gen- und Latenzzeitinformation (COSA) ausführt, gekennzeichnet durch eine Einrichtung (800), die ein Signal (Φ, Φ) erzeugt, das eine Speicherbank der mehreren Speicherbänke als Antwort auf das Reihenadressenimpulssignal () und das Signal (COSA) mit der Bitbündellängen- und Latenzzeitinformation automatisch vorlädt, nach­ dem eine Adressierungsoperation für die Speicherbank beendet ist.

3. Halbleiterspeichervorrichtung, mit mehreren Speicherbänken die jeweils mehrere Speicherzellen enthalten, und einer Schaltung (100), die einen Reihenhaupttakt (ΦR1, ΦR2) erzeugt, um reihenbezo­ gene Schaltungen, die in einer Speicherbank der mehreren Speicher­ bänke enthalten sind, als Antwort auf ein von außen eingegebenes Reihenadressenimpulssignal () und ein Bankwählsignal zu treiben wobei die Halbleiterspeichervorrichtung als Antwort auf die auf den Systemtakt (CLK) mit vorgegebener Frequenz bezogene Bitbündellän­ gen- und Latenzzeitinformation (COSA) eine Datenzugriffsoperation ausführt, gekennzeichnet durch eine Einrichtung (800), die an eine Schaltung (100), die den Reihenhaupttakt (ΦR1, ΦR2) erzeugt, ein Signal (Φ, Φ) liefert, das als Antwort auf das Reihenadressenimpulssignal () und das Signal (COSA) mit der Bitbündellängen- und Latenzzeitinformation erzeugt wird, nachdem eine Adressierungsoperation für eine Speicher­ bank der mehreren Speicherbänke beendet ist.

4. Halbleiterspeichervorrichtung, mit mehreren Speicherbänken, die jeweils mehrere Speicherzel­ len enthalten,
einer Schaltung (100), die einen Reihenhaupttakt (ΦR1, ΦR2) erzeugt, mit dem reihenbezogene Schaltungen, die in einer der Spei­ cherbänke enthalten sind, als Antwort auf ein von außen eingegebenes Reihenadressenimpulssignal () und ein Bankwählsignal getrieben werden,
einer Schaltung (200), die von außen ein Spaltenadressenim­ pulssignal () empfängt und dann einen Spaltenhaupttakt (ΦC) erzeugt, mit dem spaltenbezogene Steuerschaltungen, die in einer der Speicherbänke enthalten sind, getrieben werden, und einer Schaltung (300), die von außen Adressensignale (Ai) empfängt und dann Spaltenadressensignale (CA10, CA11, ) erzeugt, wobei die Halbleiterspeichervorrichtung als Antwort auf das auf den Systemtakt (CLK) mit vorgegebener Frequenz bezogene Bit­ bündellängen- und Latenzzeitinformation (COSA) eine Datenzugriffs­ operation ausführt, gekennzeichnet durch
eine Einrichtung, die an eine Schaltung (100), die den Rei­ henhaupttakt (ΦR1, ΦR2) erzeugt, das Signal (Φ, Φ) liefert, das als Antwort auf das Reihenadressenimpulssignal () und das Signal (COSA) mit der Bitbündellängen- und Latenzzeitinformation erzeugt wird, nachdem eine Adressierungsoperation für eine Speicherbank der mehreren Speicherbänke beendet ist.

5. Halbleiterspeichervorrichtung, mit mehreren Speicherbänken, die jeweils mehrere Speicherzel­ len enthalten,
einer Schaltung (100), die als Antwort auf ein von außen eingegebenes Reihenadressenimpulssignal () und ein Bankwähl­ signal einen Reihenhaupttakt (ΦR1, ΦR2) erzeugt, mit dem reihenbezo­ gene Steuerschaltungen getrieben werden, die in einer der mehreren Speicherbänke enthalten sind,
einer Schaltung (200), die von außen ein Spaltenadressenim­ pulssignal () empfängt und dann einen Spaltenhaupttakt (ΦC) erzeugt, mit dem spaltenbezogene Steuerschaltungen getrieben werden, die in einer der mehreren Speicherbänke enthalten sind, und einer Schaltung (300), die von außen Adressensignale (Ai) empfängt und dann Spaltenadressensignale (CA10, CA11, ) erzeugt,
wobei die Halbleiterspeichervorrichtung als Antwort auf die auf den Systemtakt (CLK) mit vorgegebener Frequenz bezogene Bit­ bündellängen- und Latenzzeitinformation (COSA) eine Datenzugriffs­ operation ausführt, gekennzeichnet durch
eine Einrichtung (500), die entsprechend dem Reihenhaupt­ takt (ΦR1, ΦR2) ein Zeitablaufsteuerungssignal (ΦS1DQ, ΦS2DQ) er­ zeugt,
eine Einrichtung (700), die das Zeitablaufsteuerungssignal (ΦS1DQ, ΦS2DQ) und das Signal (COSA) mit der Bitbündellängen- und Latenzzeitinformation empfängt und dann das Spaltenadressenimpuls­ signal () und ein Informationserfassungssignal (COSAP) mit der Bitbündellängen- und Latenzzeitinformation erzeugt, und
eine Einrichtung (800), die an eine Schaltung (100), die den Reihenhaupttakt (ΦR1, ΦR2) erzeugt, als Antwort auf das Signal (COS1), das die Bitbündellänge erfaßt, auf das Spaltenadressensignal (CA10, CA11, ) sowie auf das Informationserfassungssignal (COSAP) ein Vorladesignal (Φ, Φ) erzeugt.