RU2128371C1 - Полупроводниковое запоминающее устройство - Google Patents

Полупроводниковое запоминающее устройство Download PDF

Info

Publication number
RU2128371C1
RU2128371C1 RU95103102A RU95103102A RU2128371C1 RU 2128371 C1 RU2128371 C1 RU 2128371C1 RU 95103102 A RU95103102 A RU 95103102A RU 95103102 A RU95103102 A RU 95103102A RU 2128371 C1 RU2128371 C1 RU 2128371C1
Authority
RU
Russia
Prior art keywords
signal
packet
column address
delay
gate
Prior art date
Application number
RU95103102A
Other languages
English (en)
Other versions
RU95103102A (ru
Inventor
Ким Гиу-Хонг
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU95103102A publication Critical patent/RU95103102A/ru
Application granted granted Critical
Publication of RU2128371C1 publication Critical patent/RU2128371C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

Изобретение относится к полупроводниковым запоминающим устройствам для автоматического предзаряда строчной цепи. Технический результат заключается в выполнении синхронным полупроводниковым запоминающим устройством автоматического предзаряда строчной цепи. Он достигается тем, что содержит множество групп блоков памяти, буферы для приема сигналов стробов адреса строки и столбца, выполняющие выборку данных в ответ на информацию о длине пакета и задержке. В состав устройства входит генератор адреса столбца, временной контроллер, детектор конца пакета, генератор сигнала данных о пакете и задержке, детектор данных о пакете и задержке, генератор сигнала предзаряда. 8 ил.

Description

Настоящее изобретение относится к полупроводниковому запоминающему устройству для предзаряда строчной цепи, и более конкретно, к синхронному полупроводниковому запоминающему устройству для автоматического предзаряда строчной цепи.
Синхронное полупроводниковое запоминающее устройство, которое было разработано для высокоскоростной работы, выполняет все операции, требуемые при выборке данных, в соответствии с системными тактовыми импульсами (или синхроимпульсами) постоянного периода, поданными извне. Используя регистр установки режима, такое синхронное полупроводниковое запоминающее устройство устанавливает различные режимы работы для определения задержки и длины пакета. В полупроводниковом запоминающем устройстве, при выполнении операции считывания или записи одной строки, возбуждаемая строчная цепь должна быть предзаряжена для выполнения операции считывания или записи другой строки. Как показано на фиг. 1, в обычном полупроводниковом запоминающем устройстве строчная цепь предзаряжается только, когда снаружи приложена команда предзаряда после того, как возбуждена одна строка. В синхронном полупроводниковом запоминающем устройстве, которое работает в соответствии с системными тактовыми импульсами и выполняет операцию считывания/записи согласно определенной информации о длине пакета и задержке, в случае, когда операция предзаряда выполняется в ответ на приложенную извне команду предзаряда, как описано выше, имеется неудобство в том, что подходящий для предзаряда строчной цепи момент времени должен быть жестко задан, и трудно выполнить эффективную (т.е. с уменьшенным потреблением энергии) операцию предзаряда.
Поэтому целью настоящего изобретения является выполнение синхронного полупроводникового запоминающего устройства, которое способно внутренне и автоматически предзаряжать строчную цепь.
Другая цель настоящего изобретения состоит в выполнении синхронного полупроводникового запоминающего устройства с надежным предзарядом строчной цепи.
Для достижения вышеназванных целей полупроводниковое запоминающее устройство по настоящему изобретению, которое включает в себя множество групп блоков памяти, буфер сигнала стробирования адреса строки, буфер сигнала адреса столбца и генератор адреса столбца, и которое выполняет операцию выборки данных, соответствующую информации о длине пакета и задержке, относительно системного тактирования с заранее заданной частотой, содержит прибор, который генерирует сигнал для автоматического предзаряда одной группы блоков памяти в ответ на сигнал стробирования адреса строки и сигнал с информацией о длине пакета и задержке после того, как операция адресации для одной группы блоков данных выполнена. Такой сигнал предзаряда передается в буфер сигнала стробирования адреса строки для предзаряда одной группы блоков памяти.
В подробном описании предпочтительного выполнения настоящего изобретения, представленном ниже, сделаны ссылки на сопровождающие чертежи, на которых:
Фиг. 1 является временной диаграммой, показывающей функционирование в соответствии с обычным способом предзаряда,
Фиг. 2 является блок-схемой, показывающей конструкцию для осуществления функции автоматического предзаряда согласно настоящему изобретению;
Фиг. 3 представляет принципиальную схему буфера RAS (строба адреса строки) согласно настоящему изобретению, показанному на фиг. 2;
Фиг. 4 является принципиальной схемой генератора сигнала данных о пакете и задержке по настоящему изобретению, представленному на фиг. 2;
Фиг. 5 является принципиальной схемой детектора сигнала данных о пакете и задержке по настоящему изобретению, представленному на фиг. 2;
Фиг. 6 является принципиальной схемой генератора сигнала предзаряда по настоящему изобретению, представленному на фиг. 2;
Фиг. 7 представляет временную диаграмму работы в соответствии со способом автоматического предзаряда настоящего изобретения в предположении, что системная тактовая частота составляет 66 МГц, длина пакета равна 4 тактам, а задержка CAS (строба адреса столбца) равна 2 тактам;
Фиг. 8 представляет временную диаграмму работы в соответствии со способом автоматического продзаряда настоящего изобретения в предположении, что системная тактовая частота составляет 66 МГц, длина пакета равна 2 тактам и задержка CAS равна 2 тактам.
Конструкция по фиг. 2, требуемая в реализации функции автоматического предзаряда согласно настоящему изобретению, содержит буфер 100
Figure 00000002
для приема сигнала
Figure 00000003
строба адреса строки и генерирования затем главных тактовых импульсов ⌀R1 и ⌀R2 строки, буфер 200
Figure 00000004
для приема сигнала
Figure 00000005
строба адреса столбца и генерирования затем главных тактовых импульсов ⌀С столбца, которые возбуждают схемы управления, относящиеся к столбцу, генератор 300 адреса столбца для приема и преобразования сигнала Ai адреса на КМОП-уровень и затем генерирования множества сигналов адреса столбца (включая CA10, CA11 и
Figure 00000006
) из преобразованного сигнала адреса, детектор 400 конца пакета для приема главных тактовых импульсов ⌀C столбца и отсчитанных сигналов адреса столбца и генерирования затем сигнала COSI обнаружения длины пакета, временной контроллер 500 для приема главных тактовых импульсов ⌀R1 и ⌀R2 строки и генерирования затем сигналов ⌀S1DQ и ⌀S2DQ временного управления, генератор 600 сигнала данных о пакете и задержке для приема сигнала COS1 обнаружения длины пакета, сигнала CLm данных о задержка
Figure 00000007
(где m обозначает величину задержки), сигнала ⌀WR данных о возбуждении
Figure 00000008
(где
Figure 00000009
- сигнал разрешения записи) и сигнала
Figure 00000010
длины пакета (где n обозначает длину пакета) и генерирования затем сигнала СOSA данных о пакете и задержке, детектор 700 данных о пакете и задержке для приема сигналов ⌀S1DQ и ⌀S2DQ временного управления, сигнала COSA данных о пакете и задержке и сигналов CA11A и
Figure 00000011
обнаружения возбуждения адреса столбца, выработанных генератором 800 сигнала предзаряда, и генерирования затем сигнала COSAP обнаружение данных о пакете и задержке, и генератор 800 сигнала предзаряда для приема сигналов CA10, CA11 и
Figure 00000012
адреса столбца, сигнала COS1 обнаружения длины пакета и сигнала COSAP обнаружения данных о пакете и задержке и генерирования и подачи затем сигналов
Figure 00000013
предзаряда на буфер 100
Figure 00000014
и сигналов CA11A и
Figure 00000015
обнаружения возбуждения адреса столбца на детектор 700 данных о пакете и задержке.
Фиг. 3 является подробной принципиальной схемой, показывающей буфер 100
Figure 00000016
по фиг.2, представляющий конструкцию, минимально необходимую для реализации функции автоматического предзаряда согласно настоящему изобретению. Дифференциальный усилитель 10 с P-канальным входом принимает опорное напряжение UREF и сигнал
Figure 00000017
строба адреса строки, усиливает сигнал
Figure 00000018
строба адреса строки в соответствии с разностью напряжений между ними и затем выводит внутренний сигнал
Figure 00000019
строба адреса строки, преобразованный на КМОП-уровень. Выход дифференциального усилителя 10 подан на вентильную схему 14 передачи через три инвертора 11. Работа вентильной схемы 14 передачи управляется системными тактовыми импульсами CLK. Прошедший через вентильную схему 14 передачи сигнал подается на фиксатор 15 ("защелку"). Выходной сигнал фиксатора 15 инвертируется и затем прикладывается к РМОП-транзистору 17 и NМОП-транзистору 19 в инверторе 16. Исток PМОП-транзистора 17 соединен с напряжением Uccпитания, а сток NМОП-транзистора 19 - с выходным контактом инвертора 16. Выходной сигнал вентиля 13 И-НЕ, принимающего системные тактовые импульсы CLK и сигнал ⌀CS выбора кристалла, приложен к затвору PМОН-транзистора 18, включенного между стоками PМОП-транзистора 17 и NМОП-транзистора 19, а инвертированный выходной сигнал вентиля 13 Н-НЕ приложен к затвору NМОП-транзистора 20, включенного между NМОП-транзистором 19 и напряжением Uss подложки (напряжение земли). Выходной сигнал инвертора 16 подан на схему 22 формирования импульсов через два инвертора 21.
Сигнал SRA11 адреса, который выбирает группу блоков памяти, приложен к вентилю 29 И-НЕ через два инвертора 24, а к вентилю 31 И-НЕ - через инвертор 27. Сигнал ⌀WRCF, который возбуждается после того, как возбужден сигнал
Figure 00000020
возбуждения записи, приложен к вентилям 29 и 31 И-НЕ через инвертор 25, а к вентилям 32 и 34 И-НЕ - через инвертор 26. Выходной сигнал вентиля 29 И-НЕ приложен к вентилям 32 и 33 И-НЕ. Выходной сигнал инвертора 26 приложен к вентилям 33 и 35 И-НЕ через инвертор 30. Выходной сигнал вентиля 31 И-НЕ приложен к вентилям 34 и 35 И-НЕ. Выходной сигнал схемы 22 сформирования импульсов подается на вентили 32, 33, 34 и 35 И-НЕ одновременно. Выходной сигнал вентиля 32 И-НЕ приложен к затвору PМОП-транзистора 38, тракт исток-сток которого включен между напряжением Uccпитания и первым узлом 40 детектирования. Выходной сигнал вентиля 33 И-НЕ приложен через инвертор 36 к затвору NМОП-транзистора 39, тракт сток-исток которого включен между первым узлом 40 детектирования и напряжением Uss подложки (напряжение земли). Выходной сигнал вентиля 34 И-НЕ приложен к затвору PМОП-транзистора 41, тракт исток-сток которого включен между напряжением Uccпитания и вторым узлом 43 детектирования. Выход вентиля 35 И-НЕ приложен через инвестор 37 к затвору NМОП-транзистора 42, тракт сток-исток которого включен между вторым узлом 43 детектирования и напряжением Uss подложки.
Между первым узлом 40 детектирования и напряжением подложки включен тракт сток-исток NМОП-транзистора 46 с затвором, подключенным к выходу вентиля 1 И-НЕ, который принимает сигнал ⌀UCCH детектирования уровня напряжения питания и первый сигнал
Figure 00000021
предзаряда, выработанный генератором 800 сигнала предзаряда по фиг. 2. Точно так же между вторым узлом 43 детектирования и напряжением Uss подложки включен тракт сток-исток NМОП-транзистора 48 с затвором, подключенным к выходу вентиля 2 И-НЕ, который принимает сигнал ⌀UCCH обнаружения уровня напряжения питания и второй сигнал
Figure 00000022
предзаряда, выработанный генератором 800 сигнала предзаряда по фиг. 2. Сигналы на первом и втором узлах 40 и 43 детектирования вырабатываются соответственно как первый и второй главные тактовые импульсы ⌀R1 и ⌀R2 строки через фиксаторы 45 и 47 и инверторы 49 и 50. Главные тактовые импульсы ⌀R1 и ⌀R2 строки поданы на управляющие схемы, относящиеся к строке, т.е. к схемам, которые управляют группой блоков памяти и возбуждают в них числовые шины.
Фиг. 4 является подробной принципиальной схемой, показывающей генератор 600 сигнала данных о пакете и задержке по фиг. 2. Сигнал COS1 обнаружения длины пакеты, выработанный детектором 400 конца пакета на фиг. 2, передается на фиксатор 73 через вентиль 63 передачи КМОП-типа, фиксатор 65 и вентиль 67 передачи. Электрод n-типа проводимости вентиля 63 передачи и электрод p-типа проводимости вентиля 67 передачи управляются системными тактовыми импульсами CLK, которые проинвертированы на инверторе 61. Электрод p-типа проводимости вентиля 63 передачи и электрод n-типа проводимости вентиля 67 передачи управляются системными тактовыми импульсами CLK, которые проходят через инверторы 61 и 69. Тракт исток-сток PМОП-транзистора 71 включен между напряжением Uccпитания и фиксатором 73, а к его затвору приложен сигнал ⌀UCCH обнаружения уровня напряжения питания. Сигнал COS1 обнаружения длины пакета выводится в качестве сигнала COSA данных о пакете и задержке через вентиль 64 передачи, и выходной сигнал фиксатора 73 также выводится в качестве сигнала COSA данных о пакете и задержке через вентиль 68 передачи. Вентили 64 и 68 передачи управляются по выходному сигналу вентиля 62 И-НЕ, который принимает сигнал CLm данных о задержке
Figure 00000023
, сигнал
Figure 00000024
длины пакета и сигнал ⌀WR данных о возбуждении
Figure 00000025
. Электрод n-типа проводимости вентиля 64 передачи и электрод p-типа проводимости вентиля 68 передачи подключены непосредственно к выходу вентиля 62 И-НЕ, а электрод p-типа проводимости вентиля 64 передачи и электрод n-типа проводимости вентиля 68 передачи управляются выходным сигналом вентиля 62 И-НЕ, который пропускается через инвертор 66. Сигнал COSA данных о пакете и задержке, выработанный через вентили 64 и 68 передачи, передается на детектор 700 данных о пакете и задержке по фиг. 2.
Фиг. 5 является подробной принципиальной схемой детектора 700 данных о пакете и задержке по фиг. 2. Сигнал COSA данных о пакете и задержке приложен к схеме 75 формирования импульсов, а выход схемы 76 формирования импульсов соединен с затвором PМОП-транзистора 76, тракт исток-сток которого включен между напряжением Uccпитания и узлом 74. Тракт сток-исток NМОП-транзистора 77 включен между узлом 74 и напряжением Uss подложки. Узел 74 подключен ко входу вентиля 83 И-НЕ через фиксатор 78 и инвертор 79. Другой вход вентиля 83 И-НЕ соединен с выходом вентиля 82 И-НЕ, который выдает логическое состояние комбинации сравнения между сигналами CA11A и
Figure 00000026
обнаружения возбуждения адреса столбца, вырабатываемыми генератором 800 сигнала предзаряда по фиг. 2, и сигналами ⌀S1DQ и ⌀S2DQ временного управления, вырабатываемыми временным контроллером 500 по фиг. 2. Сигнал ⌀S1DQ временного управления и сигнал
Figure 00000027
обнаружения возбуждения адреса столбца приложены к вентилю 80 И-НЕ, а сигнал ⌀S2DQ временного управления и сигнал CA11A обнаружения возбуждения адреса столбца - к вентилю 82 И-НЕ. Выходной сигнал вентиля 83 И-НЕ выдается в качестве сигнала COSAP обнаружения данных о пакете и задержке через схему 84 формирования импульсов, а выход схемы 84 формирования импульсов подключен к затвору NМОП-транзистора 77 через схему 85 формирования импульсов.
Фиг. 6 является подробной принципиальной схемой, показывающей генератор 800 сигнала предзаряда по фиг. 2. Сигналы
Figure 00000028
и CA11 адреса столбца приложены соответственно к вентилям 86 и 87 И-НЕ и сигнал CA10 адреса столбца одновременно приложен к вентилям 86 и 87 И-НЕ. Выходной сигнал вентиля 86 И-НЕ выдается в качестве сигнала
Figure 00000029
обнаружения возбуждения адреса столбца через вентиль 90 передачи и фиксатор 92, а выходной сигнал вентиля 87 И-НЕ выдается в качестве сигнала CA11A обнаружения возбуждения адреса столбца через вентиль 91 передачи и фиксатор 93. Вентили 90 и 91 передачи управляются выходным сигналом схемы 88 формирования импульсов, которая принимает сигнал COS1 обнаружения длины пакета. Электроды p-типа проводимости вентилей 90 и 91 передачи соединены непосредственно с выходом схемы 88 формирования импульсов, а электроды n-типа проводимости этих вентилей соединены с выходом схемы 68 сформирования импульсов, пропущенным через инвертор 89. Выходные сигналы фиксаторов 92 и 93 приложены соответственно к вентилям 94 и 95 И-НЕ, которые вместе принимают сигнал COSAP обнаружения данных о пакете и задержке. Выходные сигналы вентилей 94 и 95 И-НЕ выдаются соответственно в качестве первого и второго сигналов
Figure 00000030
предзаряда через инверторы 96 и 97.
Теперь, с обращением к временной диаграмме фиг. 7, будет описана операция предзаряда согласно настоящему изобретению в предположении, что частота системных тактовых импульсов составляет 66 МГц, длина пакета равна 4 тактам, а величина задержки
Figure 00000031
равна 2 тактам. Сначала будет описан процесс предзаряда в цикле считывания, который начинается от момента времени t1. В момент t1, если сигнал
Figure 00000032
строба адреса строки возбужден в низкоуровневое состояние, фиксируется адрес строки. Как показано на фиг. 3, выходной сигнал дифференциального усилителя 10 приобретает логическое высокое состояние посредством возбужденного сигнала
Figure 00000033
строба адреса строки и, если системный такт CLK находится в логическом низком состоянии, то сигнал логического низкого состояния прикладывается к затвору PМОП-транзистора 17 в инверторе 16. Когда системный такт CLK переходит в логическое высокое состояние (такт 1), схема 14 вентиля передачи выключается, а P-канальный транзистор 18 инвертора 16 включается (сигнал ⌀CS выбора кристалла остается в логическом высоком состоянии во время этой операции), в результате чего выходной сигнал инвертора 16 переходит в логическое высокое состояние. Таким образом, на выходе схемы 22 формирования импульса появляется короткий импульс логического высокого уровня, который затем прикладывается к вентилям 32, 33, 34 и 35 И-ИЕ, тем самым возбуждая эти вентили И-НЕ. Поскольку сигнал ⌀WRCF находится в логическом низком состоянии (из-за того, что сигнал
Figure 00000034
возбуждения записи не возбужден), если сигнал SRA11 выбора группы блоков переведен в логическое высокое состояние, главный тактовый импульс ⌀R2 строки логического высокого уровня генерируется PМОП-транзистором 41, который включен выходным сигналом вентиля 34 И-НЕ логического низкого состояния. Полагая, что этот главный тактовый импульс ⌀R2 строки подан на схемы, относящиеся к строке, для второй группы блоков памяти (настоящее изобретение приложено к устройству полупроводниковой памяти с двумя группами блоков памяти), все время, пока вводится сигнал SRA11 выбора группы блоков логического высокого состояния, главный тактовый импульс ⌀R2 строки остается в логическом высоком состоянии с помощью фиксатора 47, как показано на фиг. 7. И обратно, если вводится сигнал SRA11 выбора группы блоков логического низкого состояния, выдается главный тактовый импульс ⌀R1 строки логического высокого состояния вместо главного тактового импульса ⌀R2 строки, чтобы возбудить схемы, относящиеся к строке, для первой группы блоков памяти.
В момент времени t2 возбуждается сигнал
Figure 00000035
строба адреса столбца, фиксируется сигнал CAi адреса столбца. Переходить в режим автоматического предзаряда или нет, определяется использованием логических состояний сигналов CA10 и CA11 адреса столбца. Т. е., как показано на фиг. 7, если сигнала CA10 и CA11 адреса столбца находятся в логическом высоком состоянии, то определено выполнять операцию автоматического предзаряда.
Если в сигнале CLm данных о задержке
Figure 00000036
m=3 (сигнал CLm) принимает логическое высокое состояние, когда задержка
Figure 00000037
равна 3 тактам), а в сигнале
Figure 00000038
длины пакета n= 2 (сигнал
Figure 00000039
принимает логическое высокое состояние, когда длина пакета равна 2 тактам на фиг. 4, поскольку задержка
Figure 00000040
равна 2 тактам, и длина пакета равна 4 тактам на фиг. 7), оба сигнала CL3 и
Figure 00000041
находятся в логическом низком состоянии. Кроме того, в цикле считывания, сигнал ⌀WR данных о возбуждении
Figure 00000042
остается в логическом низком состоянии. Тем самым вентиль 64 передачи включается, а вентиль 68 передачи выключается, так что сигнал COS1 обнаружения длины пакета, который был возбужден в момент времени t3, выдается в качестве сигнала COSA данных о пакете и задержке логического высокого состояния через вентиль 64 передачи (здесь и далее обозначенным как "прямой тракт 601 передачи"). Как показано на фиг. 5, сигнал COSA данных о пакете и задержке логического высокого состояния пропускается через схему 75 сформирования импульса и затем прикладывается к затвору PМОП-транзистора 76 как короткий импульс логического низкого состояния. Затем короткий импульс логического высокого состояния прикладывается с узла 74 к вентилю 83 И-НЕ через фиксатор 78 и инвертор 79. Поскольку сигнал ⌀S1DQ временного управления и сигнал
Figure 00000043
обнаружения возбуждения адреса столбца находятся в логическом низком состоянии, а сигнал ⌀S2DQ временного управления и сигнал CA11A обнаружения возбуждения адреса столбца находятся в логическом высоком состоянии, выходной сигнал вентиля 82 И-НЕ, прикладываемый к вентилю 83 И-НЕ, переводится в логическое высокое состояние. Отсюда, выходной сигнал вентиля 83 И-НЕ становится сигналом логического низкого состояния. Следовательно, сигнал логического низкого состояния выводится через схему 84 формирования импульсов в качестве сигнала COSAP обнаружения данных о пакете и задержке логического высокого состояния в виде короткого импульса, как показано на фиг. 7. Схема 85 формирования импульсов, которая образует петлю обратной связи между схемой 84 формирования импульсов и NМОП-транзистором 77, обнаруживает, что сигнал COSAP обнаружения данных о пакете и задержке логического высокого состояния изменен в логическое низкое состояние, и затем прикладывает короткий импульсный сигнал логического высокого состояния к затвору NМОП-транзистора 77, тем самым обеспечивая снятие возбуждения сигнала COSAP обнаружения данных о пакете и задержке.
Как показано на фиг. 6, сигналы
Figure 00000044
и CA11A обнаружения возбуждения адреса столбца генерируются соответственно в логическом низком и высоком состояниях с фиксаторов 92 и 93 посредством сигналов CA10 и CA11 адреса столбца логического высокого состояния. Вентили 90 и 91 передачи включаются коротким импульсом логического низкого состояния, который является откликом на сигнал COS1 обнаружения длины пакета логического высокого состояния. Таким образом, фиксаторы 92 и 93 сохраняют логическое состояние запомненного сигнала CO11 адреса столбца с помощью сигнала COS1 обнаружения длины пакета. Поскольку сигнал COSAP обнаружения данных о пакете и задержке, выдаваемый с фиг. 5, находится в логическом высоком состоянии, первый сигнал
Figure 00000045
предзаряда переводится в логическое высокое состояние (невозбужденное состояние), а второй сигнал
Figure 00000046
предзаряда - в логическое низкое состояние (возбужденное состояние).
На фиг. 3 показаны первый и второй сигналы
Figure 00000047
предзаряда, вырабатываемые соответственно в логическом высоком и низком состояниях с фиг. 6, прикладываются соответственно к вентилям 1 и 2 И-НЕ. Соответственно, сигнал логического низкого состояния прикладывается к затвору NМОП-транзистора 46, включенного между узлом 40 детектирования и напряжением Uss подложки, а сигнал логического высокого состояния к затвору NМОП-транзистора 48, включенного между узлом 43 детектирования и напряжением Uss подложки. В результате главный тактовый импульс ⌀R2 строки, который поддерживался в логическом высоком состояние, изменяется в логическое низкое состояние включением пониженного NМОП-транзистора 48, как показано на фиг. 6. Т. е., когда главный тактовый импульс ⌀R2 строки, который был возбужден для возбуждения второй группы блоков памяти (например, возбуждение для операции считывания), выводится из возбуждения, вторая группа блоков памяти автоматически выполняет операцию предзаряда. Операция предзаряда второй группы блоков памяти (не показана) выполняется хорошо известным образом, и поэтому не будет описана в предпочтительном выполнении настоящего изобретения. В аналоге команда предзаряда должна быть приложена насильно извне, чтобы предзарядить любую группу блоков памяти после того, как выполнена операция считывания одного цикла.
В операции предзаряда для цикла записи, который начинается в момент времени t4, поскольку сигнал ⌀WR данных о возбуждении
Figure 00000048
принимает логическое высокое состояние на фиг. 4, тогда как сигнал
Figure 00000049
возбуждения записи возбуждается в логическое низкое состояние в момент времени t5, сигнал COSA данных о пакете и задержке вырабатывается, после задержки на один такт системных тактовых импульсов от сигнала COS1 обнаружения длины пакета, как показано на фиг. 7. Т. е., когда такт 14 системных тактовых импульсов CLK изменяется в логическое низкое состояние, сигнал COS1 обнаружения длины пакета проходит через вентиль 63 передачи, чтобы быть запомненным в фиксаторе 65 (в это время вентиль 67 передачи выключен), а когда такт 15 системных тактовых импульсов CLK изменяется в логическое высокое состояние, сигнал запомненный в фиксаторе 65, проходит через вентиль 67 передачи, фиксатор 73 и вентиль 68 передачи (здесь и далее обозначенные как "тракт 602 задержки") и затем выдается в качестве сигнала COSA данных о пакете и задержке, который задержан на один такт от сигнала COS1 обнаружения длины пакета. Остальные шаги такие же, как и в случае ранее описанного цикла считывания, и операция автоматического предзаряда для второй группы блоков памяти выполняется, когда главный тактовый импульс ⌀R2, который возбуждает вторую группу блоков памяти в момент времени t6, выводится из возбуждения в логическое низкое состояние посредством второго сигнала
Figure 00000050
предзаряда логического низкого состояния.
На фиг. 8 показан способ автоматического предзаряда по настоящему изобретению в случае, когда длина пакета равна 2, тогда как сигнал
Figure 00000051
(n=2) длины пакета находится в логическом высоком состоянии и выходной сигнал вентиля 62 ИЛИ-НЕ тем самым переводится в логическое низкое состояние, сигнал COS1 обнаружения длины пакета передается через такт 602 задержки. Поэтому сигнал COSA данных о пакете и задержке вырабатывается после задержки на один такт системных тактовых импульсов CLK от сигнала COS1 обнаружения длины пакета. Вдобавок, поскольку сигнала COSA данных о пакете и задержке, который выводится как короткий импульс через схему 25 формирования импульсов, соответствует логическому состоянию сигнала ⌀S2DQ временного управления, который вырабатывается спустя заданное время от момента времени возбуждения
Figure 00000052
чтобы пройти через вентиль 83 И-НЕ, если сигнал ⌀ S1DQ временного управления находится в логическом высоком состоянии, сигнал COSAP обнаружения данных о пакете и задержке переводится в логическое высокое состояние. Пунктирная линия на фиг. 8 показывает случай, когда данные
Figure 00000053
не управляют автоматическим предзарядом. В результате фиг. 8 показывает, что на сигнал COSAP обнаружения данных о пакете и задержке, требуемый для выработки сигналов
Figure 00000054
автоматического предзаряда, влияет информация, относящаяся к
Figure 00000055
как и информация, относящаяся к длине пакета и задержке
Figure 00000056

Таким образом, поскольку сигнал автоматического предзаряда согласно настоящему изобретению генерируется в соответствии с информацией, относящейся к длине пакета и задержке, используемой в синхронном полупроводниковом запоминающем устройстве, как и информация, относящаяся к сигналам
Figure 00000057
и
Figure 00000058
строба адреса строки и столбца, в основном используемая при выборке данных в полупроводниковом запоминающем устройстве, может быть достигнута эффективная надежная функция автоматического предзаряда.
Вышеприведенное описание настоящего изобретения использует схемную конструкции, как показано на фиг. 7, для отображения данных, требуемых при генерировании сигнала автоматического предзаряда, однако сигнал автоматического предзаряда согласно настоящему изобретению может вырабатываться и другой схемной конструкцией.

Claims (1)

  1. Полупроводниковое запоминающее устройство, содержащее множество групп блоков памяти, буфер для приема сигнала строба адреса строки, выполненный с возможностью генерирования главных тактовых импульсов строки, буфер для приема строба адреса столбца, выполненный с возможностью генерирования главных тактовых импульсов, столбца, генератор адреса столбца, выполненный с возможностью приема и преобразования сигнала адреса, отличающееся тем, что устройство содержит детектор конца пакета, один вход которого подключен к выходу буфера для приема строба адреса столбца, а другой - к выходу генератора адреса столба, временной контроллер, выполненный с возможностью приема тактовых импульсов строки и генерирования сигналов временного управления, генератор сигнала данных о пакете и задержке, выполненный с возможностью приема сигналов обнаружения длины пакета, вырабатываемых детектором конца пакета, сигнала данных о задержке строба адреса столбца, сигнала данных о возбуждении сигнала разрешения записи и сигнала длины пакета, а также выполненный с возможностью генерирования сигнала данных о пакете и задержке, детектор данных о пакете и задержке, выполненный с возможностью приема сигналов временного управления и сигнала данных о пакете и задержке, а также сигналов обнаружения возбуждения адреса столбца, вырабатываемых генератором сигнала предзаряда, выполненным с возможностью приема сигнала обнаружения данных о пакете и задержке от детектора данных о пакете и задержке и приема сигналов адреса столбца, сигнала обнаружения длины пакета и генерирования сигналов предзаряда на буфер для приема сигнала строба адреса строки, выполненный с возможностью управления группой блоков памяти и возбуждения в них числовых шин.
RU95103102A 1994-03-03 1995-03-02 Полупроводниковое запоминающее устройство RU2128371C1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940004125A KR970001699B1 (ko) 1994-03-03 1994-03-03 자동프리차아지기능을 가진 동기식 반도체메모리장치
KR4125/1994 1994-03-03

Publications (2)

Publication Number Publication Date
RU95103102A RU95103102A (ru) 1996-12-27
RU2128371C1 true RU2128371C1 (ru) 1999-03-27

Family

ID=19378299

Family Applications (1)

Application Number Title Priority Date Filing Date
RU95103102A RU2128371C1 (ru) 1994-03-03 1995-03-02 Полупроводниковое запоминающее устройство

Country Status (9)

Country Link
US (1) US5555526A (ru)
JP (1) JP3209485B2 (ru)
KR (1) KR970001699B1 (ru)
CN (1) CN1089473C (ru)
DE (2) DE19549532B4 (ru)
FR (1) FR2716999B1 (ru)
GB (1) GB2287112B (ru)
RU (1) RU2128371C1 (ru)
TW (1) TW275693B (ru)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3394111B2 (ja) * 1995-05-25 2003-04-07 株式会社 沖マイクロデザイン 半導体記憶装置のデータ入力回路
KR0154755B1 (ko) * 1995-07-07 1998-12-01 김광호 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
JP3272914B2 (ja) 1995-08-31 2002-04-08 富士通株式会社 同期型半導体装置
JP3843145B2 (ja) * 1995-12-25 2006-11-08 株式会社ルネサステクノロジ 同期型半導体記憶装置
US5950219A (en) * 1996-05-02 1999-09-07 Cirrus Logic, Inc. Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same
TW378330B (en) * 1997-06-03 2000-01-01 Fujitsu Ltd Semiconductor memory device
KR100486195B1 (ko) * 1997-06-27 2005-06-16 삼성전자주식회사 싱크로너스디램의자동프리차지제어회로
KR100252048B1 (ko) * 1997-11-18 2000-05-01 윤종용 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법
US6104418A (en) * 1998-04-06 2000-08-15 Silicon Magic Corporation Method and system for improved memory interface during image rendering
KR100324820B1 (ko) * 1999-06-29 2002-02-28 박종섭 싱크로너스 메모리 소자
KR100649826B1 (ko) * 1999-12-30 2006-11-24 주식회사 하이닉스반도체 반도체 메모리 소자의 오토 프리차지장치
DE10025569A1 (de) * 2000-05-24 2001-12-13 Infineon Technologies Ag Integrierter Speicher mit Zeilenzugriffssteuerung zur Aktivierung und Vorladung von Zeilenleitungen und Verfahren zum Betrieb eines solchen Speichers
JP2002015570A (ja) * 2000-06-28 2002-01-18 Toshiba Corp 半導体メモリ
US6728798B1 (en) * 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
KR100368970B1 (ko) * 2000-10-24 2003-01-24 주식회사 하이닉스반도체 반도체 메모리 장치
KR100428759B1 (ko) * 2001-06-25 2004-04-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
KR100439046B1 (ko) * 2001-06-29 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 오토프리차지회로
KR100487522B1 (ko) * 2002-04-01 2005-05-03 삼성전자주식회사 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법
US7124260B2 (en) * 2002-08-26 2006-10-17 Micron Technology, Inc. Modified persistent auto precharge command protocol system and method for memory devices
JP2004185686A (ja) * 2002-11-29 2004-07-02 Toshiba Corp 半導体記憶装置
KR100593149B1 (ko) * 2005-05-12 2006-06-28 주식회사 하이닉스반도체 안정적인 오토 프리차지 신호를 발생하는 반도체 메모리장치의 클럭 동기형 오토 프리차지 제어 회로
US7609584B2 (en) * 2005-11-19 2009-10-27 Samsung Electronics Co., Ltd. Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
JP2009026370A (ja) 2007-07-19 2009-02-05 Spansion Llc 同期型記憶装置及びその制御方法
US8583710B2 (en) * 2010-09-17 2013-11-12 Infineon Technologies Ag Identification circuit and method for generating an identification bit using physical unclonable functions
KR101145784B1 (ko) * 2010-10-11 2012-05-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그를 포함하는 메모리 시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2070372B (en) * 1980-01-31 1983-09-28 Tokyo Shibaura Electric Co Semiconductor memory device
JPS58155596A (ja) * 1982-03-10 1983-09-16 Hitachi Ltd ダイナミツク型ｍｏｓｒａｍ
JPS60115094A (ja) * 1983-11-16 1985-06-21 Fujitsu Ltd ダイナミツクランダムアクセスメモリ装置
JPH0760600B2 (ja) * 1987-08-19 1995-06-28 三菱電機株式会社 同期型記憶装置
JPH0821234B2 (ja) * 1988-01-14 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびその制御方法
US5034917A (en) * 1988-05-26 1991-07-23 Bland Patrick M Computer system including a page mode memory with decreased access time and method of operation thereof
JPH0373495A (ja) * 1989-02-15 1991-03-28 Ricoh Co Ltd 半導体メモリ装置
JPH0814989B2 (ja) * 1989-05-09 1996-02-14 日本電気株式会社 内部同期型スタティックｒａｍ
JP2603145B2 (ja) * 1990-03-09 1997-04-23 三菱電機株式会社 半導体集積回路装置
EP0468135B1 (en) * 1990-06-29 1997-05-28 International Business Machines Corporation A high speed dynamic, random access memory with extended reset/precharge time
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
US5430680A (en) * 1993-10-12 1995-07-04 United Memories, Inc. DRAM having self-timed burst refresh mode

Also Published As

Publication number Publication date
DE19507574C2 (de) 1998-04-02
GB9504133D0 (en) 1995-04-19
GB2287112B (en) 1998-07-29
TW275693B (ru) 1996-05-11
US5555526A (en) 1996-09-10
JPH07254278A (ja) 1995-10-03
KR970001699B1 (ko) 1997-02-13
JP3209485B2 (ja) 2001-09-17
FR2716999A1 (fr) 1995-09-08
DE19549532B4 (de) 2009-12-03
CN1089473C (zh) 2002-08-21
GB2287112A (en) 1995-09-06
FR2716999B1 (fr) 1997-08-14
CN1115103A (zh) 1996-01-17
DE19507574A1 (de) 1995-09-07
RU95103102A (ru) 1996-12-27
KR950027834A (ko) 1995-10-18

Similar Documents

Publication Publication Date Title
RU2128371C1 (ru) Полупроводниковое запоминающее устройство
JP4057084B2 (ja) 半導体記憶装置
US5029135A (en) Semiconductor memory apparatus with internal synchronization
TW456034B (en) Dynamic random access memory
US5930197A (en) Semiconductor memory device
US5666324A (en) Clock synchronous semiconductor memory device having current consumption reduced
JPH09180446A (ja) 半導体メモリ装置の内部昇圧電源発生回路
JP3129131B2 (ja) 昇圧回路
JP3778381B2 (ja) 半導体メモリ装置
KR100297717B1 (ko) 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리
KR19990071260A (ko) 프리차지 제어회로를 구비하는 반도체장치 및 프리차지 방법
US6392951B2 (en) Semiconductor storage device
JP2004103209A (ja) 動作電圧を選択的に供給し、一時的に供給を中断する同期式ｄｒａｍのビットラインセンスアンプ駆動制御回路及び方法
EP0208316B1 (en) Dynamic memory device
JP3287990B2 (ja) バースト長さ検出回路
USRE36532E (en) Synchronous semiconductor memory device having an auto-precharge function
US6072738A (en) Cycle time reduction using an early precharge
US5404325A (en) Dynamic random access memory device with precharging unit preventing counter electrodes of storage capacitors from voltage fluctuation
US5610863A (en) Memory device having a booster circuit and a booster circuit control method
EP0468463B1 (en) Semiconductor memory device
US5777934A (en) Semiconductor memory device with variable plate voltage generator
US7248520B2 (en) Semiconductor memory and data read method of the same
US20050128833A1 (en) Semiconductor memory device having access time control circuit
KR20020049802A (ko) 반도체 메모리 장치
KR20040065322A (ko) 반도체 메모리 장치의 센스 증폭기