JPH09180446A - 半導体メモリ装置の内部昇圧電源発生回路 - Google Patents

半導体メモリ装置の内部昇圧電源発生回路

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JPH09180446A
JPH09180446A JP8302233A JP30223396A JPH09180446A JP H09180446 A JPH09180446 A JP H09180446A JP 8302233 A JP8302233 A JP 8302233A JP 30223396 A JP30223396 A JP 30223396A JP H09180446 A JPH09180446 A JP H09180446A
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世昇 尹
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Abstract

(57)【要約】 【課題】 アクティブ時に昇圧電圧レベルを検出してア
クティブキッカーを動作させ消費される昇圧電圧を供給
し、またＲＡＳ信号の長い遅延時間を有するＲＡＳタイ
ム条件で漏れによる昇圧電圧の低下を補償するために、
検出器の出力を受けてメインポンプを動作させる内部昇
圧電源発生回路を提供する。 【解決手段】 半導体メモリ装置の内部昇圧電源発生回
路において、スタンバイ状態で昇圧電圧のレベルを検出
してメインポンプの駆動を決定する第１検出器１５と、
この第１検出器の出力出力を入力として一定周期の信号
を発生させる発振器１６と、この発振器の出力により駆
動されて昇圧電圧のレベルを形成するメインポンプ１７
と、チップマスタクロックＰＲと昇圧電圧を入力として
前記第１検出器及びアクティブキッカー２３，２４の動
作を制御する第２検出器１８と、を備えるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、安定した電源電圧を内部回路に供給するた
めの内部昇圧電源発生回路に関するものである。
【０００２】
【従来の技術】最近、半導体メモリの高集積化と低電力
化に伴って、ワードラインエネーブルのために内部昇圧
電源発生回路であるＶＰＰ発生器の使用が増加してい
る。低電圧動作では、昇圧電圧ＶＰＰレベルを使用し
て、外部供給電圧とＮＭＯＳトランジスタのしきい値電
圧との和ＶＣＣ＋ＶＴＮ以上の電圧でワードラインをエ
ネーブルさせることにより、メモリセルデータ“１”の
読出、書込が可能になる。
【０００３】従来、半導体メモリ装置に供給される外部
供給電圧ＶＣＣより高い昇圧電圧ＶＰＰをつくり、昇圧
電圧ＶＰＰの消費電荷を供給するため、昇圧電圧ＶＰＰ
検出器を用いて検出された昇圧電圧ＶＰＰレベルが一定
レベルより低いと、昇圧電圧ＶＰＰのメインポンプ(mai
n pump) を動作させて電荷を供給する方式を使用してい
る。しかしながら、メインポンプから供給される電荷量
はアクティブサイクルでは不充分であるため、アクティ
ブサイクルの際にはローアドレスストローブ信号ＲＡＳ
のエネーブルによりアクティブキッカー(Active Kicke
r) を動作させて電荷を供給する。
【０００４】図１は、従来技術による内部昇圧電源発生
回路のアクティブキッカーに関する部分を示すブロック
図である。その構成は、ローアドレスストローブ信号Ｒ
ＡＳＢ（このＢは反転の意味）の入力に応答してマスタ
クロックＰＲを発生するマスタクロック発生器１００
と、このマスタクロックＰＲの入力に応答してアクティ
ブ昇圧電圧制御信号ＰＡＫＥを発生するアクティブＶＰ
Ｐ制御器２００と、このアクティブ昇圧電圧制御信号Ｐ
ＡＫＥの入力に応答してアクティブ昇圧電圧ＶＰＰを発
生させる第１アクティブＶＰＰ発生器３００及び第２ア
クティブＶＰＰ発生器４００と、を用いたものである。
【０００５】図２は、図１の回路の動作タイミングであ
る。同図を参照すると、ローアドレスストローブ信号Ｒ
ＡＳＢが論理“ロウ”にエネーブルされると、これによ
りマスタクロック発生器１００からマスタクロックＰＲ
が所定時間後論理“ハイ”にエネーブルされる。そし
て、これに応じてアクティブＶＰＰ制御器２００から発
生されるアクティブ昇圧電圧制御信号ＰＡＫＥが所定時
間の後に論理“ハイ”へエネーブルされる。
【０００６】図３は、アクティブＶＰＰ制御器２００の
回路図である。その構成は、入力端がマスタクロック発
生器１００の出力端に接続されたインバータチェーン２
によるものである。マスタクロック発生器１００で発生
されたマスタクロックＰＲを入力としてインバータチェ
ーン２を通じ所定時間遅延することにより、アクティブ
昇圧電圧制御信号ＰＡＫＥが発生する。
【０００７】図４は、アクティブ昇圧電圧制御信号ＰＡ
ＫＥの立ち上がりエッジ(Rising Edge) で電圧ポンピン
グするアクティブキッカーの回路図である。その構成
は、アクティブ昇圧電圧制御信号ＰＡＫＥを入力とする
インバータチェーン３に直列接続されたポンピングキャ
パシタ１２と、アクティブ昇圧電圧制御信号ＰＡＫＥを
入力とするインバータ４に直列接続されたポンピングキ
ャパシタ７と、外部供給電圧ＶＣＣ端子と第１ノード５
との間にダイオード接続されたＮＭＯＳトランジスタ８
と、ＮＭＯＳトランジスタ８のソースにゲート及びドレ
インが接続され且つ第２ノード６にソースが接続され、
ポンピングキャパシタ７による昇圧電圧とＮＭＯＳトラ
ンジスタ８を通じた外部供給電圧ＶＣＣとを合わせた電
圧レベルを伝達するＮＭＯＳトランジスタ１０と、外部
供給電圧ＶＣＣ端子と第２ノード６との間にダイオード
接続されたＮＭＯＳトランジスタ９と、第２ノード６に
ドレインが接続され且つゲートがポンピングキャパシタ
１２に接続されてゲーティングされ、昇圧電圧ＶＰＰを
出力するＮＭＯＳトランジスタ１１と、を用いたもので
ある。ＮＭＯＳトランジスタ８，９は第１及び第２ノー
ド５，６を昇圧以前にプリチャージするために設けられ
ている。
【０００８】その動作を説明すると、アクティブ昇圧電
圧制御信号ＰＡＫＥが論理“ロウ”であれば、ポンピン
グキャパシタ７の昇圧で第１ノード５の電圧が上昇し、
ＮＭＯＳトランジスタ１０を通じて第２ノード６の電圧
が昇圧される。このとき、第２ノード６の電圧は第１ノ
ード５の電圧よりしきい値電圧ＶＴＮだけ低くなる。そ
して、アクティブ昇圧電圧制御信号ＰＡＫＥが論理“ハ
イ”になると、ポンピングキャパシタ１２の昇圧で第２
ノード６の電圧が上昇する。この第２ノード６の昇圧電
圧は、ＮＭＯＳトランジスタ１１を通じてしきい値電圧
ＶＴＮだけ低くなって昇圧電圧ＶＰＰ端子へ伝達され
る。
【０００９】図５は、アクティブ昇圧電圧制御信号ＰＡ
ＫＥの立ち下がりエッジ(Falling Edge)で電圧ポンピン
グするアクティブキッカーの回路図である。その構成
は、上記図４同様の回路にアクティブ昇圧電圧制御信号
ＰＡＫＥを反転入力するインバータ１４を追加した構成
である。その動作は、インバータ１４により図４の回路
と反対位相で動作するものであり、アクティブ昇圧電圧
制御信号ＰＡＫＥが論理“ハイ”になるときに第２ノー
ド６がプリチャージされ、アクティブ昇圧電圧制御信号
ＰＡＫＥが論理“ロウ”になるときに第２ノード６が昇
圧されて昇圧電圧ＶＰＰ端子に電荷を供給するようにな
る。
【００１０】
【発明が解決しようとする課題】図４や図５のアクティ
ブキッカーにより供給する電荷量は、消費される電荷量
を予測して決定されるので、予想値と実際のワードライ
ンエネーブルに使用される電荷量とに差が出る場合、昇
圧電圧ＶＰＰレベルが目標(target)レベルより高くなっ
たり低くなったりするという問題が発生する。そこで本
発明の目的は、アクティブ動作の際に消費される昇圧電
圧を供給するためのアクティブキッカーを、アクティブ
時に昇圧電圧レベルを検出して動作させ、また、ローア
ドレスストローブ信号ＲＡＳの長い遅延時間を有するＲ
ＡＳタイム条件でにおける漏れ(Leak)による昇圧電圧レ
ベルの低下を補償するために、アクティブ検出器の出力
を受け入れてメインポンプを動作させる内部昇圧電源発
生回路を提供することにある。
【００１１】
【課題を解決するための手段】この目的のために本発明
は、半導体メモリ装置の内部昇圧電源発生回路におい
て、スタンバイ状態で昇圧電圧のレベルを検出してメイ
ンポンプの駆動を決定する第１検出器と、該第１検出器
の出力を入力として一定周期の信号を発生させる発振器
と、該発振器の出力により駆動されて昇圧電圧のレベル
を形成するメインポンプと、チップマスタクロック及び
昇圧電圧を入力として前記第１検出器及びアクティブキ
ッカーの動作を制御する第２検出器と、を備えることを
特徴とする。より具体的には、半導体メモリ装置の内部
昇圧電源発生回路において、スタンバイ状態で昇圧電圧
のレベルを検出してメインポンプの駆動を決定する第１
検出器と、該第１検出器の出力を入力として一定周期の
信号を発生させる発振器と、チップマスタクロック及び
昇圧電圧を入力として前記第１検出器及びアクティブキ
ッカーの動作制御信号を出力する第２検出器と、該第２
検出器の出力を入力としてローアドレスストローブ信号
のアクティブ期間における昇圧電圧のレベル情報を貯蔵
し、次のローアドレスストローブ信号のサイクルで使用
するラッチ信号発生器と、該ラッチ信号発生器の出力に
従い制御され、アクティブキッカーの動作信号を発生さ
せるアクティブ昇圧電圧制御信号発生器と、該アクティ
ブ昇圧電圧制御信号発生器の出力からローアドレススト
ローブ信号の情報を受けてアクティブサイクルで消費さ
れる昇圧電圧端子の電荷を補償するアクティブキッカー
と、を備えることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき図
６〜図１７を参照して詳細に説明する。
【００１３】図６は、本発明による内部昇圧電源発生回
路のブロック構成図である。その構成は大きく上部と下
部に分けられ、上部は、昇圧電圧ＶＰＰを入力する第１
検出器１５と、第１検出器１５の出力端に接続された発
振器(Oscillator)１６と、発振器１６の出力端に接続さ
れたメインポンプ１７と、から構成されている。そして
下部は、昇圧電圧ＶＰＰ及びマスタクロックＰＲを入力
として昇圧電圧検出信号ＶＰＰＤＥＴを第１検出器１５
へ出力し、また別の昇圧電圧検出信号ＶＰＰＤＥＴＡを
出力する第２検出器１８と、昇圧電圧検出信号ＶＰＰＤ
ＥＴＡ及びマスタクロックＰＲを入力としてラッチ信号
ＰＮＡＫＥを発生させるＰＮＡＫＥ発生器１９と、ラッ
チ信号ＰＮＡＫＥを入力して所定時間遅延し、ラッチ遅
延信号ＰＮＡＫＥＤを発生させるＰＮＡＫＥＤ発生器２
０と、ラッチ信号ＰＮＡＫＥ及びマスタクロックＰＲを
入力として信号ＰＡＫＥＦを発生させるＰＡＫＥＦ発生
器２１と、マスタクロックＰＲ及びラッチ遅延信号ＰＮ
ＡＫＥＤを入力として短パルス信号ＰＡＫＥＳを発生さ
せるＰＡＫＥＳ発生器２２と、信号ＰＡＫＥＦを入力と
して昇圧電圧ＶＰＰ端子に昇圧電圧ＶＰＰを発生させる
第１アクティブキッカー２３と、短パルス信号ＰＡＫＥ
Ｓを入力として昇圧電圧ＶＰＰ端子に昇圧電圧ＶＰＰを
発生させる第２アクティブキッカー２４と、から構成さ
れている。図６に示すように、これら上部及び下部は、
下部で発生して上部へ入力される昇圧電圧検出信号ＶＰ
ＰＤＥＴによりつながれている。
【００１４】図７は、図６の回路の動作タイミングであ
る。上部の動作について、図７を参照して説明すれば次
の通りである。昇圧電圧ＶＰＰレベルが目標電圧レベル
より低ければ、第１検出器１５から昇圧電圧発振エネー
ブル信号ＶＰＰＯＳＣＥが論理“ハイ”で出力されて発
振器１６を動作させ、このとき発生するパルス形態の昇
圧電圧ドライブ信号ＶＰＰＤＲＶがメインポンプ１７を
駆動して昇圧電圧ＶＰＰ端子に電荷を供給する。
【００１５】図８は、第１検出器１５の回路図である。
その構成は、昇圧電圧ＶＰＰがゲートに印加されるＮＭ
ＯＳトランジスタ２６，２８と、外部供給電圧ＶＣＣ端
子にソースが接続され且つ接地電圧ＶＳＳ端子にゲート
が接続され、ＮＭＯＳトランジスタ２６のドレインにド
レインが接続されたＰＭＯＳトランジスタ２５と、ＮＭ
ＯＳトランジスタ２８のドレインにソースが接続され且
つ外部供給電圧ＶＣＣ端子にゲートが接続されたＮＭＯ
Ｓトランジスタ２７と、ＮＭＯＳトランジスタ２６のソ
ースとＮＭＯＳトランジスタ２７のドレインを接続した
ノード３４と、ノード３４にゲートが接続され、それぞ
れ外部供給電圧ＶＣＣ端子と接地電圧ＶＣＣ端子に接続
されたＰＭＯＳトランジスタ２９及びＮＭＯＳトランジ
スタ３０と、ＰＭＯＳトランジスタ２９のドレインとＮ
ＭＯＳトランジスタ３０のドレインを接続したノード３
５と、ノード３５に接続されたインバータ３１と、イン
バータ３１の出力及び昇圧電圧検出信号ＶＰＰＤＥＴを
インバータ３３で反転して入力し、否定積演算して昇圧
電圧発振エネーブル信号ＶＰＰＯＳＣＥを出力するＮＡ
ＮＤゲート３２と、を用いたものである。
【００１６】その動作を説明すると、昇圧電圧ＶＰＰが
目標電圧レベルより低いとノード３５が論理“ハイ”に
なり、昇圧電圧発振エネーブル信号ＶＰＰＯＳＣＥは論
理“ハイ”になる。また、図６における下部の第２検出
器１８で発生した昇圧電圧検出信号ＶＰＰＤＥＴも上部
の発振器１６を動作させるために利用され、ＮＡＮＤゲ
ート３２はその昇圧電圧検出信号ＶＰＰＤＥＴが論理
“ハイ”の場合にも論理“ハイ”を出力する。
【００１７】図９は、発振器１６の回路図である。その
構成は、昇圧電圧発振エネーブル信号ＶＰＰＯＳＣＥが
ゲートに入力され、外部供給電圧ＶＣＣ端子にソースが
接続されたＰＭＯＳトランジスタ３９と、昇圧電圧発振
エネーブル信号ＶＰＰＯＳＣＥがゲートに入力され、接
地電圧ＶＳＳ端子にソースが接続され且つドレインがイ
ンバータチェーン３６に接続されて動作制御するＮＭＯ
Ｓトランジスタ３８と、ＰＭＯＳトランジスタ３９のド
レインに入力端と出力端が共通接続されるインバータチ
ェーン３６と、インバータチェーン３６の偶数個部分の
インバータの出力を反転して昇圧電圧ドライブ信号ＶＰ
ＰＤＲＶを出力するインバータ３７と、を用いたもので
ある。
【００１８】その動作を説明すれば、昇圧電圧発振エネ
ーブル信号ＶＰＰＯＳＣＥが論理“ハイ”であればリン
グ発振器(Ring Oscillator) として動作し、昇圧電圧ド
ライブ信号ＶＰＰＤＲＶがパルス形態で発生される。
【００１９】図１０は、メインポンプ１７の回路図であ
る。この回路は、上述の図４に示した回路と構成及び動
作が同じである。即ち、昇圧電圧ドライブ信号ＶＰＰＤ
ＲＶの立ち上がりエッジで昇圧電圧ＶＰＰ端子に電荷を
供給する。
【００２０】次に、図６に示した下部の動作を説明す
る。
【００２１】図１１は、第２検出器１８内に設けられる
昇圧電圧検出エネーブル制御信号及び昇圧電圧ラッチ制
御信号発生手段の回路図である。マスタクロックＰＲを
入力として所定時間遅延する２つのインバータからなる
インバータチェーン４９と、インバータチェーン４９の
遅延出力及びマスタクロックＰＲを入力として否定和演
算するＮＯＲゲート５０と、第１ＮＯＲゲート５０の出
力端に接続されて昇圧電圧検出エネーブル信号ＰＶＰＰ
ＤＥＴＥを出力するインバータ５１と、マスタクロック
ＰＲを入力として所定時間遅延する４つのインバータか
らなるインバータチェーン５２と、インバータチェーン
５２の遅延出力及びマスタクロックＰＲを入力として否
定積演算するＮＡＮＤゲート５３と、ＮＡＮＤゲート５
３の出力端に接続されて昇圧電圧ラッチ制御信号ＰＶＰ
ＰＬＡＴＣＨを出力するインバータ５４と、から構成さ
れている。
【００２２】マスタクロックＰＲに従い昇圧電圧検出エ
ネーブル信号ＰＶＰＰＤＥＴＥと昇圧電圧ラッチ制御信
号ＰＶＰＰＬＡＴＣＨが生成される際に、これら信号は
短パルスの形態を有するようになる。尚、昇圧電圧検出
エネーブル信号ＰＶＰＰＤＥＴＥはアクティブ検出エネ
ーブル信号として使用され、昇圧電圧ラッチ制御信号Ｐ
ＶＰＰＬＡＴＣＨは、昇圧電圧検出信号ＶＰＰＤＥＴＡ
のラッチのために転送ゲート例えばパストランジスタ(P
ass Transistor) をターンオン、ターンオフさせる役割
に使用される。
【００２３】図１２は、第２検出器１８の回路図であ
る。その構成は上記図８の構成と類似しているが、図８
の構成に加えて、スイッチ手段となるインバータ６５及
び転送ゲート６２と、転送ゲート６２の伝送信号をラッ
チするインバータチェーンで構成されたラッチ回路６３
と、ラッチ回路６３の出力を反転して昇圧電圧検出信号
ＶＰＰＤＥＴＡを出力するインバータ６４と、インバー
タ６４の出力及び昇圧電圧ラッチ制御信号ＰＶＰＰＬＡ
ＴＣＨを論理積演算して昇圧電圧検出信号ＶＰＰＤＥＴ
を出力するＮＡＮＤゲート６６及びインバータ６７と、
が構成されている。また、トランジスタ５７のゲートに
は、昇圧電圧検出エネーブル信号ＰＶＰＰＤＥＴＥが印
加される。
【００２４】その動作を説明すれば、昇圧電圧ＶＰＰの
レベルが低いとノード６９が論理“ハイ”になり、昇圧
電圧検出信号ＶＰＰＤＥＴ，ＶＰＰＤＥＴＡは論理“ハ
イ”になる。昇圧電圧検出信号ＶＰＰＤＥＴＡは、昇圧
電圧ラッチ制御信号ＰＶＰＰＬＡＴＣＨが論理“ロウ”
になってもラッチ回路６３により論理“ハイ”を維持す
る。一方、昇圧電圧検出信号ＶＰＰＤＥＴは、昇圧電圧
ラッチ制御信号ＰＶＰＰＬＡＴＣＨが論理“ロウ”にな
ると、即ちマスタクロックＰＲが論理“ロウ”になるこ
とにより論理“ロウ”になる。
【００２５】図１３は、ＰＮＡＫＥ発生器１９（ラッチ
信号発生器）の回路図である。マスタクロックＰＲに従
い昇圧電圧検出信号ＶＰＰＤＥＴＡを選択的にゲーティ
ングをする転送ゲート７１と、転送ゲート７１の伝送出
力をラッチする２つのインバータからなるラッチ回路１
０５と、ラッチ回路１０５の出力をマスタクロックＰＲ
に従い選択的にゲーティングする転送ゲート７３と、転
送ゲート７３の出力をラッチしてラッチ信号ＰＮＡＫＥ
を出力するラッチ回路２０５と、から構成されている。
【００２６】その動作を説明すると、マスタクロックＰ
Ｒが論理“ロウ”のときに転送ゲート７１がオンされ且
つ転送ゲート７３がオフされてラッチ回路１０５に昇圧
電圧検出信号ＶＰＰＤＥＴＡがラッチされる。そして、
次のアクティブサイクルでマスタクロックＰＲが論理
“ハイ”になると転送ゲート７１がオフされ且つ転送ゲ
ート７３がオンされ、ラッチ回路１０５のラッチ信号が
ラッチ回路２０５にラッチされる。これは、検出サイク
ルでポンピングすることになると短いサイクルで生じる
ポンピング時間が短くなるという短所を解決するため
に、検出サイクルとポンピングサイクルを分離し、検出
サイクルの次のサイクルでポンピングを行うためであ
る。
【００２７】図１４は、ＰＡＫＥＦ発生器２１（アクテ
ィブ昇圧電圧制御信号発生器）の回路図である。その構
成は、マスタクロックＰＲ及びラッチ信号ＰＮＡＫＥを
入力として否定積演算するＮＡＮＤゲート７５と、ＮＡ
ＮＤゲート７５の出力を所定時間遅延して反転するイン
バータチェーン７６と、インバータチェーン７６の出力
及びＮＡＮＤゲート７５の出力を否定和演算して信号Ｐ
ＡＫＥＦを出力するＮＯＲゲート７７と、を用いたもの
である。
【００２８】この回路は、上記図１３の回路動作により
ラッチ信号ＰＮＡＫＥが生成されると、この信号ＰＮＡ
ＫＥを検出の次のサイクルでマスタクロックＰＲと組合
せて信号ＰＡＫＥＦを発生させる。このとき、信号ＰＡ
ＫＥＦの幅は第２サイクルのローアドレスストローブ信
号ＲＡＳＢのエネーブル時間である。
【００２９】図１５は、ＰＮＫＥＤ発生器２０（ラッチ
遅延信号発生器）の回路図である。ラッチ信号ＰＮＡＫ
Ｅを所定時間遅延してラッチ遅延信号ＰＮＡＫＥＤを出
力するインバータチェーン７８で構成されている。
【００３０】図１６は、ＰＡＫＥＳ発生回路２２（アク
ティブ昇圧電圧制御信号発生器）の回路図である。その
構成は、マスタクロックＰＲを所定時間遅延させるイン
バータチェーン７９と、インバータチェーン７９の出力
及びマスタクロックＰＲを入力として否定積演算するＮ
ＡＮＤゲート８０と、ラッチ遅延信号ＰＮＡＫＥＤ及び
ＮＡＮＤゲート８０の出力を入力として否定積演算する
ＮＡＮＤゲート８１と、ＮＡＮＤゲート８１の出力を所
定時間遅延及び反転をするインバータチェーン８２と、
ＮＡＮＤゲート８１の出力及びインバータチェーン８２
の出力を入力として否定和演算し、短パルス信号ＰＡＫ
ＥＳを出力するＮＯＲゲート８３と、を用いたものであ
る。
【００３１】その動作は、ラッチ信号ＰＮＡＫＥのハイ
ロウの両遷移エッジを遅延させたラッチ遅延信号ＰＮＡ
ＫＥＤを基に、信号ＰＡＫＥＳを、第２サイクルのマス
タクロックＰＲの立ち下がりエッジでのみ発生するもの
である。この信号ＰＡＫＥＳは、ラッチ信号ＰＮＡＫＥ
とマスタクロックＰＲを受けてマスタクロック時間ｔＰ
Ｒが短いときは、最小限の幅を有するパルス形態で発生
される。このときのその最小限の幅は、アクティブキッ
カーの動作でポンピングされた電荷が昇圧電圧ＶＰＰ端
子に供給されるのに必要な最小限の時間を意味する。一
方、前記時間ｔＰＲが電荷供給に必要な時間より長い場
合は、信号ＰＡＫＥＳは第３サイクルのマスタクロック
ＰＲの立ち上がりエッジでディスエーブルされる。
【００３２】図１７は、第１アクティブキッカー２３或
いは第２アクティブキッカー２４の回路図である。その
構成は、図４或いは図１０の昇圧器と同様であり、但し
入力信号が信号ＰＡＫＥＦ又は信号ＰＡＫＥＳとなって
いるものである。上記のように発生される信号ＰＡＫＥ
Ｆ，信号ＰＡＫＥＳに従って、図７に示すように、各ア
クティブキッカーは、マスタクロックＰＲの立ち上がり
エッジと立ち下がりエッジに応答してポンピングを行
い、昇圧電圧ＶＰＰレベルの電荷を供給する。
【００３３】図１２の昇圧電圧検出信号ＶＰＰＤＥＴ
は、メインポンプを駆動させるために上部の昇圧電圧発
振エネーブル信号ＶＰＰＯＳＣＥの発生に使用される。
この昇圧電圧検出信号ＶＰＰＤＥＴは、ローアドレスエ
ネーブル信号のエネーブル時に、昇圧電圧ＶＰＰレベル
が低く検出された該当サイクルでメインポンプを動作さ
せ、マスタクロックＰＲが論理“ロウ”になるとポンピ
ングを止める働きをもつ。これは、長いローアドレスス
トローブ時間ｔＲＡＳでの動作時にワードラインブリッ
ジ等の原因により漏れが生じた場合、ワードラインレベ
ルを維持するために昇圧電圧ＶＰＰ端子に電荷を供給す
る役割をする。
【００３４】従来技術においては、アクティブサイクル
で昇圧電圧ＶＰＰ端子に電荷を供給するためにアクティ
ブ発振器を別途に使用することによりアクティブキッカ
ーを駆動する方法が用いられた。これに対し本発明にお
いては、アクティブ発振器が不要で、アクティブサイク
ルでの漏れによる昇圧電圧ＶＰＰレベルの降下時にはメ
インポンプを動作させるので、アクティブキッカーを動
作させることに比べて最大電流が減少する効果がある。
【００３５】以上、本発明の実施形態につき図面を中心
に説明したが、この他にも各種形態が可能であることは
勿論である。
【図面の簡単な説明】
【図１】従来技術による内部昇圧電源発生回路を示すブ
ロック図。
【図２】図１の回路の動作タイミングを示す信号波形
図。
【図３】図１のアクティブ昇圧電圧制御回路の回路図。
【図４】従来技術によるアクティブ昇圧電圧制御信号の
立ち上がりエッジで電圧ポンピングするアクティブキッ
カーの回路図。
【図５】従来技術によるアクティブ昇圧電圧制御信号の
立ち下がりエッジで電圧ポンピングするアクティブキッ
カーの回路図。
【図６】本発明による内部昇圧電源発生回路のブロック
図。
【図７】図６の回路の動作タイミングを示す信号波形
図。
【図８】図６の第１検出器１５の回路図。
【図９】図６の発振器１６の回路図。
【図１０】図６のメインポンプ１７の回路図。
【図１１】図６の第２検出器１８に備えられる昇圧電圧
検出エネーブル制御信号及び昇圧電圧ラッチ制御信号発
生手段の回路図。
【図１２】図６の第２検出器１８の回路図。
【図１３】図６のＰＮＡＫＥ発生器１９の回路図。
【図１４】図６のＰＡＫＥＦ発生器２１の回路図。
【図１５】図６のＰＮＡＫＥＤ発生器２０の回路図。
【図１６】図６のＰＡＫＥＳ発生器２２の回路図。
【図１７】図６のアクティブキッカー２３，２４の回路
図。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置の内部昇圧電源発生回
    路において、スタンバイ状態で昇圧電圧のレベルを検出
    してメインポンプの駆動を決定する第１検出器と、該第
    １検出器の出力を入力として一定周期の信号を発生させ
    る発振器と、該発振器の出力により駆動されて昇圧電圧
    のレベルを形成するメインポンプと、チップマスタクロ
    ック及び昇圧電圧を入力として前記第１検出器及びアク
    ティブキッカーの動作を制御する第２検出器と、を備え
    ることを特徴とする内部昇圧電源発生回路。
  2. 【請求項２】 半導体メモリ装置の内部昇圧電源発生回
    路において、スタンバイ状態で昇圧電圧のレベルを検出
    してメインポンプの駆動を決定する第１検出器と、該第
    １検出器の出力を入力として一定周期の信号を発生させ
    る発振器と、チップマスタクロック及び昇圧電圧を入力
    として前記第１検出器及びアクティブキッカーの動作制
    御信号を出力する第２検出器と、該第２検出器の出力を
    入力としてローアドレスストローブ信号のアクティブ期
    間における昇圧電圧のレベル情報を貯蔵し、次のローア
    ドレスストローブ信号のサイクルで使用するラッチ信号
    発生器と、該ラッチ信号発生器の出力に従い制御され、
    アクティブキッカーの動作信号を発生させるアクティブ
    昇圧電圧制御信号発生器と、該アクティブ昇圧電圧制御
    信号発生器の出力からローアドレスストローブ信号の情
    報を受けてアクティブサイクルで消費される昇圧電圧端
    子の電荷を補償するアクティブキッカーと、を備えるこ
    とを特徴とする内部昇圧電源発生回路。
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