KR100596872B1 - 내부전원전압 발생장치의 레벨 튜닝 회로 - Google Patents

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Abstract

본 발명은 내부전원전압 발생장치의 레벨 튜닝 회로에 관한 것으로, 외부 패드를 통해 입력되는 시리얼 펄스를 이용하여 전압레벨을 조절함으로써 퓨즈를 끊지 않고도 전압 레벨을 다양하게 테스트할 수 있다. 이를 구현하기 위한 본 발명의 내부전원전압 발생장치의 레벨 튜닝 회로는 테스트 모드임을 인식하여 내부 오실레이터의 동작에 의해 128㎲ 이후 제 1 펄스, 256㎲이후 제 2 펄스를 발생시키는 펄스발생수단과, 상기 제 1 펄스가 폴링하는 구간을 검출하여 포지티브 펄스를 발생하는 폴링 검출 수단과, 상기 제 2 펄스가 라이징하는 구간을 검출하여 네가티브 펄스를 발생하는 라이징 검출 수단과, 직렬 연결된 3 비트 카운터 수단과, 상기 폴링 검출수단과 라이징 검출수단의 출력을 수신하며 출력단이 상기 제 3 비트 카운터 수단에 연결된 버퍼수단과, 상기 3비트 카운터 수단의 출력신호를 각각 입력하여 8개의 디코딩 신호를 출력하는 디코더 수단과, 상기 제 2 펄스바가 변화는 구간을 검출한 일정구간의 에지 신호를 상기 3비트 카운터 수단으로 출력하는 에지신호 발생수단을 구비하여 이루어진 것을 특징으로 한다.
전원전압 발생회로, 레벨 튜닝 회로, 전압강하회로, 카운터 회로, 디코더

Description

내부전원전압 발생장치의 레벨 튜닝 회로{Level Tunning Circuit}
도 1은 종래의 내부전원전압 발생장치의 블록도
도 2는 도 1에 도시한 기준전압 Vr2 발생회로도
도 3a는 도 2에 도시한 Vr2_퓨즈부의 회로도
도 3b는 도 3a에 도시한 3개의 퓨즈를 이용한 디코딩 신호의 진리표
도 4는 도 3a에 도시한 제1 내지 제 3 퓨즈 회로부의 회로도
도 5는 본 발명의 내부전원전압 발생장치의 레벨 튜닝 회로도
도 6은 도 5에 도시한 레벨 튜닝 신호의 발생 회로도
도 7은 도 6에 도시한 제 1 내지 제 3 카운터 회로부의 회로도
도 8은 도 6에 도시한 디코더부의 회로도
도 9는 본 발명의 동작 타이밍도
< 도면의 주요부분에 대한 부호의 설명 >
10 : 기준전압 발생부 20 : 전압증폭부
22 : Vr2 퓨즈부 22a : 제 1퓨즈 회로부
22b : 제 2퓨즈 회로부 22c : 제 3퓨즈 회로부
24 : 외부 패드부 30 : 전압 흐름부
40 : 액티브 드라이버부 110 : 버퍼 회로부
120 : 제 1 에지신호 발생부 130 : 제 2 에지신호 발생부
140 : 버퍼 회로부 150 : 래치 회로부
160 : 제 2 에지신호 발생부 170 : 제 1 카운터 회로부
180 : 제 2 카운터 회로부 190 : 제 3 카운터 회로부
200 : 디코더부
본 발명은 내부전원전압 발생장치의 레벨(Level) 튜닝(tunning) 회로에 관한 것으로, 특히 외부 패드(pad)를 통해 입력되는 시리얼(serial) 펄스를 이용하여 전압레벨을 조절함으로써 퓨즈를 끊지 않고도 전압 레벨을 다양하게 테스트(test)할 수 있는 내부전원전압 발생장치의 레벨 튜닝 회로에 관한 것이다.
도 1은 종래의 내부전원전압 발생장치의 블록도로서, 외부전압의 변동에도 불구하고 안정된 기준전압(Vr1)을 출력시키는 기준 전압 발생부(10)와, 전압 분배기(R1,R2)에 의해 전압분배된 기출력의 전압(Vr2)을 피드백 입력받고 기준 전압 발생부(10)로 부터의 전압(Vr1)을 입력받아 비교/증폭시키는 비교기로 된 전압 증폭부(20)와, 이 전압 증폭부(20)로부터의 전압(Vr2)을 입력받아 일대일 증폭하면서 전류 능력을 증대시키는 전압 흐름부(30) 및 이 전압 흐름부(30)로부터의 기준전압(Vr)을 입력받아 인에이블 신호(act)에 의해 따라 그 전압을 내부 전압으로하여 내부회로로 보내는 액티브 드라이버부(40)로 구성된다.
내부 회로의 전원전압으로 쓰이는 Vint는 외부전원, 온도 및 공정의 변화와 무관하게 일정한 값을 가져야 한다. 이를 해결하고자 리페어 퓨즈를 활용하여 Vint값을 변경할 수 있게 하고 있다. 이 방식에서 퓨즈의 개수를 줄이기 위해 디코더를 채용하는 방식을 이용하여 적은 수의 퓨즈로 다양한 Vint의 값을 얻을 수 있다.
도 2는 도 1에 도시한 기준전압 Vr2 발생회로도이고, 도 3a는 도 2에 도시한 Vr2_퓨즈부의 회로도이다. 그리고, 도 3b는 도 3a에 도시한 3개의 퓨즈를 이용한 디코딩 신호의 진리표를 나타낸 것이다.
도시한 바와 같이, 종래의 내부전원전압 발생장치의 Vr2 생성회로는 3개의 펄스를 이용해 펄스의 끊어진 여부에 따라 8개의 신호를 생성해서 Vr1_ref노드에 연결된 시리얼 NMOS 트랜지스터(N1∼N8)의 한 게이트 입력으로 들어간다.
NMOS 트랜지스터(N9∼N16)은 서로 다른 크기를 갖고 있어 Vr1_ref 노드의 레벨에 따라 턴온(turn-on)되는 정도가 틀리다. 이때 NMOS 트랜지스터(N1∼N8)의 게이트 입력으로 3개의 퓨즈에서 디코딩된 신호 s1, s2, s3, s4, s5, s6, s7, s8이 일대일로 연결되어 있다. 이 NMOS 트랜지스터들(N1∼N8)은 단지 스위치 역할만 하는 것으로 원하는 레벨이 선택되면 바로 아래 NMOS 트랜지스터(N9∼N16)의 크기 때문에 생기는 전류양이 틀리므로 기준전압발생부(10)로부터 생성된 기준전압 Vr1과 전류 미러형 차동증폭부(20)에서 비교되어 내부전원전압(Vint)을 만들어낸다.
그리고, 도 4는 도 3a에 도시한 제1 내지 제 3 퓨즈 회로부(22a∼22c)의 회로도로서, 퓨즈(f1)가 레이저로 끊어졌을 때는 출력단자(cut)로 '하이'를 출력하고, 반대로 퓨즈(f1)가 끊어지지 않았을 때는 출력단자(cut)로 '로우'를 출력하도 록 구성되어 있다.
그러나, 상기 구성을 갖는 종래의 내부전원전압 발생장치에 있어서 퓨즈 디코딩 방법은 레이저에 의해 퓨즈를 커팅하는 방법으로 퓨즈가 끊겼다고 하더라도 제대로 되었는지 확인하기 어려웠으며, 한 번 커팅된 것은 더 이상 복구가 불가능했다. 아울러 칩 자체에 레이저를 쏘는 것이었으므로 칩 자체에 손실이 우려되었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 외부 패드를 통해 입력되는 시리얼 펄스를 이용하여 전압레벨을 조절함으로써 퓨즈를 끊지 않고도 전압 레벨을 다양하게 테스트할 수 있는 내부전원전압 발생장치의 레벨 튜닝 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 내부전원전압 발생장치의 레벨 튜닝회로는, /CAS가 /RAS 전에 하이에서 로우로 떨어지고 이에 앞서 /WE가 로우로 떨어지면 테스트 모드임을 인식하여 내부 오실레이터의 동작에 의해 128㎲ 이후 제 1 펄스, 256㎲이후 제 2 펄스를 발생시키는 펄스발생수단과, 제 1 펄스가 폴링하는 구간을 검출하여 포지티브 펄스를 발생하는 폴링 검출 수단과, 제 2 펄스가 라이징하는 구간을 검출하여 네가티브 펄스를 발생하는 라이징 검출 수단과, 라이징 검출 수단의 출력 신호와 제 1 펄스바에 의해 각각 스위칭되는 제 1 및 제 2 풀업 드라이버단과, 폴링 검출 수단의 출력 신호와 제 1 펄스바에 의해 각각 스위칭되는 제 1 및 제 2 풀다운 드라이버단으로 구성된 제 1버퍼 수단과, 제 1버퍼 수단의 출력단자에 인버터로 병렬 구성된 제 1 래치와, 메모리 셀의 출력신호와 어드레스 신호를 입력으로 하는 제 1버퍼 수단의 출력신호를 각각 입력으로 하는 제 2 래치 수단과, 래치 수단의 출력단에 접속된 3비트 카운터 수단과, 3비트 카운터 수단의 출력신호를 각각 입력하여 8개의 디코딩 신호를 출력하는 디코더 수단과, 제 2 펄스바가 변화하는 구간을 검출한 일정구간의 에지 신호를 상기 3비트 카운터 수단으로 출력하는 에지신호 발생수단을 구비하여 이루어진 것을 특징으로 한다.
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상기 구성에 더하여, 상기 라이징 검출수단은, 홀수개의 인버터로 구성된 딜레이단과 NAND 게이트로 구성되며, 상기 폴링 검출수단은, 홀수개의 인버터로 구성된 딜레이단과 NOR 게이트로 구성된 것이 바람직하다.
또한, 상기 에지신호 발생수단은, 홀수개의 인버터로 구성된 딜레이단과 NAND 게이트로 구성된다.
그리고, 상기 디코더 수단은, NAND 게이트와 인버터에 의해 8개의 디코딩된 신호를 출력하고, 이 출력단에 NOR 게이트로 구성된 래치회로단을 구비한 것이 바람직하다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 5는 본 발명의 내부전원전압 발생장치의 레벨 튜닝 회로도로서, 도 2에 도시한 종래의 Vr2 발생 회로에서 NMOS 트랜지스터(N1∼N8)의 게이트 입력으로 사용되는 디코딩된 신호(s1∼s8)에 병렬로 레벨 튜닝 신호(s_1∼s_8)를 연결하여 퓨즈 절단 없이도 전압레벨 튜닝이 가능하도록 구성하였다.
도 6은 도 5에 도시한 레벨 튜닝 신호(s_1∼s_8)의 발생 회로도이다.
여기서, 입력신호 an은 어드레스 신호이고, ttrb 신호 및 f256 신호는 내부 오실레이터(도시하지 않음)에 의해 각각 발생된 신호로서 본 발명의 동작을 설명할 때 상세히 설명하기로 한다.
상기 레벨 튜닝 신호(s_1∼s_8)의 발생 회로는, 상기 f256 신호가 로우에서 하이로 라이징(rising)하는 것을 검출하여 네가티브 펄스를 발생하는 라이징 검출부(120)와, ttrb 신호가 하이에서 로우로 폴링(falling)하는 것을 검출하여 포지티브 펄스를 발생하는 폴링 검출부(130)를 구성하고 있다. 이때 상기 라이징 검출부(120)는 홀수개의 인버터로 구성된 딜레이단과 NAND 게이트로 구성되고, 상기 폴링 검출부(130)는 홀수개의 인버터로 구성된 딜레이단과 NOR 게이트로 구성되어 있다.
그리고, 상기 라이징 검출부(120)의 출력신호와 상기 ttrbb 신호에 의해 각 각 스위칭되는 제 1 및 제 2 풀업 드라이버단과, 상기 폴링 검출부(130)의 출력신호와 상기 ttrbb 신호에 의해 각각 스위칭되는 제 1 및 제 2 풀다운 드라이버단으로 구성된 버퍼 회로부(140)로 구성된다.
상기 버퍼 회로부(140)의 출력단자에 인버터로 병렬 구성된 래치와, 이 래치의 출력신호와 어드레스 신호(an)를 입력으로 하는 버퍼 회로부(110)의 출력신호를 각각 입력으로 하는 래치 회로부(150)와, 상기 래치 회로부(150)의 출력단에 접속된 제 1 내지 제 3 카운터 회로부(170,180,190)와, 상기 제 1 내지 제 3 카운터 회로부(170,180,190)의 출력신호를 각각 입력하여 8개의 디코딩 신호를 출력하는 디코더부(200)로 구성된다. 이때, 상기 제 1 내지 제 3 카운터 회로부(170,180,190)는 상기 ttrbb 신호가 로우에서 하이로 변하는 것을 검출하여 '하이'상태의 에지 신호를 출력하는 에지신호 발생회로부(160)를 구비한다.
그러면, 상기 구성에 의한 본 발명의 동작을 도 9에 도시한 동작 타이밍도를 참조하여 상세히 설명하기로 한다.
먼저, 본 발명은 디램 제어 신호인 라스바(/RAS), 카스바(/CAS), 라이트인에이블신호(/WE)를 이용하여 테스트 모드로 진입한다. 즉, WCBR로 /CAS가 /RAS 전에 하이에서 로우로 떨어지고 이에 앞서 /WE가 로우로 떨어지면 테스트 모드임을 인식한다. 그리고 나서 내부 오실레이터의 동작에 의해 128㎲ 이후 ttrb 신호(c), 256㎲이후 f256(b)이라는 신호를 만들어낸다.
본 발명은 여기에서 생성되는 특정 주기 신호를 이용하여 두 신호 사이 즉, 128㎲과 256㎲ 사이에 외부에서 쓰지 않는 패드를 통해 들어오는 시리얼 펄스의 개 수를 인식한 후 3비트 카운터를 이용해 해당 레벨 선택 신호를 디코딩해서 내부전압강하회로의 전압 레벨을 턴닝(tunnning)하는 회로이다.
디램(DRAM)의 테스트 모드로 들어가서 128us이후 ttrb 신호(c)가 로우로 떨어지면 NOR 게이트와 인버터 딜레이로 구성된 폴링 검출부(130)의 출력 노드(edge2)(e)에 포지티브 펄스가 뜬다. 이 펄스가 라이징(rising)할 때 com 노드(f)가 하이에서 로우로 떨어지고 인에이블 노드(h)는 래치에 의해 로우에서 하이를 갖는다. 이 신호는 상기 TTL 버퍼 회로부(110)를 인에이블시킨다. 이후 init 노드가 하이가 되어 패드로부터의 입력을 기다린다. init 노드가 하이이므로 낸드(NAND) 출력인 ycntinc 노드(j)는 yout(i)에 의해 지배를 받는다. 결국 패드로부터 들어오는 시리얼 펄스는 ycntinc 노드(j)에 같은 형태의 시리얼 펄스를 만들어낸다. 또한 ttrb 신호(c)가 로우로 떨어질 때 ttrbb 노드(g)가 로우에서 하이로 라이징(rising)되면서 NAND 게이트와 인버터(INV) 딜레이에 의해 set 노드(k)에 일정 폭을 갖는 포지티브 펄스를 생성한다. 이 신호는 각 카운터 레지스터에 입력되어 최초 각 레지스터를 로우로 초기화 한다.
상기 각 레지시터는 링 오실레이터 형태에 트랜스미션(transmission) 게이트 소자를 이용한 주파수 드라이버로 2배 주기한다. 이러한 두배 주기 장치를 연속적으로 연결하면 각각의 레지스터는 입력신호가 두 번 변할 때마다 한 번씩 변하는 신호를 출력하므로 출력신호들은 순차적으로 증가하는 신호를 출력한다.
도 9의 타이밍도는 패드를 통해 3개의 시리얼 펄스가 들어올 때를 예로 든 것으로 cnt3(l), cnt2(m), cnt1(n)에 0, 1, 1 즉, 3이 생성됨을 알 수 있다.
도 7은 도 6에 도시한 제 1 내지 제 3 카운터 회로부(170,180,190)의 회로도이고, 도 8은 도 6에 도시한 디코더부(200)의 회로도이다.
도시한 바와 같이, 상기 디코더부(200)로 cnt1, cnt2, cnt3 입력을 받아 낸드(NAND)와 인버터(INV)에 의해 8개의 상태를 만든다. 각 출력은 ttrb 신호와 NOR 게이트(NR10∼NR17)의 출력에 의해서(ttrb가 하이에서 로우로 떨어지고, f256 신호가 로우에서 하이로 라이징하는 때) s_1에서 s_8이 선택된다. 여기에 래치를 둔 이유는 카운터 특성상 3이 선택되기 위해서는 0, 1, 2도 잠시 생성되기 때문이다. 그러므로 128㎲과 256㎲ 사이에서 들어오는 시리얼 펄스의 개수를 인식하되 256㎲이 지나면 그 때의 값만을 래치해서 래벨을 선택하도록 하였다.
이상에서 설명한 바와 같이, 본 발명의 내부전원전압 발생장치의 레벨 튜닝 회로에 의하면, 퓨즈의 커팅없이 웨이퍼 레벨에서 외부변동이나 공정변수에 의한 전압의 변화를 고려하여 전압 레벨을 쉽게 조절할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 메모리 장치용 내부전원전압 발생장치의 레벨 튜닝회로에 있어서,
    테스트 모드로의 진입시 내부 오실레이터의 동작에 의해 제1시간 이후 제 1 펄스, 제2시간후 제 2 펄스를 발생시키는 펄스발생수단과,
    상기 제 1 펄스가 폴링하는 구간을 검출하여 포지티브 펄스를 발생하는 폴링 검출 수단과,
    상기 제 2 펄스가 라이징하는 구간을 검출하여 네가티브 펄스를 발생하는 라이징 검출 수단과,
    직렬 연결된 3 비트 카운터 수단과,
    상기 폴링 검출수단과 라이징 검출수단의 출력을 수신하며 출력단이 상기 제 3 비트 카운터 수단에 연결된 버퍼수단과,
    상기 3비트 카운터 수단의 출력신호를 각각 입력하여 8개의 디코딩 신호를 출력하는 디코더 수단과,
    상기 제 2 펄스바가 변화하는 구간을 검출한 일정구간의 에지 신호를 상기 3비트 카운터 수단으로 출력하는 에지신호 발생수단을 구비하여 이루어진 것을 특징으로 하는 내부전원전압 발생장치의 레벨 튜닝 회로.
  2. 제 1항에 있어서,
    상기 버퍼수단은
    상기 라이징 검출 수단의 출력 신호와 상기 제 1 펄스바에 의해 각각 스위칭되는 제 1 및 제 2 풀업 드라이버단과, 상기 폴링 검출 수단의 출력 신호와 상기 제 1 펄스바에 의해 각각 스위칭되는 제 1 및 제 2 풀다운 드라이버단으로 구성된 제 1버퍼 수단과,
    상기 제 1버퍼 수단의 출력단자에 인버터로 병렬 구성된 제 1 래치 수단과,
    상기 메모리 셀의 출력신호와 어드레스 신호를 입력으로 하는 제 1버퍼 수단의 출력신호를 각각 입력으로 하는 제 2 래치 수단을 구비하는 것을 특징으로 하는 내부전원전압 발생장치의 레벨 튜닝 회로.
  3. 제 2항에 있어서,
    상기 라이징 검출수단은, 홀수개의 인버터로 구성된 딜레이단과 NAND 게이트로 구성된 것을 특징으로 하는 내부전원전압 발생장치의 레벨 튜닝 회로.
  4. 제 2항에 있어서,
    상기 폴링 검출수단은, 홀수개의 인버터로 구성된 딜레이단과 NOR 게이트로 구성된 것을 특징으로 하는 내부전원전압 발생장치의 레벨 튜닝 회로.
  5. 제 2항에 있어서,
    상기 에지신호 발생수단은, 홀수개의 인버터로 구성된 딜레이단과 NAND 게이트로 구성된 것을 특징으로 하는 내부전원전압 발생장치의 레벨 튜닝 회로.
  6. 제 2항에 있어서,
    상기 디코더 수단은, NAND 게이트와 인버터에 의해 8개의 디코딩된 신호를 출력하고, 이 출력단에 NOR 게이트로 구성된 래치회로단을 구비한 것을 특징으로 하는 내부전원전압 발생장치의 레벨 튜닝 회로.
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