KR20060112951A - 기준 전압 변화에 둔감한 반도체 장치의 입력 버퍼 - Google Patents

기준 전압 변화에 둔감한 반도체 장치의 입력 버퍼 Download PDF

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Abstract

본 발명은 반도체 장치의 입력 버퍼에 관한 것으로, 특히 표준 기준 전압 레벨 보다 낮거나 높은 레벨의 기준 전압이 인가되었을시, 출력 신호의 상승 시간과 하강 시간을 같게 하여 입력 신호의 펄스폭과 같은 펄스폭을 갖는 출력 신호를 출력하는 반도체 장치의 입력 버퍼가 개시된다.
기준 전압, 입력 버퍼, 차동 증폭기

Description

기준 전압 변화에 둔감한 반도체 장치의 입력 버퍼{Input buffer insensitive to change of reference voltage in semiconductor device}
도 1은 종래의 반도체 장치의 입력 버퍼의 회로도이다.
도 2a는 도 1에 도시된 입력 버퍼의 정상 레벨의 기준 전압 인가시 입력 신호와 출력 신호의 파형도이다.
도 2b는 도 1에 도시된 입력 버퍼의 정상 레벨보다 낮은 레벨의 기준 전압 인가시 입력 신호와 출력 신호의 파형도이다.
도 3은 본 발명에 따른 반도체 장치의 입력 버퍼의 회로도이다.
도 4는 도 3에 도시된 입력 버퍼의 정상 레벨보다 낮은 레벨의 기준 전압 인가시 입력 신호와 출력 신호의 파형도이다.
<도면의 주요 부호에 대한 설명>
100 : 제 1 차동 증폭기 200 : 제 2 차동 증폭기
본 발명은 외부 입력 신호를 내부 입력 신호로 버퍼링하여 출력하는 반도체 장치의 데이터 입력 버퍼에 관한 것으로, 특히 기준 전압 변화에 둔감한 반도체 장치의 데이터 입력 버퍼에 관한 것이다.
통상적으로, 반도체 장치 특히, 디램 등이 고속화되면서 외부 입력 신호 레벨을 내부 입력 신호 레벨로 버퍼링하는 입력 버퍼에도 빠른 응답 특성이 요구되고 있다. 뿐만 아니라, 저전력 동작에 대한 요구로 인해 작은 스윙폭으로 입력되는 외부 입력 신호에 대해서도 알맞게 대처할 수 있는 데이터 입력 버퍼에 대한 요구가 절실해지고 있다.
데이터 입력 버퍼는 외부 데이터 입력 신호를 반도체 장치의 내부와 연결해주는 역할을 하기 때문에, 외부 데이터 입력 신호를 잘못 전달할 경우에는 소자 자체가 오동작을 일으켜서 시스템 전체가 마비되는 일이 발생될 수 있다. 또한 통상적으로 전원선의 흔들림에 따라 많은 영향을 받기 때문에 그 설계시 입력 버퍼 자체의 노이즈 특성도 강화해야 하지만 입력 버퍼에 사용되는 전원선도 노이즈로부터 영향을 받지 않도록 설계해야 하는 매우 중요한 장치이다.
종래에는 외부 입력 신호 레벨과 기준 전압(Vref:Reference Voltage generator의 출력 신호)을 비교 증폭한 값을 출력하는 차동 증폭기 구성의 입력 버퍼를 사용하였는데, 이러한 차동 증폭기 구성의 입력 버퍼는 기준 전압 발생기의 전압 레벨이 항상 하이 입력 전압(Vih) > 기준 전압(Vref) > 로우 입력 전압(Vil) 사이에 존재하여야 하며, 입력 버퍼에 들어가는 접지 전위(Vss)에 노이즈가 없도록 해야 한다.
도 1은 종래의 반도체 장치의 입력 버퍼를 나타내는 회로도이다. 도 1을 참조하면, 입력 버퍼는 차동 증폭기(10)에 인가되는 전원 전압(Vdd)의 전류량을 조절하는 PMOS 트랜지스터(P1 및 P2)와, 기준 전압(Vref)과 입력 신호(IN)가 차동 입력되는 NMOS 트렌지스터(N1 및 N2)와, 차동 증폭기에 접지 전원(Vss)을 연결하는 NMOS 트랜지스터(N3), 및 출력 신호(OUT)를 출력하는 인버터를 포함하여 구성된다.
상기와 같이 구성되는 종래의 입력 버퍼는 인에이블 신호(en)에 제어 받아 입력 신호(IN)와 기준 전압(Vref)을 비교하여 입력 신호(IN)가 기준 전압(Vref)보다 높으면 논리 하이의 출력 신호(OUT)를 출력하고, 입력 신호(IN)가 기준 전압(Vref)보다 낮으면 논리 로우의 출력 신호(OUT)를 출력하게 된다.
그런데, 기준 전압(Vref)이 정상적으로 입력될 때에는 입력 신호(IN)의 펄스폭과 출력 신호(OUT)의 펄스폭이 같게 출력되지만, 기준 전압(Vref)이 낮아지거나 높아지면 입력 신호(IN)의 펄스폭과 출력 신호(OUT)의 펄스폭이 달라지게 된다.
이하, 도 2a 및 도 2b를 참조하여 더욱 자세히 설명하면 다음과 같다.
도 2a는 정상적인 기준 전압(Vref; Vil/Vih; Vdd/2)이 인가되었을시 입력 버퍼의 출력 파형도이고, 도 2b은 정상적인 기준 전압(Vref; Vil/Vih; Vdd/2) 보다 낮은 상태의 기준 전압(Vref; Vdd/2-0.1V)이 인가되었을시 입력 버퍼의 출력 파형도이다. 도 2a와 도 2b를 비교 설명하면 다음과 같다.
도 2a와 같이 정상적인 기준 전압(Vref; Vil/Vih; Vdd/2; 예로 0.9V)이 인가되면 출력 신호(OUT)의 상승 시간(rising time ; tr)과 하강 시간(falling time; tf)이 같아져서 입력 신호(IN)의 펄스폭과 같은 펄스폭을 갖는 출력 신호(OUT)가 발생된다. 그러나, 도 2b에 도시된 바와 같이 정상적인 기준 전압(Vref; Vil/Vih; Vdd/2)보다 낮거나 높은 기준 전압(Vref; Vdd/2±0.1V), 예를 들어 0.8V의 기준 전압(Vref; Vdd/2-0.1V)이 인가되면, 0.9V의 표준 기준 전압(Vref)이 인가되었을 때 발생되는 출력 신호(OUT)보다, 논리 로우에서 논리 하이로 천이되는 시간 즉, 출력 신호(OUT)의 상승 시간(tr)이 짧아지게 된다. 또한 논리 하이에서 논리 로우로 천이되는 시간 즉, 하강 시간(tf)은 표준 기준 전압(Vref)이 인가되었을때 보다 길어지게 된다. 따라서, 입력 신호(IN)의 펄스폭보다 긴 펄스폭을 가지는 출력 신호(OUT)가 발생된다. 도면으로 제시되진 않았지만, 1.0V의 기준 전압(Vref; Vdd/2+0.1V)이 인가되면, 표준 기준 전압(Vref)이 인가되었을때 출력되는 출력 신호(OUT)보다 상승 시간(tr)이 길고, 하강 시간(tf)이 짧은 출력 신호(OUT)가 발생된다. 따라서, 입력 신호(IN)의 펄스폭보다 짧은 펄스폭을 가지는 출력 신호(OUT)가 발생된다. 이는 셋업 시간(setup time)과 홀드 시간(hold time)에 나쁜 영향을 주므로 결국 데이터의 파악이 불가능해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 정상적인 기준 전압 레벨보다 낮거나 높은 레벨의 기준 전압이 인가되었을 때, 출력 신호의 상승 시간과 하강 시간을 같게 하여 입력 신호의 펄스폭을 왜곡 없이 출력 신호로 출력하는 반도체 장치의 입력 버퍼를 제공하는데 있다.
본 발명에 따른 반도체 장치의 입력 버퍼는 입력 신호와 기준 전압을 비교하여 표준 기준 전압이 인가될 때보다 상기 입력 신호의 펄스폭보다 짧거나 긴 펄스폭을 가지는 제 1 출력 신호를 발생하는 제 1 출력 신호 발생기, 및 상기 제 1 출력 신호와 상기 기준 전압을 비교하여 상기 입력 신호의 신호폭과 같은 신호폭을 갖는 제 2 출력 신호를 발생하는 제 2 출력 신호 발생기를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 장치의 입력 버퍼 회로를 나타낸다. 도시된 바와 같이 본 발명에 따른 반도체 장치의 입력 버퍼 회로는 입력 신호(IN)와 기준 전압(Vref)을 비교하여 제 1 출력 신호(OUT1)를 발생하는 제 1 차동기(100)와, 제 1 출력 신호(0UT1)와 기준 전압(Vref)을 비교하여 제 2 출력 신호(OUT2)를 발생하는 제 2 차동기(200)를 포함하여 구성된다.
제 1 차동기(100)는 커런트 미러 구조의 PMOS 트랜지스터(P11 및 P12)와, 입력 신호(IN)와 기준 전압(Vref)을 차동 입력하는 NMOS 트랜지스터(N11 및 N12), 및 제 1 차동기(100)를 인에이블시키는 NMOS 트랜지스터(N13)를 포함하여 구성된다. PMOS 트랜지스터(P11 및 P12)는 전원 전압(Vdd)과 노드(NA 및 NB) 사이에 각각 연결되고, 노드(NB)의 전위에 따라 턴온되어 노드(NA 및 NB)에 공급되는 전류량을 조절한다. NMOS 트랜지스터(N11)는 노드(NA)와 노드(NC) 사이에 연결되고, 입력 신호(IN) 신호에 응답하여 노드(NA)와 노드(NC) 사이에 흐르는 전류량을 조절한다. NMOS 트랜지스터(N12)는 노드(NB)와 노드(NC) 사이에 연결되고, 기준 전압(Vref)에 응답하여 노드(NA)와 노드(NC) 사이에 흐르는 전류량을 조절한다. NMOS 트랜지스터(N13)는 노드(NC)와 접지 전원(Vss) 사이에 연결되고, 인에이블 신호(en)에 응답하여 턴온되거나 턴오프된다. 따라서 노드(NC)와 접지 전원(Vss)를 연결하거나 분리한다.
제 2 차동 증폭기(200)는 커런트 미러 구조의 PMOS 트랜지스터(P21 및 P22)와, 제 1 출력 신호(OUT1)와 기준 전압(Vref)을 차동 입력하는 NMOS 트랜지스터(N21 및 N22)와, 제 2 차동기(200)를 인에이블시키는 NMOS 트랜지스터(N23) 및 노드(ND)의 전위를 출력하는 인버터(I11 및 I12)를 포함하여 구성된다. PMOS 트랜지스터(P21 및 P22)는 전원 전압(Vdd)과 노드(ND 및 NE) 사이에 각각 연결되고, 노드(NE)의 전위에 따라 턴온되어 노드(ND 및 NE)에 공급되는 전원 전압(Vdd)의 전류량을 조절한다. NMOS 트랜지스터(N21)는 노드(ND)와 노드(NF) 사이에 연결되고, 노드(NA)의 전위 즉, 제 1 출력 신호(OUT1)에 응답하여 노드(ND)와 노드(NF) 사이에 흐르는 전류량을 조절한다. NMOS 트랜지스터(N22)는 노드(NE)와 노드(NF) 사이에 연결되고, 기준 전압(Vref) 응답하여 노드(NE)와 노드(NF) 사이에 흐르는 전류량을 조절한다. NMOS 트랜지스터(N23)는 노드(NF)와 접지 전원(Vss) 사이에 연결되고, 인에이블 신호(en)에 응답하여 턴온되거나 턴오프된다. 따라서 노드(NF)와 접지 전원(Vss)을 연결하거나 분리한다. 인버터(I11 및 I12)는 제 2 차동 증폭기(200)의 노드(ND)와 연결되고, 노드(ND)의 전위를 두번 반전하여 입력 신호(IN)와 제 2 출력 신호(OUT2)의 논리 레벨을 같게 하여 출력한다.
도 4는 본 발명에 따른 반도체 장치의 입력 버퍼에 바이얼레이션 상태의 기준 전압(Vref)이 인가되었을때의 출력 파형도를 나타낸다. 도 3과 도 4를 이용하여 본 발명에 따른 반도체 장치의 입력 버퍼의 동작을 상세히 설명하면 다음과 같다.
표준 기준 전압(Vref)dl 0.9V라는 가정 하에 논리 하이의 입력 신호(IN)가 인가되고, 표준 기준 전압(Vref; 0.9V) 보다 낮은 기준 전압(Vref= Vdd/2-0.1V; 0.8V)이 인가되었을 경우를 예를 들어 설명하면 다음과 같다.
먼저 제 1 차동 증폭기(100)의 동작을 보면 다음과 같다. 인에이블 신호(en)가 제 1 차동 증폭기(100)의 NMOS 트랜지스터(N13)에 인가되어 NMOS 트랜지스터(N13)가 턴온된다. 이렇게 되면 접지 전원(Vss)과 노드(NC)가 연결되어 노드(NC)가 접지 전원(Vss)이 된다. 논리 하이의 입력 신호(IN)가 NMOS 트랜지스터(N11)에 인가되어 노드(NA)와 노드(NC)사이에 전류가 흐르게 된다. 또한 0.8V의 기준 전압(Vref)이 NMOS 트랜지스터(N12)에 인가되어 노드(NB)와 노드(NC) 사이에 전류가 흐르게 된다. 이때 입력 신호(IN)가 0.8V 이상으로 인가될 때 노드(NA)와 노드(NC) 사이에 흐르는 전류량이 노드(NB)와 노드(NC)사이에 흐르는 전류량 보다 크다. 이로 인하여 노드(NA)의 전위가 노드(NB)보다 낮아지게 되고, 낮아진 노드(NA)의 전위는 제 1 출력 신호(OUT1)로 출력된다. 논리 로우의 제 1 출력 신호(OUT1)는 도 4 에 도시된 바와 같이 논리 하이의 입력 신호(IN)가 0.8V 이상으로 입력될때 하강 시간(tf1)이 시작되고, 입력 신호(IN)가 0.8V 이하로 하강할 때 상승 시간(tr1)이 시작된다. 이때 제 1 출력 신호(OUT1)의 하강 시간(tf1)은 표준 기준 전압(Vref; 0.9V)이 인가되었때 보다 짧아지게 되고, 그것의 상승시간(tr1)은 표준 기준 전압(Vref; 0.9V)이 인가되었때 보다 길어지게 된다.
다음 제 2 차동 증폭기(200)의 동작을 보면 다음과 같다. 인에이블 신호(en)가 제 2 차동 증폭기(200)의 NMOS 트랜지스터(N23)에 인가되어 NMOS 트랜지스터(N23)가 턴온된다. 따라서 접지 전원(Vss)과 노드(NF)가 연결되어 노드(NF)가 접지 전원(Vss)이 된다. 노드(NA)의 전위가 NMOS 트랜지스터(N21)에 인가되어 노드(ND)와 노드(NF)사이에 흐르는 전류량이 점차 줄어들다가 차단된다. 즉, 제 1 출력 신호(OUT1)가 0.8V 이상으로 될때까지 NMOS 트랜지스터(N21)가 턴오프 상태가 되어 노드(ND)와 노드(NF) 사이에 전류가 거의 흐르는 않는다. 또한 0.8V의 기준 전압(Vref1)이 NMOS 트랜지스터(N22)에 인가되어 노드(NE)와 노드(NF) 사이에 전류가 흐르게 된다. 이로 인하여 노드(NE)의 전위가 낮아져 PMOS 트랜지스터(P21)이 턴온되어 전원 전압(Vdd)이 노드(ND)에 인가된다. 따라서 노드(ND)는 논리 하이에 해당하는 전위를 갖게 된다. 노드(ND)의 전위는 인버터(I1 및 I2)를 통하여 논리 하이의 제 2 출력 신호(OUT2)로 출력된다. 제 2 출력 신호(OUT2)는 도 4에 도시된 바와 같이 제 1 출력 신호(OUT1)가 0.8V 이하로 하강될 때 상승 시간(tr2)이 시작되고, 제 1 출력 신호(OUT1)가 0.8V 이상으로 상승될 때 하강 시간(tf2)이 시작된다. 이때 상기 제 1 출력 신호(OUT2)의 상승 시간(tr2)은 표준 기준 전압(Vref; 0.9V)이 인가되었때 보다 길어지게 되고, 그것의 하강 시간(tf2)은 표준 기준 전압(Vref; 0.9V)이 인가되었때 보다 짧아지게 된다.
결과적으로, 정상적인 기준 전압(Vref; Vdd/2) 보다 낮은 기준 전압(Vref; Vdd/2-0.1V)이 인가될때, 제 1 차동 증폭기(100)에서 출력되는 제 1 출력 신호(OUT1)의 하강 시간(tf1)은 표준 기준 전압(Vref; Vdd/2)이 인가되었을 때보다 짧아지고, 그것의 상승 시간(tr1)은 길어지게 된다. 또한 제 2 차동 증폭기(200)에서 출력되는 제 2 출력 신호(OUT2)의 상승 시간(tr2)은 제 1 출력 신호(OUT1)의 하강 시간(tf1)의 짧아진 시간 만큼 길어지고, 그것의 하강 시간(tf2)은 제 1 출력 신호(OUT1)의 상승 시간(tr2)의 길어진 시간 만큼 짧아진다. 이로 인하여 입력 신호(IN)가 입력되어 최종적으로 출력되는 제 2 출력 신호(OUT2)를 보면 제 1 출력 신호(OUT1)의 하강 시간(tf1)과 제 2 출력 신호(OUT2)의 상승 시간(tr2)의 합과, 제 1 출력 신호(OUT1)의 상승 시간(tr1)과 제 2 출력 신호(OUT2)의 하강 시간(tf2)의 합은 같게 된다(tf1+tr2=tr1+tf2). 결과적으로, 입력 신호(IN)가 입력된 후 출력되는 제 2 출력 신호(OUT2)의 전체 상승 시간(tr3)과 전체 하강 시간(tf3)는 같게 된다. 따라서 입력되는 입력 신호(IN) 펄스폭과 같은 펄스폭을 갖는 제 2 출력 신호(OUT2)를 발생한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명에 의하면, 입력 신호의 펄스폭과 출력 신호의 펄스폭을 같게 하여 반도체 장치의 셋업 시간과 홀드 시간 특성이 개선될 수 있다.

Claims (8)

  1. 반도체 장치의 입력 버퍼에 있어서,
    입력 신호와 표준 기준 전압보다 낮거나 높은 레벨의 기준 전압을 비교하여 상기 입력 신호의 펄스폭 보다 짧거나 긴 펄스폭을 가지는 제 1 출력 신호를 발생하는 제 1 비교기; 및
    상기 제 1 출력 신호와 상기 표준 기준 전압보다 낮거나 높은 레벨의 기준 전압을 비교하여 상기 입력 신호의 펄스폭과 같은 펄스폭을 갖는 제 2 출력 신호를 발생하는 제 2 비교기를 포함하는 반도체 장치의 입력 버퍼.
  2. 제 1 항에 있어서,
    상기 제 1 비교기는 상기 표준 기준 전압보다 낮은 레벨의 상기 기준 전압이 인가되면 상기 표준 기준 전압 인가시의 하강 시간 보다 짧은 하강 시간과 상기 표준 기준 전압 인가시의 상승 시간 보다 긴 상승 시간에 의해 상기 입력 신호의 펄스폭 보다 긴 펄스폭을 갖는 상기 제 1 출력 신호를 발생하고, 상기 표준 기준 전압보다 높은 레벨의 상기 기준 전압이 인가되면 상기 표준 기준 전압 인가시의 상기 하강 시간 보다 긴 상기 하강 시간과 상기 표준 기준 전압 인가시의 상기 상승 시간 보다 짧은 상기 상승 시간에 의해 상기 입력 신호의 펄스폭 보다 짧은 펄스폭을 갖는 상기 제 1 출력 신호를 발생하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  3. 제 2 항에 있어서,
    상기 제 1 비교기는 상기 입력 신호의 반전된 로직 레벨의 제 1 출력 신호를 출력하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  4. 제 1 항에 있어서,
    상기 제 1 비교기는 차동 증폭기를 포함하여 구성되는 것을 포함하는 반도체 장치의 입력 버퍼.
  5. 제 1 항에 있어서,
    상기 제 2 비교기는 상기 표준 기준 전압보다 낮은 레벨의 상기 기준 전압이 인가되면 상기 표준 기준 전압 인가시의 상승 시간 보다 긴 상승 시간과 상기 표준 기준 전압 인가시의 하강 시간 보다 짧은 하강 시간에 의해 상기 입력 신호의 펄스폭과 같은 펄스폭을 갖는 상기 제 2 출력 신호를 발생하고, 상기 표준 기준 전압보다 높은 레벨의 상기 기준 전압이 인가되면 상기 표준 기준 전압 인가시의 상기 하강 시간 보다 긴 상기 하강 시간과 상기 표준 기준 전압 인가시의 상기 상승 시간 보다 짧은 상기 상승 시간에 상기 입력 신호의 펄스폭과 같은 펄스폭을 갖는 상기 제 2 출력 신호를 발생하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  6. 제 4 항에 있어서,
    상기 제 2 비교기는 상기 제 1 출력 신호의 반전된 로직 레벨의 제 2 출력 신호를 출력하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  7. 제 1 항에 있어서,
    상기 제 2 비교기는 차동 증폭기를 포함하여 구성되는 것을 포함하는 반도체 장치의 입력 버퍼.
  8. 제 1 항에 있어서,
    상기 입력 신호의 로직 레벨과 상기 제 2 출력 신호의 로직 레벨이 같은 것을 특징으로 하는 반도체 장치의 입력 버퍼.
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