KR100187670B1

KR100187670B1 - 어드레스 천이 검출회로

Info

Publication number: KR100187670B1
Application number: KR1019950016407A
Authority: KR
Inventors: 최영중
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-06-20
Filing date: 1995-06-20
Publication date: 1999-06-01
Also published as: KR970003121A

Abstract

본 발명은 어드레스 천이 검출회로(ATD)에 관한 것으로서, 기억 소자의 설계에 있어서 하나의 셀(Cell)을 선택할때, 입력되는 어드레스 신호의 변화를 검출하여 구형파를 발생시키도록 하므로써, 적은 설계 면적을 갖도록 하고, 동작 전류 및 소비전력을 줄일 수 있으며, 전원 및 온도변화에 안정된 출력을 얻을 수 있도록 한 어드레스 천이 검출회로에 관한 것이다.

Description

어드레스 천이 검출회로

제1도는 종래의 어드레스 천이 검출회로(ATD)도.

제2도는 제1도의 각 노드의 파형도.

제3도는 본 발명에 따른 어드레스 천이 검출회로(ATD)도.

제4도는 제3도의 각 노드의 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1지연회로 2 : 제2지연회로

3 : 제3지연회로 4 : 풀업회로

MD1, MD2 : 디플리션(Depletion)형 트랜지스터

본 발명은 어드레스 천이 검출회로(ATD)에 관한 것으로, 특히 기억소자의 설계에 있어서 하나의 셀(Cell)을 선택할때, 입력되는 어드레스 신호의 변화를 검출하여 구형파를 발생시키도록 한 어드레스 천이 검출회로에 관한 것이다. 일반적으로 롬(ROM)관련 메모리 분야에서 칩(Chip)이 고속화, 고집적화 되면서 온도변화 및 공정변화 등에 민감하게 반응 하는 회로 등에 적용된다. 종래의 어드레스 천이 검출회로는 제1도에 도시된 바와 같이 지연을 위해 필요한 다수의 인버터(G1 내지 G7) 및 캐패시터(C1 및 C2)와 지연된 신호를 풀업(Pull up)시키도록 하는 낸드(NAND)게이트(ND1 내지 ND3)로 구성된다. 그러면 제2도를 참조하여 종래의 어드레스 천이 검출회로의 동작을 설명하기로 한다.

입력되는 어드레스 신호(X)가 다수의 인버터(G1 내지 G7) 및 캐패시터(C1 및 C2)에 의해 일정시간 지연되어 낸드게이트(ND1 및 ND2)로 각각 입력되고, 상기 낸드게이트(ND1 및 ND2)의 출력은 풀업 기능을 수행하는 낸드게이트(ND3)로 각각 입력되어, 상기 낸드게이트(ND3)의 출력(Y)은 구형파 펄스가 출력되게 된다.

즉, 입력되는 어드레스신호(X)가 저전위(Low)에서 고전위(High)로 천이 될때(제2도의 t1 시간), 제1인버터(G1)의 출력은 저전위로 된다. 이때 상기 제1인버터(G1)의 출력을 어느 한 입력으로 하는 낸드게이트(ND1)의 출력(A)은 제2 내지 제4 인버터(G2 내지 G4)를 경유한 출력에 관계없이 고전위로 된다(제2도의 t1 시간). 한편 고전위 상태의 어드레스 신호(X)를 어느 한 입력으로 하는 낸드게이트(ND2)의 출력(B)은 제5 내지 제7인버터(G5 내지 G7)에 의해 지연되는 시간동안(제2도의 t1에서 t2시간까지)저전위 상태로 유지된다. 이후 상기 제5 내지 제7인버터(G5 내지 G7)에 의해 지연되어 도달되는 시점(제2도의 t2시간)에서 상기 낸드게이트(ND2)의 출력(B)은 저전위에서 고전위 상태로 천이 된다.

그러므로 상기 낸드게이트(ND1 및 ND2)의 출력을 각각 입력으로 하는 상기 낸드 게이트(ND3)의 출력(Y)은 일정시간(제2도의 t1에서 t2시간까지)을 가지는 구형파를 발생하게 된다. 한편 입력되는 어드레스신호(X)가 고전위에서 저전위로 천이 될때(제2도의 t3 시간), 상기에서 상술한 동작원리와 반대로 동작하여 상기 낸드 게이트(ND3)의 출력(Y)은 일정시간(제2도의 t3에서 t4시간까지)을 가지는 구형파를 발생하게 된다.

그러나, 이러한 종래의 어드레스 천이 검출회로는 많은 수의 게이트를 필요로 하여 설계면적 및 동작 전류가 커지고, CMOS 지연회로의 특성상 전원 및 온도변화에 민감하게 영향을 받는 단점이 있다.

따라서, 본 발명은 기억소자의 설계에 있어서 하나의 셀(Cell)을 선택할때, 입력되는 어드레스 신호의 변화를 검출하여 구형파를 발생시키도록 하므로써, 상기한 단점을 해소할 수 이는 어드레스 천이 검출회로를 제공 하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 어드레스 신호를 입력으로 하는 제1지연 회로와, 상기 제1지연 회로 및 풀업 회로간에 병렬로 접속되는 제2지연 회로 및 제3지연 회로를 포함하여 구성되되, 상기 제1지연 회로는 전원단자 및 출력단자 간에 PMOS 트랜지스터 및 제1디플리션형 트랜지스터가 직렬 접속되며, 상기 출력단자 및 접지단자 간에 제2디플리션형 트랜지스터 및 NMOS 트랜지스터가 직렬로 접속되고, 상기 제2지연 회로 및 상기 제3지연 회로는 상기 제1지연 회로를 통해 공급되는 어드레스 신호에 따라 서로 다른 지연시간을 출력하도록 구성된 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.

제3도는 본 발명에 따른 어드레스 천이 검출회로도로서 제4도를 참조하여 동작을 설명하면 다음과 같다.

입력되는 어드레스 신호(X)가 저전위(Low)로 입력된다고 가정하면, 전원단자(Vcc)에 접속된 트랜지스터(P1)가 턴온되어 디플리션형 트랜지스터(MD1)의 저항성분이 작용하여 노드(K1)의 전압에 영향을 주게 된다. 이때 접지단자(Vss)로부터 접속된 트랜지스터(N1)는 턴오프 되므로 디플리션형 트랜지스터(MD2)의 저항성분은 전류패스가 형성되지 않아 상기 노드(K1)의 전압에 영향을 주지 못하게 된다. 반대로 입력되는 어드레스 신호(X)가 고전위(High)로 입력된다고 가정하면, 접지단자(Vss)로부터 접속된 트랜지스터(N1)가 턴온되어 디플리션형 트랜지스터(MD2)의 저항성분이 작용하여 노드(K1)의 전압에 영향을 주게 된다. 이때 트랜지스터(P1)는 턴오프 되어 디플리션형 트랜지스트(MD1)의 저항성분이 노드(K1)의 전압에 영향을 주지 못하게 된다. 이와같이 트랜지스터(P1 및 N1) 및 디플리션형 트랜지스터(MD1 및 MD2)로 접속된 제1지연회로(1)와 동일한 지연회로가 다수 직렬접속된 제2 및 제3지연회로(2 및3)의 반복동작을 이용한 어드레스 천이 검출회로에서는 고전압(Vcc)으로 갈수록 지연시간의 변화율이 작아지게 된다.

예를 들어, 입력되는 어드레스 신호(X)가 저전위(Low)에서 고전위(High)로 천이 될때(제4도의 t1 시간), 접지단자(Vcc)로부터 접속된 트랜시스터(N1)가 턴온되며, 디플리션형 트랜지스터(MD2)의 저항성분이 작용하여 제1지연회로(1)의 출력(K1)은 저전위 상태로 된다. 상기 저전위출력(K1)을 입력으로 하는 제2지연회로(2)의 출력(X1)은 상기에서 상술한 동작과 같은 방법으로 동작하여 상기 제2지연회로(2)의 지연시간(제4도의 t1에서 t3시간까지)후에 저전위에서 고전위상태(제4도의 t3시간)로 천이 된다. 반면에 상기 저전위 출력(K1)을 입력으로 하는 제3지연 회로(3)의 출력(X2)은 상기 제3지연회로(3)의 지연시간(제4도의 t1에서 t2 시간까지)후에 고전위에서 저전위 상태(제4도의 t2 시간)로 천이된다. 이후 상기 제2지연회로(2)의 출력(X1) 및 제3지연회로(3)의 출력(X2)은 각각 풀업회로(4)로 입력되게 된다. 그러므로 상기 제3지연회로(3)의 저전위 출력(X2)을 입력으로 하는 트랜지스터(P10)가 턴온 되어 트랜시스터(P7 및 P9)를 통해 상기 풀업회로(4)의 출력(Y)은 저전위에서 고전위 상태(제4도의 t2시간)로 천이 된다. 이때 트랜지스터(N7 및 P8)는 턴오프 된다. 이후 상기 제2지연회로(2)의 출력(X1)이 저전위에서 고전위 상태(젝도의 t3시간)로 천이되면 상기 제2지연회로(2)의 고전위 출력(X1)을 입력으로 하는 상기 풀업회로(4)로의 트랜지스터(P9)가 턴오프 되어 상기 풀업회로(4)의 출력(Y)은 다시 고전위에서 저전위 상태(제4도의 t3 시간)로 천이 된다.

반대로, 입력되는 어드레스 신호(X)가 고전위에서 저전위로 천이 될때(제4도의 t4 시간), 전원단자(Vcc)에 접속된 트랜지스터(P1)가 턴온되어 디플리션형 트랜지서터(MD1)의 저항성분이 작용하여 제1지연회로(1)의 출력(K1)은 고전위 상태로 된다. 상기 고전위 출력(K1)을 입력으로 하는 제2지연회로(2)의 출력(X1)은 상술한 동작과 같은 방법으로 동작하여 상기 제2지연회로(2)의 지연시간(제4도의 t4에서 t5시간까지)뒤에 저전위 상태(제4도의 t6 시간)로 천이 된다. 반면에 상기 고전위 출력(K1)을 입력으로 하는 제3지연회로(3)의 출력(X2)은 상기제 3지연회로(3)의 지연시간(제4도의 t4에서 t5시간까지)뒤에 고전위 상태(제4도의 t5시간)로 천이 된다. 이후 상기 제2지연회로(2)의 출력(X1) 및 제3지연회로(3)의 출력(X2)은 각각 풀업회로(4)로 입력되게 된다. 그러므로 상기 풀업회로(4)의 출력(Y)은 저전위 상태를 유지하게 된다. 이후 입력되는 상기 어드레스 신호(X)가 다시 저전위(Low)에서 고전위(High)로 천이 될때(제4도의 t7 시간), 상기에서 상술한 동작과 같은방법으로 동작하여 상기 풀업회로(4)의 출력(Y)은 상기 제3지연회로(3)의 저전위 출력(X2)을 입력으로 하는 트랜지스터(P10)가 턴온 되어 트랜지스터(P7 및 p9)를 통해 고전위 상태(제4도의 t8시간)로 천이된다. 이후 상기 제2지연회로(2)의 출력(X1)이 저전위에서 고전위 상태(제4도의 t9 시간)로 천이되면 상기 제2지연회로(2)의 고전위 출력(X1)을 입력으로 하는 상기 풀업회로(4)로의 트랜지스터(P9)가 턴오프 되어 상기 풀업회로(4)의 출력(Y)은 다시 저전위 상태(제4도의 t9시간)로 천이 된다.

상술한 바와 같이 본 발명에 의하면 기억소자의 설계에 있어서 하나의 셀(Cell)을 선택할때, 입력되는 어드레스 신호의 변화를 검출하여 구형파를 발생 시키도록 하므로써 적은 설계면적을 갖도록 하고, 동작 전류 및 소비전력을 줄일수 있으며 전원, 및 온도변화에 안정된 결과를 얻을수 있다.

Claims

어드레스 신호를 입력으로 하는 제1지연회로와 상기 제1지연 회로 및 풀업 회로간에 병렬로 접속되는 제2지연회로 및 제3지연회로를 포함하여 구성되되, 상기 제1지연회로는 전원단자 및 출력단자간에 PMOS 트랜지스터 및 제1디플리션형 트랜지스터가 직렬 접속되며, 상기 출력 및 접지단자간에 제2디플리션형 트랜지스터 및 NMOS 트랜지스터가 직렬로 접속되고, 상기 제2지연 회로 및 상기 제3지연 회로는 상기 제1지연 회로를 통해 공급되는 어드레스 신호에따라 서로 다른 지연시간을 출력하도록 구성된 것을 특징으로 하는 어드레스 천이 검출회로.