KR19980027043A - 복수의 입력 비트를 갖는 n비트 비교기 - Google Patents
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Abstract
본 발명은 복수의 입력 비트를 갖는 n비트 비교기에 관한 것으로서, 특히 n비트 제 1 입력신호와 n비트 제 2 입력신호를 각 비트별로 비교하고 각 비트 비교 결과를 각각 출력하는 비교수단; 상기 비교수단의 출력전압이 일정레벨에 도달하기 전에 최종출력단의 전압레벨을 초기화시키는 초기화수단; 인에이블 신호를 발생하여 출력하는 인에이블수단; 상기 비교수단의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 검출수단; 및 상기 검출수단의 출력신호에 응답하여 최종출력단의 전압상태를 반전시키는 인버팅수단를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 비교할 입력 비트가 증가할 때 마다 배타적 논리게이트 셀만 추가하면 되므로 입력비트 확장에 따른 레이아웃의 변형이 용이하고, 종래와는 다르게 앤드게이트나 오아게이트를 사용하지 않고 출력단을 구성함으로서 레이아웃의 면적과 회로의 동작속도가 대폭 향상되는 효과가 있다.
Description
본 발명은 복수의 입력 비트를 갖는 비트 비교기에 관한 것으로서, 특히 동작속도의 향상과 레이아웃의 면적을 최소화한 복수의 입력 비트를 갖는 n비트 비교기에 관한 것이다.
종래에는 여러 비트의 입력을 가진 비트 비교기를 설계시, 일반적인 배타적 논리게이트(XOR,XNOR)나 조합적인 논리게이트를 사용하는데, 배타적 논리게이트와 조합적인 논리게이트의 출력들을 앤드게이트로 연결하여 비트 비교기를 구성했으며 그 결과, 비트 비교기로 들어오는 입력의 비트수에 따라 회로구성과 레이아웃의 확장이 용이하지 않은 단점과 신호의 흐름이 접속 게이트의 증가에 따른 전파지연시간이 길어지는 문제가 있었다.
종래의 비트 비교기는 일반적으로 배타적 오아게이트 셀을 이용하여 비교하려는 비트의 값이 같거나 다른지를 결정한 후에, 상기 출력들을 앤드 또는 오아하여 모든 입력들 중에서 다른값이 존재하면 고전압을 출력하고, 만약 모두 같은 값을 가진다면 저전압을 출력하도록 설계되어 있다.
상기와 같은 경우 비교할 입력 비트수가 적은 경우, 최종 출력을 만드는데 까지 소비되는 시간이 적지만, 비트수가 증가하면 할수록 배타적 오아게이트 또는 배타적 노아게이트 셀의 갯수와 이의 출력을 모아 앤드 또는 오아하여 최종 출력을 만드는 시간이 상당히 많이 소요된다. 또한 입력 비트수의 증가에 비례하여, 배타적 오아게이트 또는 배타적 노아게이트 셀 뿐 아니라, 이를 이용하여 출력을 만드는 앤드게이트 또는 오아게이트 수도 크게 증가하여 동작속도를 떨어뜨리며 레이아웃 면적을 증가시키는 요인이 된다.
도 1 및 도 2 를 참조하여 종래기술을 살펴보면, 도 1 은 32비트 비트 비교기를 나타낸 회로도로서, 32개의 배타적 오아게이트 셀(10)과 8개의 낸드게이트(50)와 2개의 노아게이트(60)와 1개의 낸드게이트(70) 및 1개의 인버터(80)를 포함하고, 제 2 도는 상기 배타적 오아게이트 셀의 구성을 나타낸다.
한편, 도 2 는 상기 배타적 오아게이트 셀(11)을 나타낸 것으로서, 입력값에 대해 출력상태를 반전시키는 인버터(I1)와, 서로 다른 입력단에서 입력신호를 인가받는 피-모스 트랜지스터들(PM2)(PM4)과, 서로 다른 입력단에서 입력신호를 인가받는 엔-모스 트랜지스터들(NM2) (NM4) 및 입력값에 대해 출력상태를 반전시키는 인버터(I3)를 포함한다.
한편, 상기 인버터(I1)는 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 제 1 입력단(A)의 전압레벨을 반전하여 출력하는 시-모스 트랜지스터(PM1,NM1)로 구성되어 있고, 또한 상기 피-모스 트랜지스터(PM2)는 상기 인버터(I1)와 제 1 노드(N1) 사이에 연결되고 제 2 입력단(B)의 전압레벨에 대응하여 응답하도록 구성되어 있고, 상기 엔-모스 트랜지스터(NM2)는 상기 제 1 입력단(A)과 제 1 노드(N1) 사이에 연결되고 상기 제 2 입력단(B)의 전압레벨에 대응하여 응답하도록 구성되어 있고, 상기 피-모스 트랜지스터(PM4)는 상기 제 2 입력단(B)과 제 1 노드(N1) 사이에 연결되고 상기 인버터(I1)의 출력신호에 대응하여 응답하도록 구성되어 있고, 상기 엔-모스 트랜지스터(NM4)는 상기 제 2 입력단(B)과 제 1 노드(N1) 사이에 연결되고 상기 제 1 입력단(A)의 전압레벨에 대응하여 응답하도록 구성되어 있다.
또한, 상기 인버터(I3)는 상기 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 상기 제 1 노드(N1)의 출력신호에 응답하여 출력단(Y)의 전압레벨을 반전시키도록 구성되어 있다.
그리고, 도 1 의 게이트단(50)의 낸드게이트(G1)는 상기 배타적 오아게이트(11∼14)의 출력전압을 입력으로 받아 그 중 하나라도 저전압 신호가 있으면 고전압을 출력하도록 구성되어 있고, 또한, 다음 게이트단(60)의 노아게이트(G11)는 상기 게이트단(50)의 낸드게이트 (G1∼G4)를 입력으로 받아 그 중 하나라도 고전압 신호가 있으면 저전압 신호를 출력하도록 구성되어 있고, 또한 다음 낸드게이트(70)는 상기 노아게이트단(G11,G12)의 출력전압을 입력으로 받아 그 중 하나라도 저전압 신호가 있으면 고전압을 출력하도록 구성되어 있고, 또한 인버터(80)는 상기 낸드게이트(70)의 출력전압을 입력으로 받아 출력단(Y)의 전압상태를 반전시키도록 구성되어 있다.
상기와 같이 구성된 32비트 비교기의 1비트 입력값(A0,B0)(A1,B1) (...)들이 배타적 오아게이트(10)로 각각 입력되면 각각의 셀(11∼42)들은 제 2 도와 같이 동작한다.
도 1 에 앞서서 도 2 를 참조하여 상기 배타적 오아게이트 셀(11)의 동작을 설명하면, 상기 배타적 오아게이트(11)의 제 1 입력(A0)과 제 2 입력(B0)이 동일한 전압레벨로 입력되면 출력단(N1)은 저전압이 출력되고, 또한 상기 제 1 입력(A0)과 제 2 입력(B0)이 서로다른 전압레벨로 입력되면 출력단(N1)에서는 고전압이 출력된다.
상기 배타적 오아게이트(11)의 제 1 입력단(A0)에 하이 신호를 인가하고 제 2 입력단(B0)에 로우 신호를 인가했을 때, 회로의 각 동작을 살펴보자.
상기 제 1 입력단(A0)의 하이 신호는 인버터(I1)의 엔-모스 트랜지스터(NM1)를 온 시키므로 인버터(I1)의 출력노드의 전압레벨은 풀-다운되며, 상기 출력신호는 피모스 트랜지스터(PM4)에 인가되어 턴-온시킨다. 또한, 제 2 입력단(B)의 로우 신호는 피-모스 트랜지스터(PM2))를 온 시키므로 상기 피-모스 트랜지스터(PM2)를 통한 로우 신호가 출력노드(N1)로 출력된다. 상기 출력노드(N1)의 출력전압은 인버터(I3)의 피-모스 트랜지스터(PM3)를 온 시켜 출력단의 출력노드 (N11)의 전압레벨을 제 1 전원전압(VDD)으로 풀-업시킨다.
상기 배타적 오아게이트(11)의 출력노드(N11)의 전압은 제 1 도의 게이트단(50)으로 입력된다.
또한, 게이트단(50)의 낸드게이트(G1)는 상기 배타적 오아게이트 (11∼14)의 출력신호를 입력으로 받고 그 입력값(A0∼A3, B0∼B3)들 중에 하나라도 저전압이 있으면 제 2 노드(N21)의 전압레벨은 고전압으로 상태천이된다.
또한, 다음 게이트단(60)의 노아게이트(G11)는 상기 낸드게이트 (G1∼G4)의 출력신호를 입력으로 받고 그 입력값들 중에 하나라도 고전압이 있으면 제 3 노드(N31)의 전압레벨은 저전압으로 상태천이된다.
또한, 다음 낸드게이트(70)는 상기 게이트단(60)의 노아게이트(G11, G12)의 출력신호를 입력으로 받고 그 입력값들 중에 하나라도 저전압이 있으면 제 4 노드(N41)의 전압레벨은 고전압으로 상태천이 된다.
또한, 인버터(80)는 상기 낸드게이트(70)의 출력신호를 입력으로 받아 출력단(Y)의 전압상태를 반전시킨다.
상기와 같이 비교할 입력 비트수가 많으면 배타적 논리게이트 셀의 갯수와 이의 출력을 모아 논리곱 또는 논리합하는 게이트의 수도 크게 증가하여 회로의 동작속도를 떨어뜨리고, 회로 설계시 레이아웃의 면적이 증가하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 동작속도의 향상과 레이아웃의 면적을 최소화한 복수의 입력 비트를 갖는 n비트 비교기를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, n비트 제 1 입력신호와 n비트 제 2 입력신호를 각 비트별로 비교하고 각 비트 비교 결과를 각각 출력하는 비교수단; 상기 비교수단의 출력전압이 일정레벨에 도달하기 전에 최종출력단의 전압레벨을 초기화시키는 초기화수단; 인에이블 신호를 발생하여 출력하는 인에이블수단; 상기 비교수단의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 검출수단; 및 상기 검출수단의 출력신호에 응답하여 최종출력단의 전압상태를 반전시키는 인버팅수단을 구비하는 것을 특징으로 한다.
상기 비교수단은 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 및 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터를 구비한다.
또한, 상기 비교수단은 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 및 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터를 구비한다.
상기 초기화수단은 클럭신호와 인에이블신호에 응답하며 두 신호 모두가 고전압일 때 저전압을 출력하는 낸드게이트; 상기 낸드게이트의 출력전압를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력전압을 반전시키는 제 2 인버터; 및 제 1 전원전압과 제 2 노드 사이에 전류통로가 연결되고 상기 제 2 인버터의 출력전압에 응답하여 상기 제 2 노드의 전압레벨을 제 1 전원전압으로 풀-업시키는 풀-업 트랜지스터를 구비한다.
상기 인에이블수단은 인에이블 신호에 응답하여 상기 인에이블 신호를 반전시키는 제 1 인버터; 및 상기 제 1 인버터의 전압레벨을 반전시키는 제 2 인버터를 구비한다.
상기 검출수단은 상기 제 2 노드와 제 2 전원전압 사이에 병렬 전류통로가 형성되고 상기 비교수단의 출력전압에 각각 응답하는 제 1 트랜지스터들; 및 상기 제 1 트랜지스터들의 소오스단과 제 2 전원전압 사이에 직렬 연결되고 상기 인에이블수단의 출력신호에 각각 응답하는 제 2 트랜지스터를 구비한다.
또한, 상기 검출수단은 상기 제 2 노드와 제 2 전원전압 사이에 전류통로가 형성되고 상기 비교수단의 출력신호에 각각 응답하는 제 1 트랜지스터들; 및 상기 제 1 트랜지스터의 소오스단과 제 2 전원전압 사이에 연결되고 상기 인에이블수단의 출력신호에 응답하는 제 2 트랜지스터를 구비한다.
상기 인버팅수단은 상기 제 2 노드의 전압레벨에 응답하여 제 3 노드의 전압레벨을 반전시키는 제 1 인버터; 및 상기 제 3 노드의 전압레벨에 응답하여 최종출력단의 전압상태를 반전시키는 제 2 인버터를 구비한다.
도 1 은 종래의 32비트 비트 비교기를 나타낸 회로도.
도 2 는 상기 도 1 에 사용된 배타적 오아게이트 셀을 나타낸 회로도.
도 3 은 본 발명에 의한 32비트 비트 비교기의 일 실시예를 나타낸 회로도.
도 4 는 상기 도 3 에 사용된 배타적 오아게이트 셀을 나타낸 회로도.
도 5 는 본 발명에 의한 32비트 비트 비교기의 또다른 일실시예를 나타낸 회로도.
도 6 은 상기 도 5 에 사용된 배타적 노아게이트 셀을 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 배타적 오아게이트(XOR). 200, 600 : 초기화수단.
250, 650 : 인에이블수단. 300, 700 : 검출수단.
500 : 배타적 노아게이트(XNOR).
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3 은 본 발명에 의한 32비트 비교기의 일 실시예를 나타낸 것으로서, 비교수단(100)과, 초기화수단(200)과, 인에이블수단(250)과, 검출수단 (300) 및 인버팅수단(350)을 포함하고, 상기 비교수단(100)의 배타적 오아게이트(111)는 제 4 도와 같이 구성되어 있다.
한편, 도 3 을 설명함에 앞서서 도 4 를 참조하여 상기 비교수단(100)의 배타적 오아게이트(111)를 살펴보면, 상기 배타적 오아게이트(111)는 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 제 1 입력단(A0)의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터(I11)와, 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단(B0)의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터(I22)와, 상기 제 2 입력단(B0)과 제 1 노드(Nd11) 사이에 연결되고 상기 제 1 입력단(A0)의 출력신호에 응답하는 제 1 트랜지스터(M1) 및 상기 제 2 인버터(I22)와 제 1 노드(Nd11) 사이에 연결되고 상기 제 1 인버터(I11)의 출력신호에 응답하는 제 2 트랜지스터(M2)로 구성되어 있다.
즉, 상기와 같이 구성되어 있는 배타적 오아게이트에 제 1 입력(A0)과 제 2 입력(B0)이 동일한 전압레벨로 입력되면 제 1 노드(Nd11)에서는 저전압이 출력되고, 또한 상기 제 1 입력(A0)과 제 2 입력(B0)이 서로다른 전압레벨로 입력되면 제 1 노드(Nd1)에서는 고전압이 출력된다.
상기 배타적 오아게이트(111)의 제 1 입력단(A0)에 하이 신호를 인가하고 제 2 입력단(B0)에 로우 신호를 인가했을 때, 회로의 각 동작을 살펴보자.
상기 제 1 입력단(A0)의 하이 신호는 인버터(I11)의 엔-모스 트랜지스터(N1)를 턴-온시키므로 인버터(I11)의 출력노드의 전압레벨은 풀-다운되며, 상기 출력신호는 제 2 엔-모스 트랜지스터(M2)에 인가되어 턴-오프시킨다.
또한, 제 1 입력단(A0)의 하이 신호는 제 1 엔-모스 트랜지스터 (M1)의 입력단에 인가되어 트랜지스터(M1)를 턴-온시키므로 제 2 입력단(B0)의 로우 신호는 제 2 인버터(I22)의 피-모스 트랜지스터(P2)를 온 시키므로 인버터(I22)의 출력노드는 제 1 전원전압 (VDD)으로 풀-업되고 상기 풀-업된 고전압은 제 1 엔-모스 트랜지스터 (M1)를 통해 제 1 노드(Nd11)로 출력된다.
상기 제 1 노드(Nd11)의 출력신호는 제 3 도의 검출수단(300)의 제 1 트랜지스터(M11)로 인가된다.
또한, 도 3 의 상기 초기화수단(200)은 클럭신호(CLK)와 인에이블신호(EN)에 응답하며 두 신호 모두가 고전압일 때 저전압을 출력하는 낸드게이트(210)와, 상기 낸드게이트의 출력전압를 반전시키는 제 1 인버터(220)와, 상기 제 1 인버터(220)의 출력전압을 반전시키는 제 2 인버터(230) 및 제 1 전원전압(VDD)과 제 2 노드(Nd22) 사이에 전류통로가 연결되고 상기 제 2 인버터(230)의 출력전압에 응답하여 상기 제 2 노드(Nd22)의 전압레벨을 제 1 전원전압(VDD)으로 풀-업시키는 풀-업 트랜지스터(PM11)로 구성된다. 따라서, 비교수단(100)의 출력신호보다 앞서서 클럭신호(CLK)와 인에이블신호(EN)가 제 2 노드(Nd22)에 전달되고, 상기 제 2 노드의 고전압이 인버팅수단(350)에 인가되어 최종출력단(Y)을 고전압으로 초기화시킨다.
또한, 상기 인에이블수단(250)은 상기 인에이블 신호를 반전시키는 제 1 인버터(260) 및 상기 제 1 인버터(260)의 전압레벨을 반전시키는 제 2 인버터(270)로 구성된다. 따라서, 상기 제 2 인버터(270)의 출력신호는 검출수단(300)의 제 2 트랜지스터들(EM11∼EM42)의 게이트단으로 인가되며 상기 인에이블 신호(EN)가 로우 신호일 때는 상기 비교수단(100)의 출력신호를 디스에이블시키게 된다.
또한, 상기 검출수단(300)은 상기 제 2 노드(Nd22)와 제 2 전원전압(VSS) 사이에 병렬 전류통로가 형성되고 상기 비교수단(100)의 출력전압에 각각 응답하는 제 1 트랜지스터들(M11∼M42) 및 상기 제 1 트랜지스터들(M11∼M42)의 소오스단과 제 2 전원전압(VSS) 사이에 직렬 연결되고 상기 인에이블수단(250)의 출력신호에 각각 응답하는 제 2 트랜지스터들(EM11∼EM42)로 구성된다. 따라서, 상기 인에이블수단(250)의 출력신호가 고전압이고, 상기 비교수단(100)의 출력신호가 하나라도 고전압이 있으면 제 2 노드(Nd22)의 전압은 제 2 전원전압(VSS)으로 풀-다운되고, 상기 제 2 노드(Nd22)의 저전압이 인버터수단(350)에 인가되어 최종출력단(Y)은 저전압으로 상태천이된다.
그리고, 상기 인버팅수단(350)은 상기 제 2 노드(Nd22)의 전압레벨에 응답하여 제 3 노드(Nd33)의 전압레벨을 반전시키는 제 1 인버터(360) 및 상기 제 3 노드(Nd33)의 전압레벨에 응답하여 최종출력단(Y)의 전압상태를 반전시키는 제 2 인버터(370)로 구성되어, 상기 제 2 노드(Nd22)의 전압레벨이 고전압이면 최종출력단(Y)은 고전압이 출력되고, 상기 제 2 노드(Nd22)의 전압레벨이 저전압이면 최종출력단(Y)은 저전압이 출력된다.
도 5 는 본 발명에 의한 32비트 비교기의 또다른 실시예를 나타낸 것으로서, 비교수단(500)과, 초기화수단(600)과, 인에이블수단(650)과, 검출수단(700) 및 인버팅수단(750)을 포함하고, 상기 비교수단(500)의 배타적 오아게이트(511)는 제 6 도와 같이 구성되어 있다.
한편, 도 5 를 설명함에 앞서서 도 6 을 참조하여 상기 비교수단(500)의 배타적 오아게이트(511)를 살펴보면, 상기 배타적 오아게이트(511)는 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 제 1 입력단(A0)의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터(I11)와, 상기 제 1 전원전압(VDD)과 제 2 전원전압(VSS) 사이에 연결되고 제 2 입력단(B0)의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터(I22)와, 상기 제 2 입력단(B0)과 제 1 노드(Nd11) 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터(M1) 및 상기 제 2 인버터(I22)와 제 1 노드(Nd11) 사이에 연결되고 상기 제 1 인버터(I11)의 출력신호에 응답하는 제 2 트랜지스터(M2)로 구성되어 있다.
즉, 상기와 같이 구성되어 있는 배타적 논리게이트에 제 1 입력(A0)과 제 2 입력(B0)이 동일한 전압레벨로 입력되면 제 1 노드(Nd11)에서는 고전압이 출력되고, 또한 상기 제 1 입력(A0)과 제 2 입력(B0)이 서로다른 전압레벨로 입력되면 제 1 노드(Nd11)에서는 저전압이 출력된다.
상기 배타적 노아게이트(511)의 제 1 입력단(A0)에 하이 신호를 인가하고 제 2 입력단(B0)에 로우 신호를 인가했을 때, 회로의 각 동작을 살펴보자.
상기 제 1 입력단(A0)의 하이 신호는 인버터(I11)의 엔-모스 트랜지스터(N1)를 턴-온시키므로 인버터(I11)의 출력노드의 전압레벨은 풀-다운되며, 상기 출력신호는 제 2 엔-모스 트랜지스터(M2)에 인가되어 턴-오프시킨다.
또한, 제 1 입력단(A0)의 하이 신호는 제 1 엔-모스 트랜지스터 (M1)의 입력단에 인가되어 트랜지스터(M1)를 턴-온시키므로 제 2 입력단(B)의 로우 신호는 제 1 엔-모스 트랜지스터(M1)의 전류통로를 통해 제 1 노드(Nd11)로 출력된다.
또한, 상기 제 1 노드(Nd11)에 전달된 저전압은 상기 제 5 도의 검출수단(700)의 트랜지스터(M11)에 인가된다.
또한, 도 5 의 상기 초기화수단(600)은 클럭신호(CLK)와 인에이블신호(EN)에 응답하며 두 신호 모두가 고전압일 때 저전압을 출력하는 낸드게이트(610)와, 상기 낸드게이트의 출력전압를 반전시키는 제 1 인버터(620)와, 상기 제 1 인버터(620)의 출력전압을 반전시키는 제 2 인버터(630) 및 제 1 전원전압(VDD)과 제 2 노드(Nd22) 사이에 전류통로가 연결되고 상기 제 2 인버터(630)의 출력전압에 응답하여 상기 제 2 노드(Nd22)의 전압레벨을 제 1 전원전압(VDD)으로 풀-업시키는 풀-업 트랜지스터(PM11)로 구성된다. 따라서, 비교수단(500)의 출력신호보다 앞서서 클럭신호(CLK)와 인에이블신호(EN)가 제 2 노드(Nd22)에 전달되고, 상기 제 2 노드(Nd22)의 고전압이 인버터(750)에 인가되어 최종출력단(Y)을 저전압으로 초기화시킨다.
또한, 상기 인에이블수단(650)은 상기 인에이블 신호(EN)를 반전시키는 제 1 인버터(660) 및 상기 제 1 인버터(660)의 전압레벨을 반전시키는 제 2 인버터(670)로 구성된다. 따라서, 상기 제 2 인버터(670)의 출력신호는 검출수단(700)의 제 2 트랜지스터(EM43)의 게이트단으로 인가되며 상기 인에이블 신호(EN)가 로우 신호일 때는 상기 비교수단(500)의 출력신호를 디스에이블시키게 된다.
상기 검출수단은 상기 제 2 노드(Nd22)와 제 2 전원전압(VSS) 사이에 전류통로가 형성되고 상기 비교수단(500)의 출력신호에 각각 응답하는 제 1 트랜지스터들(M11∼M42) 및 상기 제 1 트랜지스터(M42)의 소오스단과 제 2 전원전압(VSS) 사이에 연결되고 상기 인에이블수단(650)의 출력신호에 응답하는 제 2 트랜지스터(EM43)로 구성되어 있다. 따라서, 상기 인에이블수단(650)의 출력신호가 고전압이고, 상기 비교수단(500)의 출력신호가 모두 고전압일 때, 제 2 노드(Nd22)의 전압은 제 2 전원전압(VSS)으로 풀-다운되고, 상기 제 2 노드(Nd22)의 저전압이 인버터(750)에 인가되어 최종출력단(Y)은 고전압으로 상태천이된다.
그리고, 상기 인버터(750)는 상기 제 2 노드(Nd22)의 전압레벨에 응답하여 최종출력단(Y)의 전압레벨을 반전시키는 인버터(360)로 구성되어, 상기 제 2 노드(Nd22)의 전압레벨이 고전압이면 최종출력단(Y)은 저전압이 출력되고, 상기 제 2 노드(Nd22)의 전압레벨이 저전압이면 최종출력단(Y)은 고전압이 출력된다.
따라서, 상술한 바와 같이 본 발명에서는 비교할 입력 비트가 증가할 때 마다 배타적 논리게이트 셀만 추가하면 되므로 입력비트 확장에 따른 레이아웃의 변형이 용이하고, 종래와는 다르게 앤드게이트나 오아게이트를 사용하지 않고 출력단을 구성함으로서 레이아웃의 면적과 회로의 동작속도가 대폭 향상되는 효과가 있다.
Claims (9)
- n비트 제 1 입력신호와 n비트 제 2 입력신호를 각 비트별로 비교하고 각 비트 비교 결과를 각각 출력하는 비교수단; 상기 비교수단의 출력전압이 일정레벨에 도달하기 전에 최종출력단의 전압레벨을 초기화시키는 초기화수단; 인에이블 신호를 발생하여 출력하는 인에이블수단; 상기 비교수단의 출력신호와 인에이블 신호에 각각 응답하여 상기 출력단과 제 2 전원전압을 스위칭하는 검출수단; 및 상기 검출수단의 출력신호에 응답하여 최종출력단의 전압상태를 반전시키는 인버팅수단을 구비하는 것을 특징으로 하는 복수의 입력비트를 갖는 n비트 비교기.
- 제 1 항에 있어서, 상기 비교수단은 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 및 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
- 제 1 항에 있어서, 상기 비교수단은 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 1 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 1 인버터; 상기 제 1 전원전압과 제 2 전원전압 사이에 연결되고 제 2 입력단의 전압레벨에 응답하고 상기 전압레벨을 반전시키는 제 2 인버터; 상기 제 2 입력단과 제 1 노드 사이에 연결되고 상기 제 1 입력단의 출력신호에 응답하는 제 1 트랜지스터; 및 상기 제 2 인버터와 제 1 노드 사이에 연결되고 상기 제 1 인버터의 출력신호에 응답하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
- 제 1 항에 있어서, 상기 초기화수단은 클럭신호와 인에이블신호에 응답하며 두 신호 모두가 고전압일 때 저전압을 출력하는 낸드게이트; 상기 낸드게이트의 출력전압를 반전시키는 제 1 인버터; 상기 제 1 인버터의 출력전압을 반전시키는 제 2 인버터; 및 제 1 전원전압과 제 2 노드 사이에 전류통로가 연결되고 상기 제 2 인버터의 출력전압에 응답하여 상기 제 2 노드의 전압레벨을 제 1 전원전압으로 풀-업시키는 풀-업 트랜지스터를 구비하는 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
- 제 1 항에 있어서, 상기 인에이블수단은 인에이블 신호에 응답하여 상기 인에이블 신호를 반전시키는 제 1 인버터; 및 상기 제 1 인버터의 전압레벨을 반전시키는 제 2 인버터를 구비하는 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
- 제 1 항에 있어서, 상기 검출수단은 상기 제 2 노드와 제 2 전원전압 사이에 병렬 전류통로가 형성되고 상기 비교수단의 출력전압에 각각 응답하는 제 1 트랜지스터들; 및 상기 제 1 트랜지스터들의 소오스단과 제 2 전원전압 사이에 직렬 연결되고 상기 인에이블수단의 출력신호에 각각 응답하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
- 제 1 항에 있어서, 상기 검출수단은 상기 제 2 노드와 제 2 전원전압 사이에 전류통로가 형성되고 상기 비교수단의 출력신호에 각각 응답하는 제 1 트랜지스터들; 및 상기 제 1 트랜지스터의 소오스단과 제 2 전원전압 사이에 연결되고 상기 인에이블수단의 출력신호에 응답하는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
- 제 1 항에 있어서, 상기 인버팅수단은 상기 제 2 노드의 전압레벨에 응답하여 제 3 노드의 전압레벨을 반전시키는 제 1 인버터; 및 상기 제 3 노드의 전압레벨에 응답하여 최종출력단의 전압상태를 반전시키는 제 2 인버터를 구비하는 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
- 제 3 항에 있어서, 상기 초기화수단의 풀-업 트랜지스터는 피-모스 트랜지스터인 것을 특징으로 하는 복수의 입력 비트를 갖는 n비트 비교기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045701A KR100212145B1 (ko) | 1996-10-14 | 1996-10-14 | 복수의 입력 비트를 갖는 n비트 비교기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045701A KR100212145B1 (ko) | 1996-10-14 | 1996-10-14 | 복수의 입력 비트를 갖는 n비트 비교기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980027043A true KR19980027043A (ko) | 1998-07-15 |
| KR100212145B1 KR100212145B1 (ko) | 1999-08-02 |
Family
ID=19477327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960045701A KR100212145B1 (ko) | 1996-10-14 | 1996-10-14 | 복수의 입력 비트를 갖는 n비트 비교기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100212145B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723484B1 (ko) * | 2005-02-07 | 2007-05-30 | 삼성전자주식회사 | 적은 면적과 향상된 동작속도를 갖는 비교기 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9960759B2 (en) | 2015-08-14 | 2018-05-01 | Qualcomm Incorporated | N-bit compare logic with single ended inputs |
-
1996
- 1996-10-14 KR KR1019960045701A patent/KR100212145B1/ko not_active IP Right Cessation
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| KR100723484B1 (ko) * | 2005-02-07 | 2007-05-30 | 삼성전자주식회사 | 적은 면적과 향상된 동작속도를 갖는 비교기 |
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| Publication number | Publication date |
|---|---|
| KR100212145B1 (ko) | 1999-08-02 |
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