KR0120613B1 - 캐시 메모리의 기능을 갖는 메모리 장치 - Google Patents
캐시 메모리의 기능을 갖는 메모리 장치Info
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Abstract
본 발명은 반도체 소자에 있어서 캐시 메모리의 기능을 갖는 메모리 장치에 관한 것으로, 특정한 동작에서 소자 내부의 메모리 셀부에 입력된 데이타를 데이타 레지스터부에 일시적으로 저장시켜 놓고, 소자의 외부로부터의 데이타 입력없이 상기 데이타 레지스터부에 저장된 데이타를 다시 메모리 셀부에 저장되도록 함으로써, 동작속도를 향상시키고, 또한 상기 데이타 레지스터부에 입력된 데이타 및 상기 메모리 셀부에 입력된 데이타를 비교하여 출력하도록 함으로써 디램의 테스트 모드(test mode) 동작을 용이하도록 하는 효과가 있다.
Description
제1도는 종래 기술에 따른 데이타 입력버퍼 및 출력버퍼의 회로도.
제2도는 본 발명에 의한 데이타 입력버퍼 및 출력버퍼의 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리 셀부 101, 201 : 입력 버퍼부
102, 202 : 출력 버퍼부 301∼303 : 멀리플렉스 회로부
401 : 데이타 레지스터부 501 : 비교기
본 발명은 반도체 소자의 메모리 장치에 관한 것으로, 특히 일정한 규칙을 갖는 데이타 신호가 입력되는 경우에 사용할 데이타의 패턴(pattern)을 미리 기억시켜 두도록 함으로써, 동작속도를 향상시킨 캐시 메모리의 기능을 갖는 메모리 장치에 관한 것이다.
본 발명은 동일한 데이타 패턴을 연속적으로 발생시킬 필요가 있는 경우에, 예를 들어서 테스트(test)등의 동작에서 테스트 시간을 단축시킨 다든가 아니면 상기 테스트를 용이하게 하는 방법과 관련이 있다.
디램(DRAM)의 경우에는 특정한 초기 조건을 주어서 연산기 상호간의 접속 상태를 살피고, 또 적분기 이외의 모든 연산기의 정상적인 동작을 확인하는 테스트 모드(test mode) 동작과 관련이 있다.
이 방법은 종래의 메모리 소자의 내부에 테스트를 수행할 방식등을 미리 기억시켜두는 내장 검사(builtin testing) 방식의 일환으로 미리 테스트 패턴을 기억시켜 두었다가 이것을 이용하여 테스트를 용이하게 하는 방식과도 얼마간 유사한 것으로, 동기식 디램(Synchronous DRA)에서 동작 모드를 특정 상태에 외부에서 입력하고 이렇게 입력된 모드에 의하여 내부 소자의 동작이 제어되는 모드 레지스터(mode register)에 세트(set)하는 것을 데이타 버퍼(data buffer)로 확장한 것이다.
본 발명의 데이타 입력장치는 캐시 메모리의 기능을 갖는 메모리 장치로써, 패스트 페이지 모드(fast page mode)등에서 라이트(write) 동작 이후에 이 데이타를 리드(read)하거나 일시적으로 데이타를 저장시켰다가 그 데이타를 다시 사용할 필요가 있는 경우등, 디램 회로를 단순한 시간지연회로 또는 버퍼로 사용할 수 있다.
제1도는 종래 기술에 의한 데이타 입력버퍼 및 출력버퍼의 회로도로서, 데이타를 소자의 내부에 저장하기 위한 입력 버퍼부(101)와, 입력된 데이타를 소자의 셀 어레이 블럭에 저장하는 메모리 셀부(100)와, 저장된 데이타를 소자 외부로 출력하기 위한 출력 버퍼부(102)를 구비한다.
상기 메모리 셀부(100)는 셀 어레이 블럭에 저장된 데이타를 읽기 위하여 리드 데이타 경로를 미리 어떤 초기값으로 프리차지시키고 있다가 리드 신호가 입력되는 경우에 동작하도록 되어 있다.
상기 메모리 셀부(100)에 리드 신호가 입력되면 노드(N1)으로 데이타가 실리게 되어 상기 출력 버퍼부(102)의 풀-업 트랜지스터(Q1) 및 풀-다운 트랜지스터(Q2)의 게이트에 접속된 노드(N2) 및 노드(N3)를 로우로 만든다. 따라서 상기 풀-업 트랜지스터(Q1)를 통하여 상기 메모리 셀부(100)로부터 출력된 데이타 신호가 출력핀(dq)으로 출력이 된다.
한편, 상기 입력 버퍼부(101)는 입력핀(dq)으로부터의 입력된 신호를 논리 게이트(G6 및 G5)에 의해 논리 조합하여 출력된 신호를 상기 메모리 셀부(100)에 저장하게 된다.
이와 같이 상기 메모리 셀부(100)에 데이타가 저장되고 이 데이타가 출력되는 경우 각각의 동작에서 상기 데이타 입력 버퍼부(101) 및 출력 버퍼부(102)가 동작을 하게되어 상기 입력 버퍼부(101)로 입력되는 데이타들이 동일한 경우 또는 일정한 규칙을 가지고 있는 경우에도 각각의 동작 사이클(cycle)에서 매번 데이타를 입력시켜야 하므로 파워의 소모를 초래하게 될 뿐아니라 소자 전체의 파워의 손실을 가져오게 된다. 그리고 외부 데이타 버스(data bus)가 동작하여 하므로 동작 시간이 길게되는 문제점 또한 생기게 된다.
따라서 본 발명에서는 일정한 규칙을 갖는 데이타 신호가 입력되는 경우에 사용할 데이타의 패턴을 미리 기억시켜 둠으로써, 동작속도를 향상시키고 파워의 소모를 줄일 수 있는 데이타 입력장치를 제공하는 데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에서는 입력 데이타를 임시 저장할 수 있는 데이타 레지스터부와, 정상적인 동작에서는 외부에서 입력되는 데이타를 소자의 메모리 셀부로 전달하고 특정한 동작에서는 데이타 레지스터부에 저장된 데이타를 소자의 메모리 셀부로 전달할 수 있는 멀티플렉스 회로부와, 상기 메모리 셀부의 데이타 신호와 상기 데이타 레지스터부의 데이타 신호를 비교하여 출력하기 위한 비교기를 구현하였다.
이하, 첨부된 도면을 참조하여 본 발명을 더 상세히 설명하기로 한다.
제2도는 본 발명에 의한 데이타 출력버퍼 및 입력버퍼 회로로서, 입력 데이타를 셀 어레이 블록에 저장하는 메모리 셀부(100)와, 외부에서 데이타를 입력하기 위한 입력단자(in)와, 상기 입력단자로부터의 입력된 데이타를 상기 메모리 셀부에 전달하기 위한 입력 버퍼부(201)와, 입력된 데이타를 소자의 외부에 일시적으로 저장하기 위한 데이타 레지스터부(401)와, 상기 입력 버퍼부로부터의 입력된 데이타 및 상기 데이타 레지스터부로부터의 입력된 데이타를 절환하여 상기 메모리 셀부로 전달하기 위한 제 1 멀티플렉스 회로부(301)와, 상기 입력 버퍼부로부터의 입력된 데이타 및 상기 메모리 셀부로부터의 입력된 데이타를 절환하여 상기 데이타 레지스터부에 전달하기 위한 제 2 멀티플렉스 회로부(302)와, 상기 데이타 레지스터부에 저장된 데이타와 상기 메모리 셀부에 저장된 데이타를 비교하여 출력하는 비교기(501)와, 상기 메모리 셀부로부터의 출력된 데이타 및 상기 비교기로부터 출력된 데이타를 절환하여 상기 출력 버퍼부로 전달하기 위한 제3 멀티플렉스 회로부(303)와, 상기 제1,제2,제3 멀티플렉스 회로부의 절환동작을 제어하기 위한 제1,제2,제3 멀티플렉스 제어수단을 구비한다.
상기 입력단자(in) 및 상기 제 1 멀티플렉스 회로부(301) 사이에 접속된 상기 입력 버퍼부(201)는 노드(N7)와 노드(N8) 사이에 직렬접속된 인버터(G7 및 G8)로 구성되어 상기 입력단자로부터 입력되는 데이타를 소자의 내부에서 사용할 데이타로 만들어서 상기 메모리 셀부(100) 및 상기 데이타 레지스터부(401)로 전달한다. 상기 데이타 레지스터부(401)는 노드(N12) 및 노드(N13) 사이에 접속되며 제어신호(sig1)에 의해 동작이 제어되는 전달트랜지스터(Q5)와, 상기 노드(N13) 및 노드(N14) 사이에 병렬접속되며 입력 데이타를 임시 저장할 수 있는 메모리 셀로 구성된 인버터(G12 및 G13)와, 상기 노드(N14) 및 노드(N15) 사이에 접속된 인버터(G14)를 구비한다.
상기 데이타 레지스터부(401)는 상기 입력 버퍼부(201) 및 메모리 셀부(100)로부터의 입력된 데이타를 상기 인버터(G12 및 G13)로 구성된 메모리 셀에 다음 입력신호가 들어올때까지 그 전의 데이타를 저장한다.
상기 제 1 멀티플렉스 회로부(301)는 상기 노드(N8) 및 노드(N9) 사이에 접속된 전달트랜지스터(Q3)에 의해 상기 입력 버퍼부(201)로부터의 데이타를 상기 메모리 셀부(100)에 전달하게 되고, 상기 노드(N15) 및 노드(N9) 사이에 접속된 전달트랜지스터(Q6)에 의해 상기 데이타 레지스터부(401)로부터의 데이타를 상기 메모리 셀부(100)에 저장하게 된다. 그리고 상기 전달트랜지스터(Q3 및 Q6)의 제어신호(sig2b 및 sig2)는 서로 상반된 신호로서, 상기 두 개의 전달트랜지스터(Q3 및 Q6)중 어느 한쪽은 소자의 동작상태에 따라 반드시 턴-온하게 되어 있다.
상기 제 2 멀티플렉스 회로부(302)는 상기 노드(N8) 및 노드(N12) 사이에 접속된 전달트랜지스터(Q4)에 의해 상기 입력 버퍼부(201)로부터의 데이타를 상기 데이타 레지스터부(401)에 전달하게 되고, 노드(N16) 및 노드(N12) 사이에 접속된 전달트랜지스터(Q9)에 의해 상기 메모리 셀부(100)에 저장된 데이타를 상기 데이타 레지스터부(401)에 전달하게 된다. 상기 전달트랜지스터(Q4 및 Q9)의 제어신호(sig4 및 sig4b)는 서로 상반된 신호로서, 상기 두개의 전달트랜지스터(Q4 및 Q9)중 어느 한쪽은 소자의 동작상태에 따라 반드시 턴-온하게 되어 있다.
상기 비교기(501)는 상기 데이타 레지스터부(401)에 입력된 데이타와 상기 메모리 셀부(100)에 입력된 데이타를 입력으로 하는 NAND 게이트(G16) 및 NOR 게이트(G17)와, 상기 NAND 게이트(G16)의 출력노드(N17)와, 상기 NOR 게이트(G17)의 출력단 및 노드(N18) 사이에 접속된 인버터(G18)와, 상기 노드(N17) 및 상기 노드(N18)의 전위 신호를 입력으로 하여 노드(N19)로 출력하는 NAND 게이트(G19)로 구성된다. 상기 비교기(501)는 상기 데이타 메모리부(401)의 데이타 신호 및 상기 메모리 셀부(100)의 데이타 신호를 비교하여 출력하기 위한 것으로, 상기 데이타 레지스터부(401)의 데이타 값이 상기 메모리 셀부(100)의 데이타 값과 같을 경우에는 '하이'를 출력하고, 다를 경우에는 '로우'를 출력한다. 즉, 상기 데이타 레지스터부(401)의 입력 데이타와 상기 메모리 셀부(100)의 입력 데이타가 모두 '하이'이거나 모두 '로우'일때는 '하이'를 출력하고, 상기 데이타 레지스터부(401)의 입력 데이타와 상기 메모리 셀부(100)의 데이타중 어는 한쪽의 데이타 값이 '로우'가 되면 상기 비교기(501)의 출력값도 '로우'를 출력하게 된다.
상기 제 3 멀티플렉스는 상기 노드(N10) 및 노드(N11) 사이에 접속된 전달트랜지스터(Q7)에 의해 상기 메모리 셀부(100)에 저장된 데이타를 상기 출력 버퍼부(202)로 전달하고, 상기 노드(N19) 및 상기 노드(N11) 사이에 접속된 전달트랜지스터(Q8)에 의해 상기 비교기(501)로부터의 출력신호를 상기 출력 버퍼부(202)로 전달하게 된다.
상기 출력 버퍼부(202)는 상기 노드(N11) 및 출력단자(dout) 사이에 접속된 인버터(G22)로 구성되며 상기 메모리 셀부(100) 및 상기 비교기(501)로부터의 출력 데이타 값을 출력단자(dout)로 전달하게 된다.
따라서, 본 발명의 캐시 메모리의 기능을 갖는 메모리 장치는 정상적인 동작의 경우에는 상기 입력단자(in)로 입력된 입력신호를 상기 입력 버퍼부(201)를 통하여 상기 메모리 셀부(100)에 저장하게 되고, 상기 메모리 셀부(100)에 저장된 데이타를 상기 출력 버퍼부(202)를 통하여 소자의 외부로 출력하게 된다. 그리고 특별한 경우에는 상기 제1,제2멀티플렉스 회로부(301,302)에 의해 상기 메모리 셀부(100)에 입력된 데이타를 상기 데이타 레지스터부(401)에 저장하여 놓고, 상기 데이타 레지스터부(401)에 저장된 데이타가 상기 메모리 셀부(100)에 다시 입력되도록 한다. 그리고 상기 데이타 레지스터부(402)에 입력된 데이타 및 상기 메모리 셀부(100)에 저장된 데이타를 비교하여 상기 두 입력된 데이타가 같을 경우에는 '로직하이'를 출력하고, 서로 다를 경우에는 '로직로우'를 출력할 수 있도록 하였다.
이상에서 설명한 본 발명의 캐시 메모리의 기능을 갖는 메모리 장치를 반도체 소자의 내부에 구현하게 되면, 특정한 동작에서 소자 내부의 메모리 셀부에 입력된 데이타를 데이타 레지스터부에 일시적으로 저장시켜 놓고, 소자의 외부로부터의 데이타 입력없이 상기 데이타 레지스터부에 저장된 데이타를 다시 메모리 셀부에 저장되도록 함으로써, 동작속도를 향상시키고 파워의 소모를 줄였다. 또한 상기 데이타 레지스터부(401)에 입력된 데이타 및 상기 메모리 셀부(100)에 입력된 데이타를 비교하여 출력하도록 함으로써 디램의 테스트 모드(test mode) 동작을 용이하도록 하는 효과가 있다.
Claims (5)
- 데이타를 입력하기 위한 입력단자와, 상기 입력단자로부터의 입력 데이타를 셀 어레이 블럭에 저장하기 위한 메모리 셀 수단과, 상기 메모리 셀 수단으로부터의 출력된 데이타를 출력하기 위한 출력단자와, 상기 입력단자로 입력된 데이타 및 상기 메모리 셀 수단으로부터 출력된 데이타를 일시적으로 저장하기 위한 데이타 레지스터 수단과, 상기 입력단자로 입력된 데이타 및 상기 데이타 레지스터 수단으로부터 출력된 데이타를 절환하여 상기 메모리 셀 수단으로 전달하기 위한 제 1 멀티플렉스 수단과, 상기 입력단자로 입력된 데이타 및 상기 메모리 셀 수단으로부터 출력된 데이타를 절환하여 상기 데이타 레지스터 수단으로 전달하기 위한 제 2 멀티플렉스 수단을 구비하는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서, 상기 데이타 레지스터 수단으로부터 출력된 데이타와 상기 메모리 셀 수단으로부터 출력된 데이타를 비교하기 위한 비교 수단과, 상기 메모리 셀 수단으로부터 출력된 데이타 및 상기 비교 수단으로부터 출력된 데이타를 절환하여 상기 출력단자로 전달하기 위한 제 3 멀티플렉스 수단을 추가로 포함하는 것을 특징으로 하는 메모리 장치.
- 제2항에 있어서, 상기 비교수단은, 상기 데이타 레지스터 수단과 입력된 데이타 및 상기 메모리 셀부에 입력된 데이타의 값이 모두 같을때는 '하이'를 출력하고, 다를 경우에는 '로우'를 출력하는 것을 특징으로 하는 메모리 장치.
- 제2항에 있어서, 상기 입력단자로부터 입력된 데이타를 상기 제 1 멀티플렉스 수단으로 전달하기 위한 입력 버퍼수단과, 상기 제 3 멀티플렉스 수단으로부터의 출력된 데이타를 상기 출력단자로 전달하기 위한 출력 버퍼수단을 추가로 포함하는 것을 특징으로 하는 메모리 장치.
- 제1항에 있어서, 상기 입력단자로부터 일정한 규칙을 갖는 데이타 신호가 입력되는 경우 상기 데이타 레지스터 수단에 저장된 데이타가 상기 메모리 셀에 저장되는 것을 특징으로 하는 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031107A KR0120613B1 (ko) | 1994-11-24 | 1994-11-24 | 캐시 메모리의 기능을 갖는 메모리 장치 |
| CN95119195A CN1087473C (zh) | 1994-10-25 | 1995-10-25 | 具有高速缓冲存贮器功能的半导体存贮器件 |
| US08/548,212 US5719810A (en) | 1994-10-25 | 1995-10-25 | Semiconductor memory device having cache memory function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940031107A KR0120613B1 (ko) | 1994-11-24 | 1994-11-24 | 캐시 메모리의 기능을 갖는 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960018909A KR960018909A (ko) | 1996-06-17 |
| KR0120613B1 true KR0120613B1 (ko) | 1997-10-29 |
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ID=19398930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940031107A KR0120613B1 (ko) | 1994-10-25 | 1994-11-24 | 캐시 메모리의 기능을 갖는 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0120613B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
-
1994
- 1994-11-24 KR KR1019940031107A patent/KR0120613B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960018909A (ko) | 1996-06-17 |
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