KR19990049421A - 어드레스 천이 검출 회로 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 셀의 읽기 동작시 외부로부터 변환되는 어드레스를 검출하기 위한 어드레스 천이 검출 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
온도 및 전원 전압의 변동에 따른 영향을 최소화 하며, 래이 아웃 면적을 최소화 하고자 함.
3.발명의 해결방법의 요지
하나의 저항에 두 경로의 지연 회로가 공유 되도록 하고, 각각의 지연회로를 통해 출력되는 신호를 두 개의 출력전압 구동회로를 통해 출력 되도록 하며, 상기 두 개의 출력전압 구동회로를 통해 출력된 신호를 한 인버터를 통해 최종 출력 되도록 함.
4.발명의 중요한 용도
플래쉬 메모리 소자의 어드레스 천이 검출 회로.
Description
본 발명은 플래쉬 메모리 셀의 읽기 동작시 외부로부터 변환되는 어드레스를 검출하기 위한 어드레스 천이 검출(ATD) 회로에 관한 것으로, 특히 온도 및 전원 전압의 변동에 따른 변화가 적으며, 래이 아웃(Lay out) 면적을 최소화 할 수 있는 어드레스 천이 검출 회로에 관한 것이다.
일반적으로, 어드레스 천이 검출(ATD; Address Transition Detector: 이하, ATD 이라 함) 회로는 각 어드레스 버퍼에 접속되며, 어드레스가 변할때마다 하나의 쇼트 펄스(One shot pulse)를 생성하게 된다. 각각의 ATD 회로 출력은 오알(OR) 게이트 회로로 입력되어 하나의 쇼트 펄스가 생성된다.
도 1은 종래의 어드레스 천이 검출 회로도로서, 어드레스가 로우(Low) 상태에서 하이(High) 상태(Low to High), 또는 하이 상태에서 로우 상태(High to Low)로 변동될 때 하나의 쇼트 펄스를 생성하게 된다.
예를 들어 외부로부터 입력되는 어드레스(A)가 로우 상태에서 하이 상태로 천이 될 경우, 제 1 및 제 2 인버터 수단(1 내지 4)의 출력은 모두 하이 상태로 된다. 이때, 상기 제 2 및 제 4 인버터 수단(2 및 4)의 출력을 입력으로 하는 제 1 및 제 2 지연회로(5 및 6)의 출력은 모두 로우 상태로 된다. 그러므로, 상기 제 1 인버터 수단(1) 및 제 1 지연회로(5)의 출력을 각각 입력으로 하는 제 1 노아(NOR) 게이트(7)의 출력은 로우 상태로 된다. 또한, 상기 제 3 인버터 수단(3) 및 제 2 지연회로(6)의 출력을 각각 입력으로 하는 낸드(NAND) 게이트(8)의 출력은 하이 상태로 된다. 따라서, 상기 제 1 노아 게이트(7)의 출력 및 인버터(9)를 통한 상기 낸드 게이트(8)의 출력을 각각 입력으로 하는 제 2 노아 게이트(10)의 출력은 출력 단자(Vout)를 통해 하이 상태로 출력된다.
반대로, 외부로부터 입력되는 어드레스(A)가 하이 상태에서 로우 상태로 천이 될 경우, 제 1 및 제 2 인버터 수단(1 내지 4)의 출력은 모두 로우 상태로 된다. 이때, 상기 제 2 및 제 4 인버터 수단(2 및 4)의 출력을 입력으로 하는 제 1 및 제 2 지연회로(5 및 6)의 출력은 모두 하이 상태로 된다. 그러므로, 상기 제 1 인버터 수단(1) 및 제 1 지연회로(5)의 출력을 각각 입력으로 하는 제 1 노아(NOR) 게이트(7)의 출력은 로우 상태로 된다. 또한, 상기 제 3 인버터 수단(3) 및 제 2 지연회로(6)의 출력을 각각 입력으로 하는 낸드(NAND) 게이트(8)의 출력은 하이 상태로 된다. 따라서, 상기 제 1 노아 게이트(7)의 출력 및 인버터(9)를 통한 상기 낸드 게이트(8)의 출력을 각각 입력으로 하는 제 2 노아 게이트(10)의 출력은 출력 단자(Vout)를 통해 하이 상태로 출력된다.
상술한 바와 같은 종래의 ATD 회로는 쇼트 펄스를 생성하기 위해 로우 상태에서 하이 상태로 천이 될 경우와 하이 상태에서 로우 상태로 천이 될 경우의 두 경로(Pass)의 지연 회로가 필요하고, 상기 두 개의 지연 회로를 통해 출력되는 신호를 합성하기 위한 노아 게이트를 필요로 한다. 그리고, 각 경로에 사용된 제 1 및 제 2 지연회로에는 신호 지연을 위한 다수의 저항이 사용되게 된다. 이로 인해 온도 및 전원 전압의 변동에 따른 불량 데이터를 출력하는 경우가 발생하며, 래이 아웃 면적이 커지게 되는 단점이 있다.
따라서, 본 발명은 하나의 저항에 두 경로의 지연 회로가 공유 되도록 하고, 각각의 지연회로를 통해 출력되는 신호를 두 개의 출력전압 구동회로를 통해 출력 되도록 하며, 상기 두 개의 출력전압 구동회로를 통해 출력된 신호를 인버터를 통해 최종 출력 되도록 함으로써, 상기한 단점을 해소할 수 있는 어드레스 천이 검출 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 외부로부터 입력되는 어드레스를 반전시키기 위한 제 1 인버터와, 저항을 통해 공급되는 전압에 따라 상기 외부로부터 입력되는 어드레스 및 상기 제 1 인버터를 통해 반전된 어드레스에 각각 대응하여 지연된 전압을 출력하도록 하는 제 1 및 제 2 지연 회로와, 상기 외부로부터 입력되는 어드레스 및 상기 제 1 인버터를 통해 반전된 어드레스에 따라 상기 제 1 및 제 2 지연 회로로부터 출력된 전압을 반전된 전압으로 출력하기 위한 제 1 및 제 2 출력전압 구동회로와, 상기 제 1 및 제 2 출력전압 구동회로의 출력을 한 입력으로하며 출력 단자로 반전된 전압을 출력하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 어드레스 천이 검출 회로도.
도 2는 본 발명에 따른 어드레스 천이 검출 회로도.
도 3은 도 2의 동작을 설명하기 위해 도시한 각 노드의 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 12: 제 1 및 제 2 출력전압 구동회로
13: 저항
14 및 15: 제 1 및 제 2 지연 회로
16 및 17: 제 1 및 제 2 필터 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 어드레스 천이 검출(ATD) 회로도로서, 도 3을 참조하여 동작을 상세히 설명하면 다음과 같다.
예를 들어 외부로부터 입력되는 어드레스(A)가 없을 경우 즉, 초기 상태(도 3의 t0 시간)인 경우, 전원 단자(Vcc)로부터 저항(13)를 통해 공급는 전압에 의해 제 1 및 제 2 지연 회로(14 및 15)의 제 3 제 4 인버터(I3 및 I4)는 턴온(Turn on) 된다. 이때, 제 1 지연 회로(14)의 제 3 인버터(I3)를 경유한 제 1 노드(K1) 및 제 1 인버터(I1)를 경유한 제 3 노드(K3)는 각각 하이(High) 상태, 제 2 지연 회로(15)의 제 4 인버터(I4)를 경유한 제 2 노드(K2) 및 제 4 노드(K4)는 각각 로우(Low) 상태로 된다.
이때, 상기 제 3 및 제 4 노드(K3 및 K4)의 전압을 각각 입력으로 하는 제 1 출력전압 구동회로(11)는 트랜지스터(P1 및 N1)가 턴온(Turn on)되어 제 5 인버터(I5)가 턴온 되는 반면에 제 2 출력전압 구동회로(12)는 트랜지스터(P2 및 N2)가 턴오프(Turn off) 되어 제 6 인버터(I6)가 턴오프 된다. 따라서, 상기 제 1 노드(K1)의 전압을 입력으로 하는 상기 제 1 출력전압 구동회로(11)의 출력은 로우 상태로 된다. 상기 제 1 출력전압 구동회로(11)의 출력은 제 2 인버터(I2)를 통해 하이 상태로 반전되어 출력 단자(Vout)로 출력되게 된다(도 3의 t0 시간). 상기 제 1 출력전압 구동회로(11)는 전원 단자(Vcc) 및 접지 단자(Vss) 간에 직렬로 접속되는 PMOS 트랜지스터(P1), 제 5 인버터(I5) 및 NMOS 트랜지스터(N1)가 직렬로 접속되며, 상기 제 2 출력전압 구동회로(12)는 전원 단자(Vcc) 및 접지 단자(Vss) 간에 직렬로 접속되는 PMOS 트랜지스터(P2), 제 6 인버터(I6) 및 NMOS 트랜지스터(N2)가 직렬로 접속된다. 또한, 제 1 지연 회로(14)는 상기 저항(13)을 통해 공급되는 전압에 따라 상기 외부로부터 입력되는 어드레스를 반전시키기 위한 제 3 인버터(I3)와, 상기 제 3 인버터(I3)의 출력을 충전 또는 방전을 통해 지연된 전압을 출력시키기 위한 제 1 필터 회로(16)로 구성되며, 상기 제 2 지연 회로(15)는 상기 저항(13)을 통해 공급되는 전압에 따라 상기 제 1 인버터(I1)를 통해 반전된 어드레스를 다시 반전시키기 위한 제 4 인버터(I4)와, 상기 제 4 인버터(I4)의 출력을 충전 또는 방전을 통해 지연된 전압을 출력시키기 위한 제 2 필터 회로(17)로 구성된다.
한편, 외부로부터 입력되는 어드레스(A)가 로우 상태에서 하이 상태로 천이 될 경우(도 3의 t1 시간), 제 3 노드(K3)는 하이 상태에서 로우 상태, 제 4 노드(K4)는 로우 상태에서 하이 상태로 천이된다. 이때, 제 1 노드(K1)는 저항(13)과 제 3 인버터(I3) 및 제 1 필터(16)로 구성된 제 1 지연 회로(14)에 의해 로우 상태로 방전을 진행하고, 제 2 노드(K2)는 저항(13)과 제 4 인버터(I4) 및 제 2 필터(17)로 구성된 제 2 지연 회로(15)에 의해 하이 상태로 충전을 진행하게 된다. 이때, 상기 제 3 및 제 4 노드(K3 및 K4)의 전압을 각각 입력으로 하는 제 1 출력전압 구동회로(11)는 턴오프 되는 반면에, 제 2 출력전압 구동회로(12)는 턴온 된다. 따라서, 상기 제 2 노드(K2)의 전압을 입력으로 하는 상기 제 2 출력전압 구동회로(12)의 출력은 하이 상태로 된다. 상기 제 2 출력전압 구동회로(12)의 출력은 제 4 인버터(I4)를 통해 로우 상태로 천이되어 출력 단자(Vout)를 통해 출력된다(도 3의 t1 시간).
그러나, 상기 제 1 및 제 2 지연 회로(14 및 15)에 의해 충분한 방전 및 충전이 진행되어 상기 제 1 및 제 2 노드(K1 및 K2)가 로우 및 하이 상태로 천이되면, 상기 제 2 노드(K2)의 전압을 입력으로 하는 상기 제 2 출력전압 구동회로(12)의 출력은 로우 상태로 천이된다. 상기 제 2 출력전압 구동회로(12)의 출력은 제 2 인버터(I2)를 통해 하이 상태로 천이되어 출력 단자(Vout)를 통해 출력된다(도 3의 t2 시간).
한편, 외부로부터 입력되는 어드레스(A)가 하이 상태에서 로우 상태로 천이 될 경우(도 3의 t3 시간), 제 3 노드(K3)는 로우 상태에서 하이 상태로 천이되고, 제 4 노드(K4)는 각각 하이 상태에서 로우 상태로 천이된다.
이때, 상기 제 3 및 제 4 노드(K3 및 K4)의 전압을 각각 입력으로 하는 제 1 출력전압 구동회로(11)는 턴온 되는 반면에 제 2 출력전압 구동회로(12)는 턴오프 된다.
이때, 상기 제 1 및 제 2 지연 회로(14 및 15)에 의해 충전 및 방전이 진행되는 동안 상기 제 1 및 제 2 노드(K1 및 K2)는 로우 및 하이 상태를 유지하게 된다. 그러므로, 상기 제 1 노드(K1)의 전압을 입력으로 하는 상기 제 1 출력전압 구동회로(11)의 출력은 하이 상태로 천이된다. 상기 제 1 출력전압 구동회로(11)의 출력은 제 2 인버터(I2)를 통해 로우 상태로 천이되어 출력 단자(Vout)를 통해 출력된다(도 3의 t3 시간).
그러나, 상기 제 1 및 제 2 지연 회로(14 및 15)에 의해 충분한 충전 및 방전이 진행되어 상기 제 1 및 제 2 노드(K1 및 K2)의 전위가 하이 및 로우 상태로 천이되면, 상기 제 1 노드(K1)의 전압을 입력으로 하는 상기 제 1 출력전압 구동회로(11)의 출력은 로우 상태로 천이된다. 상기 제 1 출력전압 구동회로(11)의 출력은 제 2 인버터(I2)를 통해 하이 상태로 천이되어 출력 단자(Vout)를 통해 출력된다(도 3의 t4 시간).
상술한 바와 같이 본 발명에 의하면 하나의 저항에 두 경로의 지연 회로가 공유 되도록 하고, 각각의 지연회로를 통해 출력되는 신호를 두 개의 출력전압 구동회로를 통해 출력 되도록 하며, 상기 두 개의 출력전압 구동회로를 통해 출력된 신호를 인버터를 통해 최종 출력 되도록 함으로써, 온도 및 전원 전압의 변동에 따른 영향을 최소화 할 수 있고, 플래쉬 메모리 셀에서 약 20개의 ATD 회로를 사용한다고 볼 때 래이 아웃 면적을 줄일 수 있는 탁월한 효과가 있다.
Claims (3)
- 외부로부터 입력되는 어드레스를 반전시키기 위한 제 1 인버터와,저항을 통해 공급되는 전압에 따라 상기 외부로부터 입력되는 어드레스 및 상기 제 1 인버터를 통해 반전된 어드레스에 각각 대응하여 지연된 전압을 출력하도록 하는 제 1 및 제 2 지연 회로와,상기 외부로부터 입력되는 어드레스 및 상기 제 1 인버터를 통해 반전된 어드레스에 따라 상기 제 1 및 제 2 지연 회로로부터 출력된 전압을 반전된 전압으로 출력하기 위한 제 1 및 제 2 출력전압 구동회로와,상기 제 1 및 제 2 출력전압 구동회로의 출력을 한 입력으로하며 출력 단자로 반전된 전압을 출력하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 어드레스 천이 검출 회로.
- 제 1 항에 있어서,상기 제 1 또는 제 2 지연 회로 각각은 상기 저항을 통해 공급되는 전압에 따라 상기 외부로부터 입력되는 어드레스를 반전시키기 위한 인버터와,상기 인버터의 출력을 충전 또는 방전을 통해 지연된 전압을 출력시키기 위한 필터 회로를 포함하여 구성된 것을 특징으로 하는 어드레스 천이 검출 회로.
- 제 1 항에 있어서,상기 제 1 또는 제 2 출력전압 구동회로 각각은 전원 단자 및 접지단자 간에 직렬로 접속되는 PMOS 트랜지스터, 인버터 및 NMOS 트랜지스터를 포함하여 구성되되, 상기 외부로부터 입력되는 어드레스 및 상기 반전된 어드레스에 따라 상기 지연 회로로부터 출력된 전압이 상기 인버터를 통해 반전되어 출력되는 것을 특징으로 하는 어드레스 천이 검출 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970068361A KR19990049421A (ko) | 1997-12-12 | 1997-12-12 | 어드레스 천이 검출 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970068361A KR19990049421A (ko) | 1997-12-12 | 1997-12-12 | 어드레스 천이 검출 회로 |
Publications (1)
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|---|---|
| KR19990049421A true KR19990049421A (ko) | 1999-07-05 |
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ID=66088472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970068361A KR19990049421A (ko) | 1997-12-12 | 1997-12-12 | 어드레스 천이 검출 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990049421A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439044B1 (ko) * | 2001-06-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 어드레스 천이 검출회로 |
-
1997
- 1997-12-12 KR KR1019970068361A patent/KR19990049421A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439044B1 (ko) * | 2001-06-29 | 2004-07-05 | 주식회사 하이닉스반도체 | 어드레스 천이 검출회로 |
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