KR100399598B1 - 전압 발생회로 및 방법 - Google Patents

전압 발생회로 및 방법 Download PDF

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Abstract

본 발명은 전압 발생회로 및 방법을 공개한다. 그 회로는 고전압과 저전압 인에이블 신호들이 모두 인에이블되면 인터리빙하게 토글링하는 고전압 및 저전압 제어신호들을 발생하고, 고전압 인에이블 신호가 인에이블되면 토글링하는 고전압 제어신호를 발생하고, 저전압 인에이블 신호가 인에이블되고 토글링하는 저전압 제어신호를 발생하는 제어신호 발생회로, 및 고전압 및 저전압 제어신호에 응답하여 프리차지 동작시에 고전압 및 저전압 펌핑 노드들 각각을 프리차지하고, 저전압 발생 동작시에 저전압 제어신호에 응답하여 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑하여 저전압을 발생하고, 고전압 발생 동작시에 고전압 제어신호에 응답하여 펌핑용 캐패시터를 펌핑하여 고전압을 발생하는 전압 발생회로로 구성되어 있다. 따라서, 하나의 펌핑용 캐패시터를 사용하여 고전압 및 저전압을 발생할 수 있도록 구성되어 있기 때문에 집적화시에 레이아웃 면적을 줄일 수 있다.

Description

전압 발생회로 및 방법{Voltage generating circuit and method}
본 발명은 전압 발생회로에 관한 것으로, 특히 반도체 메모리 장치 내부의 고전압과 저전압을 발생하기 위한 전압 발생회로에 관한 것이다.
종래의 반도체 메모리 장치 내부의 전압 발생회로는 고전압을 발생하기 위한 고전압 발생회로와 저전압을 발생하기 위한 저전압 발생회로를 별도로 구비하여 구성되어 있었다. 즉, 고전압을 펌핑하기 위한 펌핑용 캐패시터와 저전압을 펌핑하기 위한 펌핑용 캐패시터를 별도로 구비하여 구성되어 있었다.
도1은 종래의 반도체 메모리 장치의 전압 발생회로의 블록도로서, 고전압 제어신호 발생회로(10), 고전압 발생회로(12), 저전압 제어신호 발생회로(20), 및 저전압 발생회로(22)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
고전압 제어신호 발생회로(10)는 고전압 인에이블 신호(VPEN)에 응답하여 고전압 제어신호(VPPEN)를 발생한다. 고전압 발생회로(12)는 고전압 제어신호(VPPEN)에 응답하여 고전압(VPP)을 발생한다. 저전압 제어신호 발생회로(20)는 저전압 인에이블 신호(VBEN)에 응답하여 저전압 제어신호(VBBEN)를 발생한다. 저전압 발생회로(22)는 저전압 제어신호(VBBEN)에 응답하여 저전압(VBB)를 발생한다.
도1에 나타낸 바와 같이 종래의 반도체 메모리 장치의 전압 발생회로는 고전압 발생회로와 저전압 발생회로가 별도로 구성되고, 도시하지는 않았지만, 고전압 발생회로와 저전압 발생회로내에 별도의 펌핑용 캐패시터를 구비하여 구성되어 있었다.
그런데, 이들 고전압 및 저전압을 펌핑하기 위한 펌핑용 캐패시터의 크기가 크기 때문에 레이아웃 면적을 많이 차지하게 된다는 문제점이 있었다.
본 발명의 목적은 고전압을 펌핑하기 위한 펌핑용 캐패시터와 저전압을 펌핑하기 위한 펌핑용 캐패시터를 공유하도록 구성함으로써 집적화시에 레이아웃 면적을 줄일 수 있는 전압 발생회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 전압 발생회로의 전압 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 전압 발생회로의 일 형태는 고전압과 저전압 인에이블 신호들이 모두 인에이블되면 인터리빙하게 토글링하는 고전압 및 저전압 제어신호들을 발생하고, 상기 고전압 인에이블 신호가 인에이블되면 토글링하는 상기 고전압 제어신호를 발생하고, 상기 저전압 인에이블 신호가 인에이블되고 토글링하는 상기 저전압 제어신호를 발생하는 제어신호 발생수단, 및 상기 고전압 및 저전압 제어신호에 응답하여 프리차지 동작시에 고전압 및 저전압 펌핑 노드들 각각을 프리차지하고, 저전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑하여 저전압을 발생하고, 고전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑하여 고전압을 발생하는 전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 전압 발생회로 다른 형태는 고전압과 저전압 인에이블 신호들이 모두 인에이블되면 인터리빙하게 토글링하는 고전압 및 저전압 제어신호들을 발생하고, 상기 고전압 인에이블 신호가 인에이블되면 토글링하는 상기 고전압 제어신호를 발생하고, 상기 저전압 인에이블 신호가 인에이블되고 토글링하는 상기 저전압 제어신호를 발생하는 제어신호 발생수단, 및 상기 고전압 제어신호에 응답하여 상기 저전압 발생 제어노드로 저전압 발생 제어신호를 발생하고, 상기 고전압 및 저전압 제어신호들을 조합함에 의해서 제1, 2프리차지 노드들 각각으로 인가되는 제1, 2프리차지 제어신호들을 발생하기 위한 저전압 제어수단, 상기 저전압 제어신호에 응답하여 상기 고전압 발생 제어노드로 고전압 발생 제어신호를 발생하고, 상기 고전압 및 저전압 제어신호들을 조합함에 의해서 제3, 4프리차지 노드들 각각으로 인가되는 제3, 4프리차지 제어신호들을 발생하기 위한 고전압 제어수단, 상기 프리차지 동작시에 상기 제1, 2프리차지 제어신호들에 응답하여 상기 저전압 펌핑 노드를 프리차지하고, 상기 저전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 저전압 펌핑 노드의 전압을 저전압 발생단자로 전송하고, 상기 고전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑함에 의해서 상기 고전압을 펌핑하는 저전압 발생수단, 및 상기 프리차지 동작시에 상기 제3, 4프리차지 제어신호들에 응답하여 상기 고전압 펌핑 노드를 프리차지하고, 상기 고전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 고전압 펌핑 노드의 전압을 고전압 발생단자로 전송하고, 상기 저전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑함에 의해서 상기 저전압을 펌핑하는 고전압 발생수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 전압 발생방법의 일 형태는 고전압 발생 동작시에 고전압 제어신호에 응답하여 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑함에 의해서 상기 고전압 펌핑 노드의 전압을 승압하고, 상기 고전압 펌핑 노드의 전압을 고전압 발생단자로 전송하는 단계, 프리차지 동작시에 상기 고전압 및 저전압 펌핑 노드들 각각을 프리차지하는 단계, 및 저전압 발생 동작시에 저전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑함에 의해서 상기 저전압 펌핑 노드의 전압을 감압하고, 상기 저전압 펌핑노드의 전압을 저전압 발생단자로 전송하는 단계를 구비하고, 상기 단계들을 반복적으로 수행하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 전압 발생방법의 다른 형태는 고전압 발생 동작시에 고전압 제어신호에 응답하여 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑함에 의해서 상기 고전압 펌핑 노드의 전압을 승압하고, 상기 고전압 펌핑 노드의 전압을 고전압 발생단자로 전송하는 단계, 및 프리차지 동작시에 상기 고전압 및 저전압 펌핑 노드들 각각을 프리차지하는 단계를 구비하고, 상기 단계들을 반복적으로 수행하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 전압 발생방법의 또 다른 형태는 저전압 발생 동작시에 저전압 제어신호에 응답하여 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑함에 의해서 상기 저전압 펌핑 노드의 전압을 감압하고, 상기 저전압 펌핑 노드의 전압을 저전압 발생단자로 전송하는 단계, 및 프리차지 동작시에 상기 고전압 및 저전압 펌핑 노드들 각각을 프리차지하는 단계를 구비하고, 상기 단계들을 반복적으로 수행하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 전압 발생회로의 블록도이다.
도2는 본 발명의 전압 발생회로의 블록도이다.
도3은 도2에 나타낸 제어신호 발생회로의 실시예의 회로도이다.
도4a ~ c는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도5는 도2에 나타낸 전압 발생회로의 실시예의 회로도이다.
도6a ~ c는 도5에 나타낸 전압 발생회로의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 전압 발생회로 및 방법을 설명하면 다음과 같다.
도2는 본 발명의 전압 발생회로의 블록도로서, 제어신호 발생회로(30), 및 전압 발생회로(32)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어신호 발생회로(30)는 저전압 인에이블 신호(VBEN)와 고전압 인에이블 신호(VPEN)를 조합함에 의해서 저전압 제어신호(VBBEN)와 고전압 제어신호(VPPEN)를 발생한다. 전압 발생회로(32)는 저전압 제어신호(VBBEN)에 응답하여 저전압(VBB)을 펌핑하고 고전압 제어신호(VPPEN)에 응답하여 고전압(VPP)을 펌핑한다.
도3은 도2에 나타낸 제어신호 발생회로의 실시예의 회로도로서, 펄스 신호 발생수단(40), 고전압 제어신호 발생수단(42), 및 저전압 제어신호 발생수단(44)으로 구성되어 있다. 펄스 신호 발생수단(40)은 NOR게이트(NOR1), 인버터(I1), 발진 회로(46), 및 이분주 회로(48)로 구성되고, 고전압 제어신호 발생수단(42)은 인버터들(I2 ~ I5), NAND게이트들(NA1 ~ NA6)로 구성되고, 저전압 제어신호 발생수단(44)은 인버터들(I6 ~ I9), NAND게이트들(NA7 ~ NA11)로 구성되어 있다.
도3에 나타낸 구성들 각각의 설명하면 다음과 같다.
NOR게이트(NOR1)와 인버터(I1)는 "하이"레벨의 저전압 인에이블 신호(VBEN) 또는 "하이"레벨의 고전압 인에이블 신호(VPEN)가 인가되면 "하이"레벨의 신호를 발생한다. 발진회로(46)는 "하이"레벨의 인버터(I1)의 출력신호에 응답하여 펄스 신호(OSC1)를 발생한다. 이분주 회로(48)는 발진회로(40)의 출력신호를 2분주하여 2분주된 펄스 신호(OSC2)를 발생한다. 인버터(I2)는 저전압 인에이블 신호(VBEN)를 반전한다. NAND게이트(NA1)와 인버터(I3)는 "로우"레벨의 저전압 인에이블 신호(VBEN)와 "하이"레벨의 고전압 인에이블 신호(VPEN)를 논리곱하여 "하이"레벨의 신호(a)를 발생한다. NAND게이트(NA2)와 인버터(I4)는 "하이"레벨의 저전압 및 고전압 인에이블 신호들(VBEN, VPEN)을 논리곱하여 "하이"레벨의 신호(b)를 발생한다. NAND게이트(NA3)와 인버터(I5)는 "하이"레벨의 신호(b)에 응답하여 신호(OSC2)를 신호(c)로 출력한다. NAND게이트(NA4)는 신호들(c, OSC1)을 비논리곱한다. NAND게이트(NA5)는 신호들(c, OSC1)을 비논리곱한다. NAND게이트(NA6)는 NAND게이트들(NA4, NA5)의 출력신호들을 비논리곱하여 고전압 제어신호(VPPEN)를 발생한다. 인버터(I6)는 고전압 인에이블 신호(VPEN)를 반전한다. NAND게이트(NA7)와 인버터(I7)는 "하이"레벨의 인버터(I6)의 출력신호와 저전압 인에이블 신호(VBEN)를 논리곱하여 신호(d)를 발생한다. 인버터(I8)는 신호(OSC2)를 반전한다. NAND게이트(NA8)와 인버터(I9)는 "하이"레벨의 신호(b)에 응답하여 인버터(I8)의 출력신호를 신호(e)로 발생한다. NAND게이트(NA9)는 신호들(d, OSC1)을 비논리곱한다. NAND게이트(NA10)는 신호들(e, OSC1)을 비논리곱한다. NAND게이트(NA11)는 NAND게이트들(NA9, NA10)의 출력신호들을 비논리곱하여 저전압 제어신호(VBBEN)를 발생한다.
도4a ~ c는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도4a는 고전압 및 저전압 인에이블 신호들(VBEN, VPEN)이 모두 "하이"레벨인 경우를, 도4b는 고전압 인에이블 신호(VPEN)가 "하이"레벨이고, 저전압 인에이블 신호(VBEN)가 "로우"레벨인 경우를, 도4c는 고전압 인에이블 신호(VPEN)가 "로우"레벨이고, 저전압 인에이블 신호(VBEN)가 "하이"레벨인 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도4a에서, 고전압 및 저전압 인에이블 신호들(VBEN, VPEN)이 모두 "하이"레벨이 되면, 발진 회로(46) 및 이분주 회로(48)가 동작하여 펄스 신호들(OSC1,OSC2)을 발생하고, NAND게이트(NA2)와 인버터(I4)가 "하이"레벨의 신호(b)를 발생한다. 이때, 신호들(a, d)은 "로우"레벨이 된다. NAND게이트(NA3)와 인버터(I5)는 펄스 신호(OSC2)와 동일한 위상의 신호(c)를 발생하고, NAND게이트(NA5)는 신호들(c, OSC1)을 비논리곱한다. NAND게이트(NA6)는 NAND게이트(NA5)의 출력신호를 반전한다. 결과적으로, 신호들(c, OSC1)이 "하이"레벨인 경우에만 "하이"레벨인 고전압 제어신호(VPPEN)를 발생한다. NAND게이트(NA8)와 인버터(I9)는 펄스 신호(OSC2)와 반대 위상의 신호(e)를 발생한다. NAND게이트(NA10)는 신호들(e, OSC1)을 비논리곱한다. NAND게이트(NA11)는 NAND게이트(NA10)의 출력신호를 반전한다. 결과적으로, 신호들(e, OSC1)이 "하이"레벨인 경우에만 "하이"레벨인 저전압 제어신호(VBBEN)를 발생한다.
도4b에서, 고전압 인에이블 신호(VPEN)가 "하이"레벨, 저전압 인에이블 신호(VBEN)가 "로우"레벨이 되면, 발진 회로(46) 및 이분주 회로(48)가 동작하여 펄스 신호들(OSC1, OSC2)을 발생하고, NAND게이트(NA1)와 인버터들(I1, I3)이 "하이"레벨의 신호(a)를 발생한다. 이때, 신호들(b, c, d, e)은 모두 "로우"레벨이 된다. NAND게이트(NA4)는 신호(a)에 응답하여 펄스 신호(OSC1)를 반전한다. NAND게이트(NA6)는 NAND게이트(NA4)의 출력신호에 응답하여 NAND게이트(NA5)의 출력신호를 반전하여 출력한다. 결과적으로, 신호들(OSC1, OSC2)이 모두 "하이"레벨인 경우에 "하이"레벨인 고전압 제어신호(VPPEN)를 발생한다. 이때, 저전압 제어신호(VBBEN)는 "로우"레벨이 된다.
도4c에서, 고전압 인에이블 신호(VPEN)가 "로우"레벨, 저전압 인에이블신호(VBEN)가 "하이"레벨이 되면, 발진 회로(46) 및 이분주 회로(48)가 동작하여 펄스 신호들(OSC1, OSC2)을 발생하고, NAND게이트(NA8)와 인버터들(I6, I7)이 "하이"레벨의 신호(d)를 발생한다. 이때, 신호들(a, b, c, e)은 모두 "로우"레벨이 된다. NAND게이트(NA9)는 신호(d)에 응답하여 신호(OSC1)를 반전하여 출력한다. NAND게이트(NA11)는 NAND게이트(NA10)의 출력신호에 응답하여 NAND게이트(NA9)의 출력신호를 반전하여 출력한다. 결과적으로, 신호들(OSC1, OSC2)이 모두 "하이"레벨인 경우에 "하이"레벨의 저전압 제어신호(VBBEN)를 발생한다. 이때, 고전압 제어신호(VBBEN)는 "로우"레벨이 된다.
도5는 도2에 나타낸 전압 발생회로의 실시예의 회로도로서, 인버터들(I14 ~ I22), PMOS트랜지스터들(P1 ~ P6), NMOS캐패시터들(C1 ~ C3), 및 NAND게이트(NA12)로 구성된 저전압 제어신호 발생회로(50), 인버터들(I23 ~ I28), PMOS트랜지스터(P8), NMOS트랜지스터들(N2 ~ N6), NMOS캐패시터들(C4 ~ C6), 및 NAND게이트(NA13)로 구성된 고전압 제어신호 발생회로(52), PMOS트랜지스터들(P1, P2, P7)과 NMOS트랜지스터(N1)으로 구성된 저전압 펌핑 회로(54), NMOS트랜지스터들(N2, N3, N7)과 PMOS트랜지스터(P9)로 구성된 고전압 펌핑 회로(56), 및 펌핑용 NMOS캐패시터(C7)로 구성되어 있다. 도5에서, 펌핑용 NMOS캐패시터(C7)의 크기는 NMOS캐패시터들(C1 ~ C6)의 크기에 비해서 크다.
도5에 나타낸 회로의 기능을 설명하면 다음과 같다.
프리차지 동작시에 고전압 및 저전압 제어신호들(VPPEN, VBBEN)은 모두 접지전압(VSS) 레벨이 된다. 인버터들(I14, I15)은 접지전압(VSS) 레벨의 고전압 제어신호(VPPEN)를 버퍼하여 노드(A)로 접지전압(VSS) 레벨의 신호를 발생한다. 인버터(I16)는 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P3)는 오프된다. 인버터(I17)는 접지전압(VSS) 레벨의 신호(VBBEN)를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NAND게이트(NA12)와 인버터(I18)는 외부 전원전압(VEXT) 레벨의 신호를 발생한다. 따라서, PMOS트랜지스터(P4)는 오프된다. 인버터(I19)는 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. PMOS트랜지스터(P5)는 노드(x)의 접지전압(VSS) 레벨의 신호에 응답하여 온된다. 인버터들(I20, I21)은 외부 전원전압(VEXT) 레벨의 신호를 발생한다. 캐패시터(C2)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(H)를 펌핑한다. 그런데, 노드(H)는 PMOS트랜지스터(P5)가 온되어 있으므로 접지전압(VSS) 레벨을 유지한다. NMOS트랜지스터(N1)는 노드(D')의 외부 전원전압(VEXT) 레벨의 신호에 응답하여 온된다. PMOS트랜지스터(P6)는 노드(D')의 외부 전원전압(VEXT) 레벨의 신호에 응답하여 오프된다. 인버터(I22)는 노드(D')의 전압을 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NMOS캐패시터(C3)는 접지전압(VSS) 레벨의 신호에 응답하여 노드(D)를 전압(-VEXT) 레벨로 펌핑한다. PMOS트랜지스터(P7)는 노드(D)의 신호에 응답하여 온된다. 따라서, 노드(C)는 접지전압(VSS) 레벨을 유지한다. 인버터(I23)는 접지전압(VSS) 레벨의 저전압 제어신호(VBBEN)를 반전하여 노드(B)를 외부 전원전압(VEXT) 레벨로 만든다. 인버터(I24)는 접지전압(VSS) 레벨의 저전압 제어신호(VBBEN)를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NMOS트랜지스터(N4)는 접지전압(VSS) 레벨의 저전압 제어신호(VBBEN)에 응답하여 오프된다. 인버터(I25)는 접지전압(VSS) 레벨의 고전압 제어신호(VPPEN)를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NAND게이트(NA13)는 인버터들(I24, I25)의 출력신호들을 논리곱하여 접지전압(VSS) 레벨의 신호를 발생한다. PMOS트랜지스터(P8)는 접지전압(VSS) 레벨의 신호에 응답하여 온되어 노드(J)를 외부 전원전압(VEXT) 레벨로 만든다. 인버터(I26)는 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NMOS캐패시터(C6)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(J)를 전압(2VEXT) 레벨로 만든다. 이에 따라, NMOS트랜지스터(N5)가 온되어 노드(G)로 외부 전원전압(VEXT) 레벨의 신호를 전송한다. 인버터(I27)는 인버터(I25)의 출력신호를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NMOS캐패시터(C5)는 접지전압(VSS) 레벨의 신호에 응답하여 노드(G)의 외부 전원전압(VEXT) 레벨을 낮추지만 NMOS트랜지스터(N5)가 온되어 있으므로 노드(G)는 외부 전원전압(VEXT) 레벨을 유지한다. PMOS트랜지스터(P9)는 노드(F')의 접지전압(VSS) 레벨에 응답하여 온된다. NMOS트랜지스터(N5)는 노드(F')의 접지전압(VSS) 레벨에 응답하여 오프된다. 인버터(I28)는 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NMOS캐패시터(C4)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(F)를 전압(2VEXT) 레벨로 펌핑한다. 이에 따라, NMOS트랜지스터(N7)가 온되어, 노드(E)는 외부 전원전압(VEXT) 레벨로 프리차지된다.
즉, 프리차지 동작시에 노드들(A, C, F', H)은 접지전압(VSS) 레벨이 되고,노드들(B, D', E, G)은 외부 전원전압(VEXT) 레벨이 되고, 노드(D)의 전압은 전압(-VEXT) 레벨이 되고, 노드(F)의 전압은 전압(2VEXT) 레벨이 된다.
고전압 제어신호(VPPEN)가 외부 전원전압(VEXT) 레벨로, 저전압 제어신호(VBBEN)가 접지전압(VSS) 레벨로 천이되면, 인버터들(I14, I15)은 노드(A)를 외부 전원전압(VEXT) 레벨로 만든다. 노드(A)의 전압은 PMOS트랜지스터(P1)를 통하여 노드(C)로 전송된다. 인버터(I16)는 고전압 제어신호(VPPEN)를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. PMOS트랜지스터(P3)는 접지전압(VSS) 레벨의 신호에 응답하여 온되어 노드(H)를 외부 전원전압(VEXT) 레벨로 만든다. 인버터(I17)는 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NAND게이트(NA12)와 인버터(I18)는 접지전압(VSS) 레벨의 신호를 발생한다. PMOS트랜지스터(P4)는 접지전압(VSS) 레벨의 신호에 응답하여 온되어 노드(I)를 접지전압(VSS) 레벨로 만든다. 인버터(I19)는 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. 캐패시터(C1)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(I)를 외부 전원전압(VEXT) 레벨로 만든다. PMOS트랜지스터(P5)는 오프된다. 인버터들(I20, I21)은 외부 전원전압(VEXT) 레벨의 신호를 발생한다. 캐패시터(C2)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(H)를 펌핑하여 외부 전원전압(VEXT) 레벨을 만든다. 따라서, PMOS트랜지스터(P2)는 오프된다. NMOS트랜지스터(N1)는 노드(D')의 접지전압(VSS) 레벨의 신호에 응답하여 오프되고, PMOS트랜지스터(P6)는 신호(D')의 접지전압(VSS) 레벨의 신호에 응답하여 온되어 신호(D)를 접지전압(VSS) 레벨로 만든다. 인버터(I22)는노드(D')의 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NMOS캐패시터(C3)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(D)를 외부 전원전압(VEXT) 레벨로 펌핑하나 PMOS트랜지스터(P6)가 온되어 있으므로 노드(D)는 접지전압(VSS) 레벨로 유지된다. 따라서, 노드(C)는 PMOS트랜지스터(P2) 및 NMOS트랜지스터(N1)가 오프되어 있으므로 외부 전원전압(VEXT) 레벨을 유지한다. 인버터들(I23, I24) 각각은 접지전압(VSS) 레벨의 저전압 제어신호(VBBEN)에 응답하여 노드(B)를 외부 전원전압(VEXT)로 만든다. 인버터(I23)로부터 출력되는 외부 전원전압(VEXT) 레벨의 신호가 NMOS트랜지스터(N2)를 통하여 노드(E)로 전송된다. 이때, 노드(C)의 전압이 외부 전원전압 레벨이므로 펌핑용 캐패시터(C7)에 의해서 노드(E)의 전압은 전압(2VEXT)이 된다. NMOS트랜지스터(N4)는 접지전압(VSS) 레벨의 신호에 응답하여 오프된다. 인버터(I25)는 외부 전원전압(VEXT) 레벨의 고전압 제어신호(VPPEN)를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NAND게이트(NA13)는 인버터들(I24, I25)의 출력신호들을 비논리곱하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. PMOS트랜지스터(P8)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 오프된다. 인버터(I26)는 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NMOS캐패시터(C6)는 접지전압(VSS) 레벨의 신호에 응답하여 노드(J)를 펌핑한다. PMOS트랜지스터(P9)는 노드(J)의 신호에 응답하여 온되어 노드(G)를 외부 전원전압(VEXT) 레벨로 만든다. 인버터(I27)는 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. NMOS캐패시터(C5)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(G)를 전압(2VEXT)으로 펌핑한다. NMOS트랜지스터(N3)는 온된다. PMOS트랜지스터(P9)는 노드(F')의 외부 전원전압(VEXT) 레벨의 신호에 응답하여 오프되고 NMOS트랜지스터(N5)는 노드(F')의 외부 전원전압(VEXT) 레벨의 신호에 응답하여 온되어 노드(F)를 외부 전원전압(VEXT) 레벨로 만든다. 인버터(I28)는 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NMOS캐패시터(C4)는 접지전압(VSS) 레벨의 신호에 응답하여 노드(F)를 접지전압(VSS) 레벨로 낮춘다. NMOS트랜지스터(N7)는 오프된다. NMOS트랜지스터(N1)와 PMOS트랜지스터(P2)가 오프되어 노드(C)의 전압은 외부 전원전압(VEXT) 레벨을 유지하게 된다. 그리고, PMOS트랜지스터(P9)가 오프되고, NMOS트랜지스터(N3)가 온되어 있으므로 노드(E)와 고전압(VPP) 발생 단자사이에 초기에 전하 공유가 일어나서 노드(E)의 레벨이 낮아지다가, 이 후 고전압(VPP) 레벨로 유지되게 된다.
즉, 상술한 바와 같은 프리차지 동작과 고전압 발생동작을 반복적으로 수행함으로써 고전압(VPP)을 발생하고, 유지하게 된다.
프리차지된 상태에서, 고전압 제어신호(VPPEN)가 접지전압(VSS) 레벨로, 저전압 제어신호(VBBEN)가 외부 전원전압(VEXT) 레벨로 천이되면, 인버터들(I14, I15)은 노드(A)를 접지전압(VSS) 레벨로 만든다. 노드(A)의 전압은 PMOS트랜지스터(P1)를 통하여 노드(C)로 전송된다. 인버터(I16)는 고전압 제어신호(VPPEN)를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. PMOS트랜지스터(P3)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 오프된다.인버터(I17)는 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NAND게이트(NA12)와 인버터(I18)는 접지전압(VSS) 레벨의 신호를 발생한다. PMOS트랜지스터(P4)는 접지전압(VSS) 레벨의 신호에 응답하여 온되어 노드(I)를 접지전압(VSS) 레벨로 만든다. 인버터(I19)는 접지전압(VSS) 레벨의 신호를 반전하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. 캐패시터(C1)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(I)의 레벨을 외부 전원전압(VEXT) 레벨로 높인다. PMOS트랜지스터(P5)는 오프된다. 인버터들(I20, I21)은 접지전압(VSS) 레벨의 신호를 발생한다. 캐패시터(C2)는 노드(H)를 펌핑하여 접지전압(VSS) 레벨에서 전압(-VEXT) 레벨로 낮춘다. 접지전압(VSS) 레벨의 노드(D')의 신호에 응답하여 NMOS트랜지스터(N1)는 오프되고, PMOS트랜지스터(P6)는 온된다. 따라서, 노드(D)는 접지전압(VSS) 레벨로 된다. 인버터(I22)는 접지전압(VSS) 레벨의 노드(D')의 신호를 반전하여 외부 전원전압(VEXT) 신호를 발생한다. NMOS캐패시터(C3)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 노드(D)를 외부 전원전압(VEXT) 레벨로 펌핑하나 PMOS트랜지스터(P6)가 온되어 있으므로 접지전압(VSS) 레벨로 유지된다. 인버터들(I23, I24) 각각은 외부 전원전압(VEXT) 레벨의 저전압 제어신호(VBBEN)를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. 즉, 노드(B)는 접지전압(VSS) 레벨이 되고, 노드(B)의 접지전압(VSS) 레벨의 신호가 NMOS트랜지스터(N2)를 통하여 노드(E)로 전송된다. 이때, 노드(E)의 전압이 접지전압(VSS) 레벨이므로 펌핑용 캐패시터(C7)에 의해서 노드(C)의 전압은 전압(-VEXT)으로 낮아지게 된다. 이때, PMOS트랜지스터(P2)가 온되어 있으므로 노드(C)와저전압 발생단자(VBB)사이에 전하 공유가 발생하게 되고, 전하 공유가 발생한 후에 저전압(VBB) 레벨을 유지하게 된다. NMOS트랜지스터(N4)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 온되어 노드(G)를 접지전압(VSS) 레벨로 만든다. 인버터(I25)는 접지전압(VSS) 레벨의 고전압 제어신호(VPPEN)를 반전하여 외부 전원전압(VEXT)을 발생한다. NAND게이트(NA13)는 인버터들(I24, I25)의 출력신호들을 비논리곱하여 외부 전원전압(VEXT) 레벨의 신호를 발생한다. PMOS트랜지스터(P8)는 외부 전원전압(VEXT) 레벨의 신호에 응답하여 오프된다. 인버터(I26)는 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NMOS캐패시터(C6)는 접지전압(VSS) 레벨의 신호에 응답하여 노드(J)의 레벨을 낮춘다. 따라서, NMOS트랜지스터(N5)가 오프된다. 인버터(I27)는 접지전압(VSS) 레벨의 신호를 발생한다. NMOS캐패시터(C5)는 접지전압(VSS) 레벨의 신호에 응답하여 노드(G)의 레벨을 낮추지만, NMOS트랜지스터(N4)가 온되어 있으므로 노드(G)의 레벨은 접지전압(VSS) 레벨을 유지하게 되고, NMOS트랜지스터(N3)가 오프된다. PMOS트랜지스터(P9)는 노드(F')의 외부 전원전압(VEXT) 레벨의 신호에 응답하여 오프되고, NMOS트랜지스터(N6)는 온되어 노드(F)를 외부 전원전압(VEXT) 레벨로 만든다. 인버터(I28)는 외부 전원전압(VEXT) 레벨의 신호를 반전하여 접지전압(VSS) 레벨의 신호를 발생한다. NMOS캐패시터(C4)는 접지전압(VSS) 레벨의 신호에 응답하여 노드(F)의 레벨을 낮추지만, NMOS트랜지스터(N6)가 온되어 있으므로 노드(F)는 외부 전원전압(VEXT) 레벨을 유지한다. 따라서, NMOS트랜지스터(N3)와 PMOS트랜지스터(P9)가 오프되어 노드(E)는 접지전압(VSS) 레벨을 유지하게 되고, NMOS트랜지스터(N1)가 오프되어 노드(C)의 전압이 PMOS트랜지스터(P2)를 통하여 저전압 발생단자로 전달되게 된다.
즉, 상술한 바와 같은 동작을 프리차지 동작과 저전압 발생동작을 반복적으로 수행함으로써 저전압(VBB)을 발생하고, 유지하게 된다.
본 발명의 전압 발생회로는 고전압 및 저전압 발생회로를 공유하고 하나의 펌핑용 캐패시터(C7)를 이용하여 고전압 및 저전압을 발생할 수 있으므로 반도체 메모리 장치 내부에 적용시에 레이아웃 면적을 줄일 수 있다. 즉, 고전압 펌핑용 캐패시터와 저전압 펌핑용 캐패시터를 별도로 구비하지 않고 하나의 펌핑용 캐패시터를 이용하여 고전압 및 저전압을 발생할 수 있으므로 반도체 메모리 장치 내부에 적용시에 레이아웃 면적이 줄어들게 된다.
도6a ~ c는 도5에 나타낸 전압 발생회로의 동작을 설명하기 위한 동작 타이밍도로서, 도6a는 고전압 제어신호(VPPEN)와 저전압 제어신호(VBBEN)가 인터리빙하게 토글링하는 경우의 동작 타이밍도를, 도6b는 고전압 제어신호(VPPEN)가 토글링하고 저전압 제어신호(VBBEN)가 발생되지 않는 경우의 동작 타이밍도를, 도6c는 저전압 제어신호(VBBEN)가 토글링하고 고전압 제어신호(VPPEN)가 발생되지 않는 경우의 동작 타이밍도를 각각 나타내는 것이다.
도6a ~ c에서, A ~ H, D', F'으로 나타낸 것을 도5에 나타낸 각 노드들의 신호를 나타내는 것이다.
도6a에서, 고전압 제어신호(VPPEN)가 외부 전원전압(VEXT) 레벨이고, 저전압 제어신호(VBBEN)가 접지전압(VSS) 레벨인 고전압 발생 기간(T1)에, 도5에 나타낸노드들(A, B, C)은 외부 전원전압(VEXT) 레벨이 되고, 노드(E)는 승압된다. 이때, 노드들(D, D')은 접지전압(VSS) 레벨이 되고, 노드(H)의 전압은 외부 전원전압(VEXT) 레벨이 된다. 따라서, PMOS트랜지스터(P2)가 오프되고, NMOS트랜지스터(N1)가 오프되어 있으므로 노드(C)는 외부 전원전압(VEXT) 레벨을 유지한다. 그리고, 노드들(F, F')은 외부 전원전압(VEXT) 레벨이 되고, 노드(G)는 전압(2VEXT) 레벨이 된다. 따라서, PMOS트랜지스터(P10)가 오프되고, NMOS트랜지스터(N3)가 온되어 있으므로, 노드(F)의 승압된 전압(2VEXT)이 고전압(VPP) 발생단자로 전송되어 전하 공유가 발생된 후에 고전압(VPP)을 유지하게 된다.
이후, 고전압 제어신호(VBBEN) 및 저전압 제어신호(VPPEN)가 모두 접지전압(VSS) 레벨인 프리차지 기간(T2)에, 도5에 나타낸 노드들(A, C, F', H)은 접지전압(VSS) 레벨이 되고, 노드들(B, D', E, G)은 외부 전원전압(VEXT) 레벨이 되고, 노드(D)의 전압은 전압(-VEXT) 레벨이 되고, 노드(F)의 전압은 전압(2VEXT) 레벨이 된다. 이에 따라, NMOS트랜지스터(N1)와 PMOS트랜지스터(P7)가 온되어 노드(C)의 전압은 접지전압(VSS) 레벨로 유지된다. 또한, NMOS트랜지스터(N6)와 PMOS트랜지스터(N10)가 온되어 노드(E)의 전압은 외부 전원전압(VEXT) 레벨로 유지된다. 이때, PMOS트랜지스터(P2)와 NMOS트랜지스터(N3)는 오프됨으로 노드들(C, E)과 저전압(VBB) 및 고전압(VPP) 발생단자사이에 전류가 흐르지 않게 된다. 즉, 전압 발생회로의 노드들이 프리차지된 상태를 유지하게 된다.
이후에, 고전압 제어신호(VPPEN)가 접지전압(VSS) 레벨이고, 저전압 제어신호(VBBEN)가 외부 전원전압(VEXT) 레벨인 저전압 발생 기간(T3)에, 도5에 나타낸노드들(A, B, C, D, D', E, G)은 접지전압(VSS) 레벨로 되고, 노드들(F, F')는 외부 전원전압(VEXT) 레벨로 되고, 노드(H)는 전압(-VEXT) 레벨로 된다. 이에 따라, NMOS트랜지스터들(N1, N3)와 PMOS트랜지스터(P10)가 오프되고, PMOS트랜지스터(P2)가 온되고, 노드(E)의 전압이 접지전압(VSS) 레벨로 낮아짐에 따라 노드(C)의 전압이 전압(-2VEXT)으로 낮아지게 된다. 이때, PMOS트랜지스터(P2)가 온되어 있으므로 노드(C)의 감압된 전압이 저전압(VBB) 발생단자로 전송되어 전하 공유가 발생된 후에 저전압(VBB)을 발생하게 된다.
고전압 제어신호(VPPEN)와 저전압 제어신호(VBBEN)가 인터리빙하게 토글링함에 의해서 고전압 발생동작, 프리차지 동작, 및 저전압 발생동작을 반복적으로 수행하여 고전압(VPP) 및 저전압(VBB)을 인터리빙하게 펌핑하게 된다.
도6b에서, 고전압 제어신호(VPPEN)가 외부 전원전압(VEXT) 레벨이고, 저전압 제어신호(VBBEN)가 접지전압(VSS) 레벨인 고전압 발생 기간(T4)에는 도6a에 나타낸 고전압 발생 기간(T1)에서와 동일한 동작을 수행한다.
고전압 제어신호(VPPEN) 및 저전압 제어신호(VBBEN)가 모두 접지전압(VSS) 레벨인 프리차지 기간(T5)에는 도6a에 나타낸 프리차지 기간(T2)에서와 동일한 동작을 수행한다.
즉, 고전압 제어신호(VPPEN)가 토글링하고 저전압 제어신호(VBBEN)가 접지전압(VSS) 레벨을 유지함으로써 고전압 발생동작, 프리차지 동작을 반복적으로 수행하여 고전압(VPP)을 발생하고, 유지하게 된다.
도6c에서, 고전압 제어신호(VPPEN)가 접지전압(VSS) 레벨이고, 저전압 제어신호(VBBEN)가 토글링함에 의해서 저전압 발생 기간(T6)에는 도6a에 나타낸 저전압 발생 기간(T3)에서와 동일한 동작을 수행한다.
고전압 제어신호(VPPEN) 및 저전압 제어신호(VBBEN)가 모두 접지전압(VSS) 레벨인 프리차지 기간(T7)에는 도6a에 나타낸 프리차지 기간(T2)에서와 동일한 동작을 수행한다.
즉, 저전압 제어신호(VBBEN)가 토글링하고 고전압 제어신호(VPPEN)가 접지전압(VSS) 레벨을 유지함으로써 저전압 발생동작과 프리차지 동작을 반복적으로 수행하여 저전압(VBB)을 발생하고, 유지하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 전압 발생회로 및 방법은 하나의 펌핑용 캐패시터를 사용하여 고전압 및 저전압을 발생할 수 있다.
따라서, 본 발명의 전압 발생회로 및 방법을 반도체 메모리 장치에 적용함으로써 장치의 레이아웃 면적을 줄일 수 있다.

Claims (15)

  1. 고전압과 저전압 인에이블 신호들이 모두 인에이블되면 인터리빙하게 토글링하는 고전압 및 저전압 제어신호들을 발생하고, 상기 고전압 인에이블 신호가 인에이블되면 토글링하는 상기 고전압 제어신호를 발생하고, 상기 저전압 인에이블 신호가 인에이블되고 토글링하는 상기 저전압 제어신호를 발생하는 제어신호 발생수단; 및
    상기 고전압 및 저전압 제어신호에 응답하여 프리차지 동작시에 고전압 및 저전압 펌핑 노드들 각각을 프리차지하고, 저전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑하여 저전압을 발생하고, 고전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑하여 고전압을 발생하는 전압 발생수단을 구비하는 것을 특징으로 하는 전압 발생회로.
  2. 제1항에 있어서, 상기 제어신호 발생수단은
    상기 고전압 및 저전압 인에이블 신호들을 논리합하기 위한 논리합 수단;
    상기 논리합 수단의 출력신호에 응답하여 제1펄스 신호를 발생하기 위한 제1펄스 신호 발생수단;
    상기 제1펄스 신호를 2분주하여 제2펄스 신호를 발생하기 위한 제2펄스 신호 발생수단;
    상기 고전압 및 저전압 인에이블 신호들이 모두 인에이블되면 상기 제1펄스 신호와 상기 제2펄스 신호를 논리곱함에 의해서 고전압 제어신호를 발생하고, 상기 고전압 인에이블 신호가 인에이블되고 상기 저전압 인에이블 신호가 디스에이블되면 상기 제1펄스 신호를 고전압 제어신호로 발생하는 고전압 제어신호 발생수단; 및
    상기 고전압 및 저전압 인에이블 신호들이 모두 인에이블되면 상기 제1펄스 신호와 상기 제2펄스 신호를 반전한 신호를 논리곱함에 의해서 저전압 제어신호를 발생하고, 상기 저전압 인에이블 신호가 인에이블되고 상기 고전압 인에이블 신호가 디스에이블되면 상기 제1펄스 신호를 상기 저전압 제어신호로 발생하는 저전압 제어신호 발생수단을 구비하는 것을 특징으로 하는 전압 발생회로.
  3. 제1항에 있어서, 상기 전압 발생수단은
    상기 고전압 제어신호에 응답하여 상기 저전압 발생 제어노드로 저전압 발생 제어신호를 발생하고, 상기 고전압 및 저전압 제어신호들을 조합함에 의해서 제1, 2프리차지 노드들 각각으로 인가되는 제1, 2프리차지 제어신호들을 발생하기 위한 저전압 제어수단;
    상기 저전압 제어신호에 응답하여 상기 고전압 발생 제어노드로 고전압 발생 제어신호를 발생하고, 상기 고전압 및 저전압 제어신호들을 조합함에 의해서 제3, 4프리차지 노드들 각각으로 인가되는 제3, 4프리차지 제어신호들을 발생하기 위한 고전압 제어수단;
    상기 프리차지 동작시에 상기 제1, 2프리차지 제어신호들에 응답하여 상기 저전압 펌핑 노드를 프리차지하고, 상기 저전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 저전압 펌핑 노드의 전압을 저전압 발생단자로 전송하고, 상기 고전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑함에 의해서 상기 고전압을 펌핑하는 저전압 발생수단; 및
    상기 프리차지 동작시에 상기 제3, 4프리차지 제어신호들에 응답하여 상기 고전압 펌핑 노드를 프리차지하고, 상기 고전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 고전압 펌핑 노드의 전압을 고전압 발생단자로 전송하고, 상기 저전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑함에 의해서 상기 저전압을 펌핑하는 고전압 발생수단을 구비하는 것을 특징으로 하는 전압 발생회로.
  4. 제3항에 있어서, 상기 저전압 발생수단은
    상기 프리차지 동작시에 상기 제1, 2프리차지 제어신호들 각각에 응답하여 온되어 상기 저전압 펌핑 노드로 제1전원전압을 인가하고, 상기 고전압 및 저전압 발생 동작시에 오프되어 상기 저전압 펌핑 노드와 상기 제1전원전압사이에 전류 흐름을 차단하는 제1프리차지 수단;
    상기 고전압 제어신호를 상기 저전압 펌핑 노드로 전송하는 제1전송 게이트; 및
    상기 프리차지 동작 및 상기 고전압 발생 동작시에 오프되어 상기 저전압 펌핑 노드와 저전압 발생단자사이의 전류 흐름을 차단하고, 상기 저전압 발생 동작시에 온되어 상기 저전압 펌핑 노드의 전압을 상기 저전압 발생단자로 전송함에 의해서 상기 저전압 발생단자의 전압을 감압하는 제2전송 게이트를 구비하는 것을 특징으로 하는 전압 발생회로.
  5. 제3항에 있어서, 상기 고전압 발생수단은
    상기 프리차지 동작시에 상기 제3, 4프리차지 제어신호들 각각에 응답하여 온되어 상기 고전압 펌핑 노드로 제2전원전압을 인가하고, 상기 고전압 및 저전압 발생 동작시에 오프되어 상기 고전압 펌핑 노드와 상기 제2전원전압사이의 전류 흐름을 차단하는 제2프리차지 수단;
    상기 저전압 제어신호의 반전된 신호를 상기 고전압 펌핑 노드로 전송하는 제3전송 게이트; 및
    상기 프리차지 동작 및 상기 저전압 발생 동작시에 오프되어 상기 고전압 펌핑 노드와 저전압 발생단자사이의 전류 흐름을 차단하고, 상기 고전압 발생 동작시에 온되어 상기 고전압 펌핑 노드의 전압을 상기 고전압 발생단자로 전송함에 의해서 상기 고전압 발생단자의 전압을 승압하는 제4전송 게이트를 구비하는 것을 특징으로 하는 전압 발생회로.
  6. 고전압과 저전압 인에이블 신호들이 모두 인에이블되면 인터리빙하게 토글링하는 고전압 및 저전압 제어신호들을 발생하고, 상기 고전압 인에이블 신호가 인에이블되면 토글링하는 상기 고전압 제어신호를 발생하고, 상기 저전압 인에이블 신호가 인에이블되고 토글링하는 상기 저전압 제어신호를 발생하는 제어신호 발생수단; 및
    상기 고전압 제어신호에 응답하여 상기 저전압 발생 제어노드로 저전압 발생 제어신호를 발생하고, 상기 고전압 및 저전압 제어신호들을 조합함에 의해서 제1, 2프리차지 노드들 각각으로 인가되는 제1, 2프리차지 제어신호들을 발생하기 위한 저전압 제어수단;
    상기 저전압 제어신호에 응답하여 상기 고전압 발생 제어노드로 고전압 발생 제어신호를 발생하고, 상기 고전압 및 저전압 제어신호들을 조합함에 의해서 제3, 4프리차지 노드들 각각으로 인가되는 제3, 4프리차지 제어신호들을 발생하기 위한 고전압 제어수단;
    상기 프리차지 동작시에 상기 제1, 2프리차지 제어신호들에 응답하여 상기 저전압 펌핑 노드를 프리차지하고, 상기 저전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 저전압 펌핑 노드의 전압을 저전압 발생단자로 전송하고, 상기 고전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑함에 의해서 상기 고전압을 펌핑하는 저전압 발생수단; 및
    상기 프리차지 동작시에 상기 제3, 4프리차지 제어신호들에 응답하여 상기 고전압 펌핑 노드를 프리차지하고, 상기 고전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 고전압 펌핑 노드의 전압을 고전압 발생단자로 전송하고, 상기 저전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 펌핑용 캐패시터를펌핑함에 의해서 상기 저전압을 펌핑하는 고전압 발생수단을 구비하는 것을 특징으로 하는 전압 발생회로.
  7. 제6항에 있어서, 상기 제어신호 발생수단은
    상기 고전압 및 저전압 인에이블 신호들을 논리합하기 위한 논리합 수단;
    상기 논리합 수단의 출력신호에 응답하여 제1펄스 신호를 발생하기 위한 제1펄스 신호 발생수단;
    상기 제1펄스 신호를 2분주하여 제2펄스 신호를 발생하기 위한 제2펄스 신호 발생수단;
    상기 고전압 및 저전압 인에이블 신호들이 모두 인에이블되면 상기 제1펄스 신호와 상기 제2펄스 신호를 논리곱함에 의해서 고전압 제어신호를 발생하고, 상기 고전압 인에이블 신호가 인에이블되고 상기 저전압 인에이블 신호가 디스에이블되면 상기 제1펄스 신호를 고전압 제어신호로 발생하는 고전압 제어신호 발생수단; 및
    상기 고전압 및 저전압 인에이블 신호들이 모두 인에이블되면 상기 제1펄스 신호와 상기 제2펄스 신호를 반전한 신호를 논리곱함에 의해서 저전압 제어신호를 발생하고, 상기 저전압 인에이블 신호가 인에이블되고 상기 고전압 인에이블 신호가 디스에이블되면 상기 제1펄스 신호를 상기 저전압 제어신호로 발생하는 저전압 제어신호 발생수단을 구비하는 것을 특징으로 하는 전압 발생회로.
  8. 제6항에 있어서, 상기 저전압 발생수단은
    상기 프리차지 동작시에 상기 제1, 2프리차지 제어신호들 각각에 응답하여 온되어 상기 저전압 펌핑 노드로 제1전원전압을 인가하고, 상기 고전압 및 저전압 발생 동작시에 오프되어 상기 저전압 펌핑 노드와 상기 제1전원전압사이에 전류 흐름을 차단하는 제1프리차지 수단;
    상기 고전압 제어신호를 상기 저전압 펌핑 노드로 전송하는 제1전송 게이트; 및
    상기 프리차지 동작 및 상기 고전압 발생 동작시에 오프되어 상기 저전압 펌핑 노드와 저전압 발생단자사이의 전류 흐름을 차단하고, 상기 저전압 발생 동작시에 온되어 상기 저전압 펌핑 노드의 전압을 상기 저전압 발생단자로 전송함에 의해서 상기 저전압 발생단자의 전압을 감압하는 제2전송 게이트를 구비하는 것을 특징으로 하는 전압 발생회로.
  9. 제6항에 있어서, 상기 고전압 발생수단은
    상기 프리차지 동작시에 상기 제3, 4프리차지 제어신호들 각각에 응답하여 온되어 상기 고전압 펌핑 노드로 제2전원전압을 인가하고, 상기 고전압 및 저전압 발생 동작시에 오프되어 상기 고전압 펌핑 노드와 상기 제2전원전압사이의 전류 흐름을 차단하는 제2프리차지 수단;
    상기 저전압 제어신호의 반전된 신호를 상기 고전압 펌핑 노드로 전송하는 제3전송 게이트; 및
    상기 프리차지 동작 및 상기 저전압 발생 동작시에 오프되어 상기 고전압 펌핑 노드와 저전압 발생단자사이의 전류 흐름을 차단하고, 상기 고전압 발생 동작시에 온되어 상기 고전압 펌핑 노드의 전압을 상기 고전압 발생단자로 전송함에 의해서 상기 고전압 발생단자의 전압을 승압하는 제4전송 게이트를 구비하는 것을 특징으로 하는 전압 발생회로.
  10. 고전압 발생 동작시에 고전압 제어신호에 응답하여 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑함에 의해서 상기 고전압 펌핑 노드의 전압을 승압하고, 상기 고전압 펌핑 노드의 전압을 고전압 발생단자로 전송하는 단계;
    프리차지 동작시에 상기 고전압 및 저전압 펌핑 노드들 각각을 프리차지하는 단계; 및
    저전압 발생 동작시에 저전압 제어신호에 응답하여 상기 펌핑용 캐패시터를 펌핑함에 의해서 상기 저전압 펌핑 노드의 전압을 감압하고, 상기 저전압 펌핑 노드의 전압을 저전압 발생단자로 전송하는 단계를 구비하고,
    상기 단계들을 반복적으로 수행하는 것을 특징으로 하는 전압 발생방법.
  11. 제10항에 있어서, 상기 고전압 발생단계는
    상기 고전압 발생 동작시에 상기 고전압 제어신호에 응답하여 상기 저전압 펌핑 노드를 승압하고 승압된 레벨을 유지하는 것을 특징으로 하는 전압 발생방법.
  12. 제10항에 있어서, 상기 프리차지 단계는
    상기 프리차지 동작시에 상기 고전압 펌핑 노드와 상기 고전압 발생단자 및 상기 저전압 펌핑 노드와 상기 저전압 발생단자사이에 전류가 흐르지 않는 것을 특징으로 하는 전압 발생방법.
  13. 제10항에 있어서, 상기 저전압 발생단계는
    상기 저전압 발생 동작시에 상기 저전압 제어신호에 응답하여 상기 고전압 펌핑 노드를 감압하고 감압된 레벨을 유지하는 것을 특징으로 하는 전압 발생방법.
  14. 고전압 발생 동작시에 고전압 제어신호에 응답하여 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑함에 의해서 상기 고전압 펌핑 노드의 전압을 승압하고, 상기 고전압 펌핑 노드의 전압을 고전압 발생단자로 전송하는 단계; 및
    프리차지 동작시에 상기 고전압 및 저전압 펌핑 노드들 각각을 프리차지하는 단계를 구비하고,
    상기 단계들을 반복적으로 수행하는 것을 특징으로 하는 전압 발생방법.
  15. 저전압 발생 동작시에 저전압 제어신호에 응답하여 고전압 펌핑 노드와 저전압 펌핑 노드사이에 연결된 펌핑용 캐패시터를 펌핑함에 의해서 상기 저전압 펌핑노드의 전압을 감압하고, 상기 저전압 펌핑 노드의 전압을 저전압 발생단자로 전송하는 단계; 및
    프리차지 동작시에 상기 고전압 및 저전압 펌핑 노드들 각각을 프리차지하는 단계를 구비하고,
    상기 단계들을 반복적으로 수행하는 것을 특징으로 하는 전압 발생방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7609570B2 (en) * 2007-01-22 2009-10-27 United Memories, Inc. Switched capacitor charge sharing technique for integrated circuit devices enabling signal generation of disparate selected signal values
JP5583890B2 (ja) 2008-02-29 2014-09-03 ピーエスフォー ルクスコ エスエイアールエル 昇圧回路および半導体装置
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US8754610B2 (en) 2009-05-22 2014-06-17 Qualcomm Incorporated System and method for supplying power to a load
KR101306865B1 (ko) * 2012-02-09 2013-09-10 (주)태진기술 고전압 집적회로
US8897073B2 (en) * 2012-09-14 2014-11-25 Freescale Semiconductor, Inc. NVM with charge pump and method therefor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677645A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Vccp pump for low voltage operation
KR0172337B1 (ko) 1995-11-13 1999-03-30 김광호 반도체 메모리장치의 내부승압전원 발생회로
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101218292B1 (ko) * 2011-01-12 2013-01-03 충북대학교 산학협력단 직류-직류 변환회로

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