JP4138388B2 - 電圧発生回路及びその電圧発生方法 - Google Patents
電圧発生回路及びその電圧発生方法 Download PDFInfo
- Publication number
- JP4138388B2 JP4138388B2 JP2002214455A JP2002214455A JP4138388B2 JP 4138388 B2 JP4138388 B2 JP 4138388B2 JP 2002214455 A JP2002214455 A JP 2002214455A JP 2002214455 A JP2002214455 A JP 2002214455A JP 4138388 B2 JP4138388 B2 JP 4138388B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- high voltage
- control signal
- low voltage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Dc-Dc Converters (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は電圧発生回路に係り、特に、半導体メモリ装置内部の高電圧と低電圧とを発生するための電圧発生回路に関する。
【０００２】
【従来の技術】
集積回路素子は、民生用あるいは商業用アプリケーションで広範囲に利用されている。メモリ素子のような集積回路素子の多くは、集積回路内で高電圧と低電圧とを利用しており、そのような高電圧と低電圧は、前記集積回路に印加される一つまたはそれ以上の電源供給電圧(ｐｏｗｅｒ ｓｕｐｐｌｙ ｖｏｌｔａｇｅ)を利用して前記集積回路内で発生する。したがって、多くの集積回路素子は、高電圧を発生させる高電圧発生回路及び低電圧を発生させる低電圧回路を備えている。
そのような電圧発生回路は、例えば、本出願の出願人により出願された米国特許番号６、０５２、０２２及び５、７９６、２９３等に開示されている。すなわち、前記特許が開示するところによると、第１ポンピングキャパシタが高電圧をポンピングするために利用され、第２ポンピングキャパシタが低電圧をポンピングするために利用されている。
【０００３】
図１は、従来の半導体メモリ装置の電圧発生回路のブロック図である。
図１を参照すると、電圧発生回路は、高電圧制御信号発生回路１０、高電圧発生回路１２、低電圧制御信号発生回路２０、及び低電圧発生回路２２で構成されている。
【０００４】
次に、図１に示したブロック各々の機能について説明する。
高電圧制御信号発生回路１０は、高電圧イネーブル信号ＶＰＥＮに応答して高電圧制御信号ＶＰＰＥＮを発生する。高電圧発生回路１２は、高電圧制御信号ＶＰＰＥＮに応答して高電圧ＶＰＰを発生する。
低電圧制御信号発生回路２０は、低電圧イネーブル信号ＶＢＥＮに応答して低電圧制御信号ＶＢＢＥＮを発生する。低電圧発生回路２２は、低電圧制御信号ＶＢＢＥＮに応答して低電圧ＶＢＢを発生する。
図１に示したように従来の半導体メモリ装置の電圧発生回路は、高電圧発生回路と低電圧発生回路とが別々に構成されていて、図示しなかったが、高電圧発生回路内と低電圧発生回路内とに別々のポンピング用キャパシタを備えて構成されていた。
【０００５】
【発明が解決しようとする課題】
ところで、これら高電圧及び低電圧をポンピングするためのポンピング用キャパシタの大きさが大きいためにレイアウト面積を多く占めるようになるという問題点があった。
本発明の目的は、高電圧をポンピングするためのポンピング用キャパシタと低電圧をポンピングするためのポンピング用キャパシタとを共有するように構成することによって、集積化時にレイアウト面積を減らすことができる電圧発生回路を提供することである。
本発明の他の目的は、前記目的を達成するための電圧発生回路の電圧発生方法を提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明の電圧発生回路の一形態は、高電圧イネーブル信号と低電圧イネーブル信号とがすべてイネーブルされるとインタリーブにトグリングする高電圧制御信号及び低電圧制御信号を発生して、前記高電圧イネーブル信号がイネーブルされるとトグリングする前記高電圧制御信号を発生して、前記低電圧イネーブル信号がイネーブルされるとトグリングする前記低電圧制御信号を発生する制御信号発生手段と、前記高電圧制御信号及び低電圧制御信号に応答してプリチャージ作動時に高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージして、低電圧発生作動時に前記低電圧制御信号に応答して前記高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングして低電圧を発生して、高電圧発生作動時に前記高電圧制御信号に応答して前記ポンピング用キャパシタをポンピングして高電圧を発生する電圧発生手段と、を備えることを特徴とする。
【０００７】
前記目的を達成するための本発明の電圧発生回路の他の形態は、高電圧イネーブル信号と低電圧イネーブル信号とがすべてイネーブルされるとインタリーブにトグリングする高電圧制御信号及び低電圧制御信号を発生して、前記高電圧イネーブル信号がイネーブルされるとトグリングする前記高電圧制御信号を発生して、前記低電圧イネーブル信号がイネーブルされるとトグリングする前記低電圧制御信号を発生する制御信号発生手段と、前記高電圧制御信号に応答して前記低電圧発生制御ノードに低電圧発生制御信号を発生し、前記高電圧制御信号及び低電圧制御信号を組合せるによって第１、２プリチャージノード各々に印加される第１、２プリチャージ制御信号を発生するための低電圧制御手段と、前記低電圧制御信号に応答して前記高電圧発生制御ノードに高電圧発生制御信号を発生し、前記高電圧制御信号及び低電圧制御信号を組合せるによって第３、４プリチャージノード各々に印加される第３、４プリチャージ制御信号を発生するための高電圧制御手段と、前記プリチャージ作動時に前記第１、２プリチャージ制御信号に応答して前記低電圧ポンピングノードをプリチャージして、前記低電圧発生作動時に前記低電圧制御信号に応答して前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送して、前記高電圧発生作動時に前記低電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記高電圧をポンピングする低電圧発生手段と、前記プリチャージ作動時に前記第３、４プリチャージ制御信号に応答して前記高電圧ポンピングノードをプリチャージして、前記高電圧発生作動時に前記高電圧制御信号に応答して前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送して、前記低電圧発生作動時に前記高電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記低電圧をポンピングする高電圧発生手段と、を備えることを特徴とする。
【０００８】
前記他の目的を達成するための本発明の電圧発生方法の一形態は、高電圧発生作動時に高電圧制御信号に応答して高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングすることによって前記高電圧ポンピングノードの電圧を昇圧して、前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送する段階と、プリチャージ作動時に前記高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージする段階と、低電圧発生作動時に低電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記低電圧ポンピングノードの電圧を減圧して、前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送する段階と、を備えて、前記段階を繰り返して遂行することを特徴とする。
【０００９】
前記他の目的を達成するための本発明の電圧発生方法の他の形態は、高電圧発生作動時に高電圧制御信号に応答して高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングすることによって前記高電圧ポンピングノードの電圧を昇圧して、前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送する段階と、プリチャージ作動時に前記高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージする段階と、を備えて、前記段階を繰り返して遂行することを特徴とする。
【００１０】
前記他の目的を達成するための本発明の電圧発生方法のまた他の形態は、低電圧発生作動時に低電圧制御信号に応答して高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングすることによって前記低電圧ポンピングノードの電圧を減圧して、前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送する段階と、プリチャージ作動時に前記高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージする段階と、を備えて、前記段階を繰り返して遂行することを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の電圧発生回路及びその電圧発生方法について説明する。
【００１２】
図２は、本発明の電圧発生回路のブロック図である。
図２を参照すると、電圧発生回路は、制御信号発生回路３０、及び電圧発生回路３２で構成されている。図２の実施例は、集積回路メモリ素子３８の環境で作動する。
図２に示したように、集積回路メモリ素子３８は、集積回路基板３６を含む。図２の電圧発生回路は、制御信号発生回路３０と電圧発生回路３２とを含んで構成され、制御信号発生回路３０と電圧発生回路３２とは前記集積回路基板３６に形成される。
制御信号発生回路３０は、低電圧イネーブル信号ＶＢＥＮと高電圧イネーブル信号ＶＰＥＮとを組合せるによって低電圧制御信号ＶＢＢＥＮと高電圧制御信号ＶＰＰＥＮとを発生する。電圧発生回路３２は、低電圧制御信号ＶＢＢＥＮに応答して低電圧ＶＢＢをポンピングし、高電圧制御信号ＶＰＰＥＮに応答して高電圧ＶＰＰをポンピングする。低電圧ＶＢＢと高電圧ＶＰＰとは集積回路基板３６内に形成されたメモリセルアレー３４及び／または他の能動回路を作動させるために用いられる。
【００１３】
図３は、図２に示した制御信号発生回路の実施例の回路図である。
図３を参照すると、制御信号発生回路３０は、パルス信号発生手段４０、高電圧制御信号発生手段４２、及び低電圧制御信号発生手段４４で構成されている。パルス信号発生手段４０は、ＮＯＲゲートＮＯＲ１、インバータＩ１、発振回路４６、及び二分周回路４８で構成されている。高電圧制御信号発生手段４２は、インバータＩ２〜Ｉ５、ＮＡＮＤゲートＮＡ１〜ＮＡ６で構成されている。低電圧制御信号発生手段４４は、インバータＩ６〜Ｉ９、ＮＡＮＤゲートＮＡ７〜ＮＡ１１で構成されている。
【００１４】
次に、図３に示した各構成について説明する。
ＮＯＲゲートＮＯＲ１とインバータＩ１とは、“ハイ”レベルの低電圧イネーブル信号ＶＢＥＮまたは“ハイ”レベルの高電圧イネーブル信号ＶＰＥＮが印加されると“ハイ”レベルの信号を発生する。発振回路４６は、“ハイ”レベルのインバータＩ１の出力信号に応答してパルス信号ＯＳＣ１を発生する。二分周回路４８は、発振回路４０の出力信号を２分周して２分周されたパルス信号ＯＳＣ２を発生する。
【００１５】
インバータＩ２は、低電圧イネーブル信号ＶＢＥＮを反転する。ＮＡＮＤゲートＮＡ１とインバータＩ３とは“ロー”レベルの低電圧イネーブル信号ＶＢＥＮと“ハイ”レベルの高電圧イネーブル信号ＶＰＥＮとを論理積して“ハイ”レベルの信号ａを発生する。
ＮＡＮＤゲートＮＡ２とインバータＩ４とは、“ハイ”レベルの低電圧イネーブル信号及び高電圧イネーブル信号ＶＢＥＮ、ＶＰＥＮを論理積して“ハイ”レベルの信号ｂを発生する。
ＮＡＮＤゲートＮＡ３とインバータＩ５とは“ハイ”レベルの信号ｂに応答して信号ＯＳＣ２を信号ｃで出力する。
ＮＡＮＤゲートＮＡ４は、信号a、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ５は、信号ｃ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ６は、ＮＡＮＤゲートＮＡ４、ＮＡ５の出力信号を非論理積して高電圧制御信号ＶＰＰＥＮを発生する。
【００１６】
インバータＩ６は、高電圧イネーブル信号ＶＰＥＮを反転する。ＮＡＮＤゲートＮＡ７とインバータＩ７とは、“ハイ”レベルのインバータＩ６の出力信号と低電圧イネーブル信号ＶＢＥＮとを論理積して信号ｄを発生する。
インバータＩ８は、信号ＯＳＣ２を反転する。ＮＡＮＤゲートＮＡ８とインバータＩ９とは、“ハイ”レベルの信号ｂに応答してインバータＩ８の出力信号を信号ｅで発生する。
ＮＡＮＤゲートＮＡ９は、信号ｄ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ１０は、信号ｅ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ１１は、ＮＡＮＤゲートＮＡ９、ＮＡ１０の出力信号を非論理積して低電圧制御信号ＶＢＢＥＮを発生する。
【００１７】
図４〜図６は、図３に示した回路の作動を説明するための作動タイミング図である。
図４は、高電圧及び低電圧イネーブル信号ＶＢＥＮ、ＶＰＥＮがすべて“ハイ”レベルの場合を、図５は、高電圧イネーブル信号ＶＰＥＮが“ハイ”レベルであって、低電圧イネーブル信号ＶＢＥＮが“ロー”レベルの場合を、図６は、高電圧イネーブル信号ＶＰＥＮが“ロー”レベルであって、低電圧イネーブル信号ＶＢＥＮが“ハイ”レベルの場合の作動を説明するための作動タイミング図である。
【００１８】
図４で、高電圧イネーブル信号及び低電圧イネーブル信号ＶＢＥＮ、ＶＰＥＮがすべて“ハイ”レベルになれば、発振回路４６及び二分周回路４８が作動してパルス信号ＯＳＣ１、ＯＳＣ２を発生して、ＮＡＮＤゲートＮＡ２とインバータＩ４とが“ハイ”レベルの信号ｂを発生する。このとき、信号ａ、ｄは“ロー”レベルになる。ＮＡＮＤゲートＮＡ３とインバータＩ５とはパルス信号ＯＳＣ２と同一な位相の信号ｃを発生して、ＮＡＮＤゲートＮＡ５は信号ｃ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ６はＮＡＮＤゲートＮＡ５の出力信号を反転する。結果的に、信号ｃ、ＯＳＣ１が“ハイ”レベルの場合にのみ“ハイ”レベルである高電圧制御信号ＶＰＰＥＮを発生する。
ＮＡＮＤゲートＮＡ８とインバータＩ９とはパルス信号ＯＳＣ２と反対位相の信号ｅを発生する。ＮＡＮＤゲートＮＡ１０は信号ｅ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ１１はＮＡＮＤゲートＮＡ１０の出力信号を反転する。結果的に、信号ｅ、ＯＳＣ１が“ハイ”レベルの場合にのみ“ハイ”レベルである低電圧制御信号ＶＢＢＥＮを発生する。
【００１９】
図５で、高電圧イネーブル信号ＶＰＥＮが“ハイ”レベル、低電圧イネーブル信号ＶＢＥＮが“ロー”レベルになれば、発振回路４６及び二分周回路４８が作動してパルス信号ＯＳＣ１、ＯＳＣ２を発生して、ＮＡＮＤゲートＮＡ１とインバータＩ１、Ｉ３とが“ハイ”レベルの信号ａを発生する。このとき、信号ｂ、ｃ、ｄ、ｅはすべて“ロー”レベルになる。ＮＡＮＤゲートＮＡ４は信号ａに応答してパルス信号ＯＳＣ１を反転する。ＮＡＮＤゲートＮＡ６はＮＡＮＤゲートＮＡ４の出力信号に応答してＮＡＮＤゲートＮＡ５の出力信号を反転して出力する。結果的に、信号ＯＳＣ１、ＯＳＣ２がすべて“ハイ”レベルの場合に“ハイ”レベルである高電圧制御信号ＶＰＰＥＮを発生する。このとき、低電圧制御信号ＶＢＢＥＮは“ロー”レベルになる。
【００２０】
図６で、高電圧イネーブル信号ＶＰＥＮが“ロー”レベル、低電圧イネーブル信号ＶＢＥＮが“ハイ”レベルになれば、発振回路４６及び二分周回路４８が作動してパルス信号ＯＳＣ１、ＯＳＣ２を発生して、ＮＡＮＤゲートＮＡ８とインバータＩ６、Ｉ７とが“ハイ”レベルの信号ｄを発生する。このとき、信号ａ、ｂ、ｃ、ｅはすべて“ロー”レベルになる。ＮＡＮＤゲートＮＡ９は信号ｄに応答して信号ＯＳＣ１を反転して出力する。ＮＡＮＤゲートＮＡ１１はＮＡＮＤゲートＮＡ１０の出力信号に応答してＮＡＮＤゲートＮＡ９の出力信号を反転して出力する。結果的に、信号ＯＳＣ１、ＯＳＣ２がすべて“ハイ”レベルの場合に“ハイ”レベルの低電圧制御信号ＶＢＢＥＮを発生する。このとき、高電圧制御信号ＶＢＢＥＮは“ロー”レベルになる。
【００２１】
図７は、図２に示した電圧発生回路の実施例の回路図である。
電圧発生回路３２は、インバータＩ１４〜Ｉ２２、ＰＭＯＳトランジスタＰ１〜Ｐ６、ＮＭＯＳキャパシタＣ１〜Ｃ３、及びＮＡＮＤゲートＮＡ１２で構成された低電圧制御信号発生回路５０と、インバータＩ２３〜Ｉ２８、ＰＭＯＳトランジスタＰ８、ＮＭＯＳトランジスタＮ２〜Ｎ６、ＮＭＯＳキャパシタＣ４〜Ｃ６、及びＮＡＮＤゲートＮＡ１３で構成された高電圧制御信号発生回路５２と、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ７とＮＭＯＳトランジスタＮ１で構成された低電圧ポンピング回路５４と、ＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ７とＰＭＯＳトランジスタＰ９とで構成された高電圧ポンピング回路５６と、ポンピング用ＮＭＯＳキャパシタＣ７と、で構成されている。
【００２２】
図７で、ポンピング用ＮＭＯＳキャパシタＣ７の大きさはＮＭＯＳキャパシタＣ１〜Ｃ６の大きさに比べて大きい。以下ポンピング用ＮＭＯＳキャパシタＣ７は、ポンピングキャパシタ、共有キャパシタまたは共有ポンピングキャパシタと呼称する。
【００２３】
次に、図５に示した回路の機能について説明する。
プリチャージ作動時に高電圧制御信号及び低電圧制御信号ＶＰＰＥＮ、ＶＢＢＥＮはすべて接地電圧ＶＳＳレベルになる。インバータＩ１４、Ｉ１５は接地電圧ＶＳＳレベルの高電圧制御信号ＶＰＰＥＮをバッファしてノードＡに接地電圧ＶＳＳレベルの信号を発生する。インバータＩ１６は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。したがって、ＰＭＯＳトランジスタＰ３はオフされる。
【００２４】
インバータＩ１７は接地電圧ＶＳＳレベルの信号ＶＢＢＥＮを反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＡＮＤゲートＮＡ１２とインバータＩ１８とは外部電源電圧ＶＥＸＴレベルの信号を発生する。したがって、ＰＭＯＳトランジスタＰ４はオフされる。
インバータＩ１９は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ５はノードIの接地電圧ＶＳＳレベルの信号に応答してオンされる。
【００２５】
インバータＩ２０、Ｉ２１は外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ２は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＨをポンピングする。ところで、ノードＨはＰＭＯＳトランジスタＰ５がオンされているので接地電圧ＶＳＳレベルを維持する。
ＮＭＯＳトランジスタＮ１はノードＤ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオンされる。ＰＭＯＳトランジスタＰ６はノードＤ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ２２はノードＤ′の電圧を反転して接地電圧ＶＳＳレベルの信号を発生する。
ＮＭＯＳキャパシタＣ３は接地電圧ＶＳＳレベルの信号に応答してノードＤを電圧−ＶＥＸＴレベルにポンピングする。ＰＭＯＳトランジスタＰ７はノードＤの信号に応答してオンされる。したがって、ノードＣは接地電圧ＶＳＳレベルを維持する。
【００２６】
インバータＩ２３は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮであるノードＢを反転して外部電源電圧ＶＥＸＴレベルを作る。
インバータＩ２４は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮを反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳトランジスタＮ４は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮに応答してオフされる。
インバータＩ２５は接地電圧ＶＳＳレベルの高電圧制御信号ＶＰＰＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＡＮＤゲートＮＡ１３はインバータＩ２４、Ｉ２５の出力信号を論理積して接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ８は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＪを外部電源電圧ＶＥＸＴレベルに作る。
【００２７】
インバータＩ２６は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ６は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＪを電圧２ＶＥＸＴレベルに作る。これにより、ＮＭＯＳトランジスタＮ５がオンされてノードＧに外部電源電圧ＶＥＸＴレベルの信号を伝送する。
インバータＩ２７はインバータＩ２５の出力信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ５は接地電圧ＶＳＳレベルの信号に応答してノードＧの外部電源電圧ＶＥＸＴレベルを低めるがＮＭＯＳトランジスタＮ５がオンされているのでノードＧは外部電源電圧ＶＥＸＴレベルを維持する。
ＰＭＯＳトランジスタＰ９はノードＦ′の接地電圧ＶＳＳレベルに応答してオンされる。ＮＭＯＳトランジスタＮ５はノードＦ′の接地電圧ＶＳＳレベルに応答してオフされる。
【００２８】
インバータＩ２８は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ４は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＦを電圧２ＶＥＸＴレベルにポンピングする。これにより、ＮＭＯＳトランジスタＮ７がオンされて、ノードＥは外部電源電圧ＶＥＸＴレベルにプリチャージされる。
すなわち、プリチャージ作動時にノードＡ、Ｃ、Ｆ′、Ｈは接地電圧ＶＳＳレベルになって、ノードＢ、Ｄ′、Ｅ、Ｇは外部電源電圧ＶＥＸＴレベルになって、ノードＤの電圧は電圧−ＶＥＸＴレベルになって、ノードＦの電圧は電圧２ＶＥＸＴレベルになる。
【００２９】
高電圧制御信号ＶＰＰＥＮが外部電源電圧ＶＥＸＴレベルに、低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルに遷移すると、インバータＩ１４、Ｉ１５はノードＡを外部電源電圧ＶＥＸＴレベルに作る。ノードＡの電圧はＰＭＯＳトランジスタＰ１を通してノードＣに伝送される。インバータＩ１６は高電圧制御信号ＶＰＰＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ３は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＨを外部電源電圧ＶＥＸＴレベルに作る。
【００３０】
インバータＩ１７は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＡＮＤゲートＮＡ１２とインバータＩ１８とは接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ４は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＩを接地電圧ＶＳＳレベルに作る。
インバータＩ１９は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ１は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＩを外部電源電圧ＶＥＸＴレベルに作る。ＰＭＯＳトランジスタＰ５はオフされる。
【００３１】
インバータＩ２０、Ｉ２１は外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ２は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＨをポンピングして外部電源電圧ＶＥＸＴレベルを作る。したがって、ＰＭＯＳトランジスタＰ２はオフされる。
ＮＭＯＳトランジスタＮ１はノードＤ′の接地電圧ＶＳＳレベルの信号に応答してオフされて、ＰＭＯＳトランジスタＰ６は信号Ｄ′の接地電圧ＶＳＳレベルの信号に応答してオンされて信号Ｄを接地電圧ＶＳＳレベルに作る。
【００３２】
インバータＩ２２はノードＤ′の接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ３は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＤを外部電源電圧ＶＥＸＴレベルにポンピングするがＰＭＯＳトランジスタＰ６がオンされているのでノードＤは接地電圧ＶＳＳレベルで維持される。したがって、ノードＣはＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１がオフされているので外部電源電圧ＶＥＸＴレベルを維持する。
【００３３】
インバータＩ２３、Ｉ２４各々は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮであるノードＢに応答して外部電源電圧ＶＥＸＴを作る。インバータＩ２３から出力される外部電源電圧ＶＥＸＴレベルの信号がＮＭＯＳトランジスタＮ２を通してノードＥに伝送される。このとき、ノードＣの電圧が外部電源電圧レベルであるのでポンピング用キャパシタＣ７によってノードＥの電圧は電圧２ＶＥＸＴになる。ＮＭＯＳトランジスタＮ４は接地電圧ＶＳＳレベルの信号に応答してオフされる。
【００３４】
インバータＩ２５は外部電源電圧ＶＥＸＴレベルの高電圧制御信号ＶＰＰＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＡＮＤゲートＮＡ１３はインバータＩ２４、Ｉ２５の出力信号を非論理積して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＰＭＯＳトランジスタＰ８は外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ２６は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ６は接地電圧ＶＳＳレベルの信号に応答してノードＪをポンピングする。ＰＭＯＳトランジスタＰ９はノードＪの信号に応答してオンされてノードＧを外部電源電圧ＶＥＸＴレベルに作る。
【００３５】
インバータＩ２７は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ５は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＧを電圧２ＶＥＸＴにポンピングする。ＮＭＯＳトランジスタＮ３はオンされる。ＰＭＯＳトランジスタＰ９はノードＦ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオフされてＮＭＯＳトランジスタＮ６はノードＦ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオンされてノードＦを外部電源電圧ＶＥＸＴレベルに作る。
【００３６】
インバータＩ２８は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ４は接地電圧ＶＳＳレベルの信号に応答してノードＦを接地電圧ＶＳＳレベルに低める。ＮＭＯＳトランジスタＮ７はオフされる。
ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２がオフされてノードＣの電圧は外部電源電圧ＶＥＸＴレベルを維持する。そして、ＰＭＯＳトランジスタＰ９がオフされて、ＮＭＯＳトランジスタＮ３がオンされているのでノードＥと高電圧ＶＰＰ発生端子との間に初期に電荷共有が起きてノードＥのレベルが低くなっている途中で、以後高電圧ＶＰＰレベルに維持される。
すなわち、上述したようなプリチャージ作動と高電圧発生作動を繰り返して遂行することによって高電圧ＶＰＰを発生して、維持する。
【００３７】
プリチャージされた状態で、高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルに、低電圧制御信号ＶＢＢＥＮが外部電源電圧ＶＥＸＴレベルに遷移すると、インバータＩ１４、Ｉ１５はノードＡを接地電圧ＶＳＳレベルに作る。ノードＡの電圧はＰＭＯＳトランジスタＰ１を通してノードＣに伝送される。
インバータＩ１６は高電圧制御信号ＶＰＰＥＮを反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＰＭＯＳトランジスタＰ３は外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ１７は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＡＮＤゲートＮＡ１２とインバータＩ１８とは接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ４は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＩを接地電圧ＶＳＳレベルに作る。
【００３８】
インバータＩ１９は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ１は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＩのレベルを外部電源電圧ＶＥＸＴレベルに高める。ＰＭＯＳトランジスタＰ５はオフされる。
【００３９】
インバータＩ２０、Ｉ２１は接地電圧ＶＳＳレベルの信号を発生する。キャパシタＣ２はノードＨをポンピングして接地電圧ＶＳＳレベルから電圧−ＶＥＸＴレベルに低める。接地電圧ＶＳＳレベルのノードＤ′の信号に応答してＮＭＯＳトランジスタＮ１はオフされて、ＰＭＯＳトランジスタＰ６はオンされる。したがって、ノードＤは接地電圧ＶＳＳレベルになる。
インバータＩ２２は接地電圧ＶＳＳレベルのノードＤ′の信号を反転して外部電源電圧ＶＥＸＴ信号を発生する。ＮＭＯＳキャパシタＣ３は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＤを外部電源電圧ＶＥＸＴレベルにポンピングするがＰＭＯＳトランジスタＰ６がオンされているので接地電圧ＶＳＳレベルで維持される。
【００４０】
インバータＩ２３、Ｉ２４各々は外部電源電圧ＶＥＸＴレベルの低電圧制御信号ＶＢＢＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。すなわち、ノードＢは接地電圧ＶＳＳレベルになって、ノードＢの接地電圧ＶＳＳレベルの信号がＮＭＯＳトランジスタＮ２を通してノードＥに伝送される。このとき、ノードＥの電圧が接地電圧ＶＳＳレベルであるのでポンピング用キャパシタＣ７によってノードＣの電圧は電圧−ＶＥＸＴに低くなる。このとき、ＰＭＯＳトランジスタＰ２がオンされているのでノードＣと低電圧発生端子ＶＢＢとの間に電荷共有が発生するようになって、電荷共有が発生した後に低電圧ＶＢＢレベルを維持する。ＮＭＯＳトランジスタＮ４は外部電源電圧ＶＥＸＴレベルの信号に応答してオンされてノードＧを接地電圧ＶＳＳレベルに作る。
【００４１】
インバータＩ２５は接地電圧ＶＳＳレベルの高電圧制御信号ＶＰＰＥＮを反転して外部電源電圧ＶＥＸＴを発生する。ＮＡＮＤゲートＮＡ１３はインバータＩ２４、Ｉ２５の出力信号を非論理積して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＰＭＯＳトランジスタＰ８は外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ２６は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ６は接地電圧ＶＳＳレベルの信号に応答してノードＪのレベルを低める。したがって、ＮＭＯＳトランジスタＮ５がオフされる。
【００４２】
インバータＩ２７は接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ５は接地電圧ＶＳＳレベルの信号に応答してノードＧのレベルを低めるが、ＮＭＯＳトランジスタＮ４がオンされているのでノードＧのレベルは接地電圧ＶＳＳレベルを維持するようになって、ＮＭＯＳトランジスタＮ３がオフされる。ＰＭＯＳトランジスタＰ９はノードＦ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオフされて、ＮＭＯＳトランジスタＮ６はオンされてノードＦを外部電源電圧ＶＥＸＴレベルに作る。
【００４３】
インバータＩ２８は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ４は接地電圧ＶＳＳレベルの信号に応答してノードＦのレベルを低めるが、ＮＭＯＳトランジスタＮ６がオンされているのでノードＦは外部電源電圧ＶＥＸＴレベルを維持する。したがって、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ９とがオフされてノードＥは接地電圧ＶＳＳレベルを維持するようになって、ＮＭＯＳトランジスタＮ１がオフされてノードＣの電圧がＰＭＯＳトランジスタＰ２を通して低電圧発生端子に伝えられる。
すなわち、上述したような作動をプリチャージ作動と低電圧発生作動とを繰り返して遂行することによって低電圧ＶＢＢを発生して、維持する。
【００４４】
本発明の電圧発生回路は、高電圧及び低電圧発生回路を共有して一つのポンピング用キャパシタＣ７を利用して高電圧及び低電圧を発生しうるので半導体メモリ装置内部に適用時にレイアウト面積を減らすことができる。すなわち、高電圧ポンピング用キャパシタと低電圧ポンピング用キャパシタとを別々に備えないで、一つのポンピング用キャパシタを利用して高電圧及び低電圧を発生しうるので半導体メモリ装置内部に適用時にレイアウト面積が減る。
【００４５】
図８〜図１０は、図７に示した電圧発生回路の作動を説明するための作動タイミング図である。
図８は高電圧制御信号ＶＰＰＥＮと低電圧制御信号ＶＢＢＥＮとがインタリーブにトグリングする場合の作動タイミング図を、図９は高電圧制御信号ＶＰＰＥＮがトグリングして低電圧制御信号ＶＢＢＥＮが発生しない場合の作動タイミング図を、図１０は低電圧制御信号ＶＢＢＥＮがトグリングして高電圧制御信号ＶＰＰＥＮが発生しない場合の作動タイミング図を各々示すものである。
図８〜図１０で、Ａ〜Ｈ、Ｄ′、Ｆ′で示したものを図７に示した各ノードの信号を示すものである。
【００４６】
図８で、高電圧制御信号ＶＰＰＥＮが外部電源電圧ＶＥＸＴレベルであって、低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルである高電圧発生期間Ｔ１に、図７に示したノードＡ、Ｂ、Ｃは外部電源電圧ＶＥＸＴレベルになって、ノードＥは昇圧される。このとき、ノードＤ、Ｄ′は接地電圧ＶＳＳレベルになって、ノードＨの電圧は外部電源電圧ＶＥＸＴレベルになる。したがって、ＰＭＯＳトランジスタＰ２がオフされて、ＮＭＯＳトランジスタＮ１がオフされているのでノードＣは外部電源電圧ＶＥＸＴレベルを維持する。そして、ノードＦ、Ｆ′は外部電源電圧ＶＥＸＴレベルになって、ノードＧは電圧２ＶＥＸＴレベルになる。したがって、ＰＭＯＳトランジスタＰ１０がオフされて、ＮＭＯＳトランジスタＮ３がオンされているので、ノードＦの昇圧された電圧２ＶＥＸＴが高電圧ＶＰＰ発生端子に伝送されて電荷共有が発生した後に高電圧ＶＰＰを維持する。
【００４７】
以後、高電圧制御信号ＶＢＢＥＮ及び低電圧制御信号ＶＰＰＥＮがすべて接地電圧ＶＳＳレベルであるプリチャージ期間Ｔ２に、図７に示したノードＡ、Ｃ、Ｆ′、Ｈは接地電圧ＶＳＳレベルになって、ノードＢ、Ｄ′、Ｅ、Ｇは外部電源電圧ＶＥＸＴレベルになって、ノードＤの電圧は電圧−ＶＥＸＴレベルになって、ノードＦの電圧は電圧２ＶＥＸＴレベルになる。これにより、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ７がオンされてノードＣの電圧は接地電圧ＶＳＳレベルで維持される。また、ＮＭＯＳトランジスタＮ６とＰＭＯＳトランジスタＮ１０がオンされてノードＥの電圧は外部電源電圧ＶＥＸＴレベルで維持される。このとき、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ３はオフされるのでノードＣ、Ｅと低電圧ＶＢＢ及び高電圧ＶＰＰ発生端子間に電流が流れない。すなわち、電圧発生回路のノードがプリチャージされた状態を維持する。
【００４８】
以後、高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルであって、低電圧制御信号ＶＢＢＥＮが外部電源電圧ＶＥＸＴレベルである低電圧発生期間Ｔ３に、図７に示したノードＡ、Ｂ、Ｃ、Ｄ、Ｄ′、Ｅ、Ｇは接地電圧ＶＳＳレベルになって、ノードＦ、Ｆ′は外部電源電圧ＶＥＸＴレベルになって、ノードＨは電圧−ＶＥＸＴレベルになる。これにより、ＮＭＯＳトランジスタＮ１、Ｎ３とＰＭＯＳトランジスタＰ１０がオフされて、ＰＭＯＳトランジスタＰ２がオンされて、ノードＥの電圧が接地電圧ＶＳＳレベルに低くなることによってノードＣの電圧が電圧−２ＶＥＸＴに低くなる。このとき、ＰＭＯＳトランジスタＰ２がオンされているのでノードＣの減圧された電圧が低電圧ＶＢＢ発生端子に伝送されて電荷共有が発生した後に低電圧ＶＢＢを発生する。
【００４９】
高電圧制御信号ＶＰＰＥＮと低電圧制御信号ＶＢＢＥＮとがインタリーブにトグリングすることによって高電圧発生作動、プリチャージ作動、及び低電圧発生作動を繰り返して遂行して高電圧ＶＰＰ及び低電圧ＶＢＢをインタリーブにポンピングする。
【００５０】
図９で、高電圧制御信号ＶＰＰＥＮが外部電源電圧ＶＥＸＴレベルであって、低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルである高電圧発生期間Ｔ４には図８に示した高電圧発生期間Ｔ１と同一な作動を遂行する。
高電圧制御信号ＶＰＰＥＮ及び低電圧制御信号ＶＢＢＥＮがすべて接地電圧ＶＳＳレベルであるプリチャージ期間Ｔ５には図８に示したプリチャージ期間Ｔ２と同一な作動を遂行する。
すなわち、高電圧制御信号ＶＰＰＥＮがトグリングして低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルを維持することによって高電圧発生作動、プリチャージ作動を繰り返して遂行して高電圧ＶＰＰを発生して、維持するようになる。
【００５１】
図１０で、高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルであって、低電圧制御信号ＶＢＢＥＮがトグリングすることによって低電圧発生期間Ｔ６には図８に示した低電圧発生期間Ｔ３と同一な作動を遂行する。
高電圧制御信号ＶＰＰＥＮ及び低電圧制御信号ＶＢＢＥＮがすべて接地電圧ＶＳＳレベルであるプリチャージ期間Ｔ７には図８に示したプリチャージ期間Ｔ２と同一な作動を遂行する。
すなわち、低電圧制御信号ＶＢＢＥＮがトグリングして高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルを維持することによって低電圧発生作動とプリチャージ作動とを繰り返して遂行して低電圧ＶＢＢを発生して、維持するようになる。
【００５２】
以上、本発明の望ましい実施例を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。
【００５３】
【発明の効果】
本発明の電圧発生回路及び方法は、一つのポンピング用キャパシタを用いて高電圧及び低電圧を発生しうる。
したがって、本発明の電圧発生回路及び方法を半導体メモリ装置に適用することによって装置のレイアウト面積を減らすことができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の電圧発生回路のブロック図。
【図２】本発明の電圧発生回路のブロック図。
【図３】図２の電圧発生回路内の制御信号発生回路の実施例の回路図。
【図４】図３に示した回路の作動を説明するための作動タイミング図。
【図５】図３に示した回路の作動を説明するための作動タイミング図。
【図６】図３に示した回路の作動を説明するための作動タイミング図。
【図７】図２に示した電圧発生回路の実施例の回路図。
【図８】図５に示した電圧発生回路の作動を説明するための作動タイミング図。
【図９】図５に示した電圧発生回路の作動を説明するための作動タイミング図。
【図１０】図５に示した電圧発生回路の作動を説明するための作動タイミング図。
【符号の説明】
１０ 高電圧制御信号発生回路
１２ 高電圧発生回路
２０ 低電圧制御信号発生回路
２２ 低電圧発生回路
３０ 制御信号発生回路
３２電圧発生回路
３４メモリセルアレイ
３６集積回路基板
３８集積回路メモリ素子
４０パルス信号発生手段
４２高電圧制御信号発生手段
４４低電圧制御信号発生手段
【発明の属する技術分野】
本発明は電圧発生回路に係り、特に、半導体メモリ装置内部の高電圧と低電圧とを発生するための電圧発生回路に関する。
【０００２】
【従来の技術】
集積回路素子は、民生用あるいは商業用アプリケーションで広範囲に利用されている。メモリ素子のような集積回路素子の多くは、集積回路内で高電圧と低電圧とを利用しており、そのような高電圧と低電圧は、前記集積回路に印加される一つまたはそれ以上の電源供給電圧(ｐｏｗｅｒ ｓｕｐｐｌｙ ｖｏｌｔａｇｅ)を利用して前記集積回路内で発生する。したがって、多くの集積回路素子は、高電圧を発生させる高電圧発生回路及び低電圧を発生させる低電圧回路を備えている。
そのような電圧発生回路は、例えば、本出願の出願人により出願された米国特許番号６、０５２、０２２及び５、７９６、２９３等に開示されている。すなわち、前記特許が開示するところによると、第１ポンピングキャパシタが高電圧をポンピングするために利用され、第２ポンピングキャパシタが低電圧をポンピングするために利用されている。
【０００３】
図１は、従来の半導体メモリ装置の電圧発生回路のブロック図である。
図１を参照すると、電圧発生回路は、高電圧制御信号発生回路１０、高電圧発生回路１２、低電圧制御信号発生回路２０、及び低電圧発生回路２２で構成されている。
【０００４】
次に、図１に示したブロック各々の機能について説明する。
高電圧制御信号発生回路１０は、高電圧イネーブル信号ＶＰＥＮに応答して高電圧制御信号ＶＰＰＥＮを発生する。高電圧発生回路１２は、高電圧制御信号ＶＰＰＥＮに応答して高電圧ＶＰＰを発生する。
低電圧制御信号発生回路２０は、低電圧イネーブル信号ＶＢＥＮに応答して低電圧制御信号ＶＢＢＥＮを発生する。低電圧発生回路２２は、低電圧制御信号ＶＢＢＥＮに応答して低電圧ＶＢＢを発生する。
図１に示したように従来の半導体メモリ装置の電圧発生回路は、高電圧発生回路と低電圧発生回路とが別々に構成されていて、図示しなかったが、高電圧発生回路内と低電圧発生回路内とに別々のポンピング用キャパシタを備えて構成されていた。
【０００５】
【発明が解決しようとする課題】
ところで、これら高電圧及び低電圧をポンピングするためのポンピング用キャパシタの大きさが大きいためにレイアウト面積を多く占めるようになるという問題点があった。
本発明の目的は、高電圧をポンピングするためのポンピング用キャパシタと低電圧をポンピングするためのポンピング用キャパシタとを共有するように構成することによって、集積化時にレイアウト面積を減らすことができる電圧発生回路を提供することである。
本発明の他の目的は、前記目的を達成するための電圧発生回路の電圧発生方法を提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するための本発明の電圧発生回路の一形態は、高電圧イネーブル信号と低電圧イネーブル信号とがすべてイネーブルされるとインタリーブにトグリングする高電圧制御信号及び低電圧制御信号を発生して、前記高電圧イネーブル信号がイネーブルされるとトグリングする前記高電圧制御信号を発生して、前記低電圧イネーブル信号がイネーブルされるとトグリングする前記低電圧制御信号を発生する制御信号発生手段と、前記高電圧制御信号及び低電圧制御信号に応答してプリチャージ作動時に高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージして、低電圧発生作動時に前記低電圧制御信号に応答して前記高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングして低電圧を発生して、高電圧発生作動時に前記高電圧制御信号に応答して前記ポンピング用キャパシタをポンピングして高電圧を発生する電圧発生手段と、を備えることを特徴とする。
【０００７】
前記目的を達成するための本発明の電圧発生回路の他の形態は、高電圧イネーブル信号と低電圧イネーブル信号とがすべてイネーブルされるとインタリーブにトグリングする高電圧制御信号及び低電圧制御信号を発生して、前記高電圧イネーブル信号がイネーブルされるとトグリングする前記高電圧制御信号を発生して、前記低電圧イネーブル信号がイネーブルされるとトグリングする前記低電圧制御信号を発生する制御信号発生手段と、前記高電圧制御信号に応答して前記低電圧発生制御ノードに低電圧発生制御信号を発生し、前記高電圧制御信号及び低電圧制御信号を組合せるによって第１、２プリチャージノード各々に印加される第１、２プリチャージ制御信号を発生するための低電圧制御手段と、前記低電圧制御信号に応答して前記高電圧発生制御ノードに高電圧発生制御信号を発生し、前記高電圧制御信号及び低電圧制御信号を組合せるによって第３、４プリチャージノード各々に印加される第３、４プリチャージ制御信号を発生するための高電圧制御手段と、前記プリチャージ作動時に前記第１、２プリチャージ制御信号に応答して前記低電圧ポンピングノードをプリチャージして、前記低電圧発生作動時に前記低電圧制御信号に応答して前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送して、前記高電圧発生作動時に前記低電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記高電圧をポンピングする低電圧発生手段と、前記プリチャージ作動時に前記第３、４プリチャージ制御信号に応答して前記高電圧ポンピングノードをプリチャージして、前記高電圧発生作動時に前記高電圧制御信号に応答して前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送して、前記低電圧発生作動時に前記高電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記低電圧をポンピングする高電圧発生手段と、を備えることを特徴とする。
【０００８】
前記他の目的を達成するための本発明の電圧発生方法の一形態は、高電圧発生作動時に高電圧制御信号に応答して高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングすることによって前記高電圧ポンピングノードの電圧を昇圧して、前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送する段階と、プリチャージ作動時に前記高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージする段階と、低電圧発生作動時に低電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記低電圧ポンピングノードの電圧を減圧して、前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送する段階と、を備えて、前記段階を繰り返して遂行することを特徴とする。
【０００９】
前記他の目的を達成するための本発明の電圧発生方法の他の形態は、高電圧発生作動時に高電圧制御信号に応答して高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングすることによって前記高電圧ポンピングノードの電圧を昇圧して、前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送する段階と、プリチャージ作動時に前記高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージする段階と、を備えて、前記段階を繰り返して遂行することを特徴とする。
【００１０】
前記他の目的を達成するための本発明の電圧発生方法のまた他の形態は、低電圧発生作動時に低電圧制御信号に応答して高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングすることによって前記低電圧ポンピングノードの電圧を減圧して、前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送する段階と、プリチャージ作動時に前記高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージする段階と、を備えて、前記段階を繰り返して遂行することを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面を参照して、本発明の電圧発生回路及びその電圧発生方法について説明する。
【００１２】
図２は、本発明の電圧発生回路のブロック図である。
図２を参照すると、電圧発生回路は、制御信号発生回路３０、及び電圧発生回路３２で構成されている。図２の実施例は、集積回路メモリ素子３８の環境で作動する。
図２に示したように、集積回路メモリ素子３８は、集積回路基板３６を含む。図２の電圧発生回路は、制御信号発生回路３０と電圧発生回路３２とを含んで構成され、制御信号発生回路３０と電圧発生回路３２とは前記集積回路基板３６に形成される。
制御信号発生回路３０は、低電圧イネーブル信号ＶＢＥＮと高電圧イネーブル信号ＶＰＥＮとを組合せるによって低電圧制御信号ＶＢＢＥＮと高電圧制御信号ＶＰＰＥＮとを発生する。電圧発生回路３２は、低電圧制御信号ＶＢＢＥＮに応答して低電圧ＶＢＢをポンピングし、高電圧制御信号ＶＰＰＥＮに応答して高電圧ＶＰＰをポンピングする。低電圧ＶＢＢと高電圧ＶＰＰとは集積回路基板３６内に形成されたメモリセルアレー３４及び／または他の能動回路を作動させるために用いられる。
【００１３】
図３は、図２に示した制御信号発生回路の実施例の回路図である。
図３を参照すると、制御信号発生回路３０は、パルス信号発生手段４０、高電圧制御信号発生手段４２、及び低電圧制御信号発生手段４４で構成されている。パルス信号発生手段４０は、ＮＯＲゲートＮＯＲ１、インバータＩ１、発振回路４６、及び二分周回路４８で構成されている。高電圧制御信号発生手段４２は、インバータＩ２〜Ｉ５、ＮＡＮＤゲートＮＡ１〜ＮＡ６で構成されている。低電圧制御信号発生手段４４は、インバータＩ６〜Ｉ９、ＮＡＮＤゲートＮＡ７〜ＮＡ１１で構成されている。
【００１４】
次に、図３に示した各構成について説明する。
ＮＯＲゲートＮＯＲ１とインバータＩ１とは、“ハイ”レベルの低電圧イネーブル信号ＶＢＥＮまたは“ハイ”レベルの高電圧イネーブル信号ＶＰＥＮが印加されると“ハイ”レベルの信号を発生する。発振回路４６は、“ハイ”レベルのインバータＩ１の出力信号に応答してパルス信号ＯＳＣ１を発生する。二分周回路４８は、発振回路４０の出力信号を２分周して２分周されたパルス信号ＯＳＣ２を発生する。
【００１５】
インバータＩ２は、低電圧イネーブル信号ＶＢＥＮを反転する。ＮＡＮＤゲートＮＡ１とインバータＩ３とは“ロー”レベルの低電圧イネーブル信号ＶＢＥＮと“ハイ”レベルの高電圧イネーブル信号ＶＰＥＮとを論理積して“ハイ”レベルの信号ａを発生する。
ＮＡＮＤゲートＮＡ２とインバータＩ４とは、“ハイ”レベルの低電圧イネーブル信号及び高電圧イネーブル信号ＶＢＥＮ、ＶＰＥＮを論理積して“ハイ”レベルの信号ｂを発生する。
ＮＡＮＤゲートＮＡ３とインバータＩ５とは“ハイ”レベルの信号ｂに応答して信号ＯＳＣ２を信号ｃで出力する。
ＮＡＮＤゲートＮＡ４は、信号a、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ５は、信号ｃ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ６は、ＮＡＮＤゲートＮＡ４、ＮＡ５の出力信号を非論理積して高電圧制御信号ＶＰＰＥＮを発生する。
【００１６】
インバータＩ６は、高電圧イネーブル信号ＶＰＥＮを反転する。ＮＡＮＤゲートＮＡ７とインバータＩ７とは、“ハイ”レベルのインバータＩ６の出力信号と低電圧イネーブル信号ＶＢＥＮとを論理積して信号ｄを発生する。
インバータＩ８は、信号ＯＳＣ２を反転する。ＮＡＮＤゲートＮＡ８とインバータＩ９とは、“ハイ”レベルの信号ｂに応答してインバータＩ８の出力信号を信号ｅで発生する。
ＮＡＮＤゲートＮＡ９は、信号ｄ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ１０は、信号ｅ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ１１は、ＮＡＮＤゲートＮＡ９、ＮＡ１０の出力信号を非論理積して低電圧制御信号ＶＢＢＥＮを発生する。
【００１７】
図４〜図６は、図３に示した回路の作動を説明するための作動タイミング図である。
図４は、高電圧及び低電圧イネーブル信号ＶＢＥＮ、ＶＰＥＮがすべて“ハイ”レベルの場合を、図５は、高電圧イネーブル信号ＶＰＥＮが“ハイ”レベルであって、低電圧イネーブル信号ＶＢＥＮが“ロー”レベルの場合を、図６は、高電圧イネーブル信号ＶＰＥＮが“ロー”レベルであって、低電圧イネーブル信号ＶＢＥＮが“ハイ”レベルの場合の作動を説明するための作動タイミング図である。
【００１８】
図４で、高電圧イネーブル信号及び低電圧イネーブル信号ＶＢＥＮ、ＶＰＥＮがすべて“ハイ”レベルになれば、発振回路４６及び二分周回路４８が作動してパルス信号ＯＳＣ１、ＯＳＣ２を発生して、ＮＡＮＤゲートＮＡ２とインバータＩ４とが“ハイ”レベルの信号ｂを発生する。このとき、信号ａ、ｄは“ロー”レベルになる。ＮＡＮＤゲートＮＡ３とインバータＩ５とはパルス信号ＯＳＣ２と同一な位相の信号ｃを発生して、ＮＡＮＤゲートＮＡ５は信号ｃ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ６はＮＡＮＤゲートＮＡ５の出力信号を反転する。結果的に、信号ｃ、ＯＳＣ１が“ハイ”レベルの場合にのみ“ハイ”レベルである高電圧制御信号ＶＰＰＥＮを発生する。
ＮＡＮＤゲートＮＡ８とインバータＩ９とはパルス信号ＯＳＣ２と反対位相の信号ｅを発生する。ＮＡＮＤゲートＮＡ１０は信号ｅ、ＯＳＣ１を非論理積する。ＮＡＮＤゲートＮＡ１１はＮＡＮＤゲートＮＡ１０の出力信号を反転する。結果的に、信号ｅ、ＯＳＣ１が“ハイ”レベルの場合にのみ“ハイ”レベルである低電圧制御信号ＶＢＢＥＮを発生する。
【００１９】
図５で、高電圧イネーブル信号ＶＰＥＮが“ハイ”レベル、低電圧イネーブル信号ＶＢＥＮが“ロー”レベルになれば、発振回路４６及び二分周回路４８が作動してパルス信号ＯＳＣ１、ＯＳＣ２を発生して、ＮＡＮＤゲートＮＡ１とインバータＩ１、Ｉ３とが“ハイ”レベルの信号ａを発生する。このとき、信号ｂ、ｃ、ｄ、ｅはすべて“ロー”レベルになる。ＮＡＮＤゲートＮＡ４は信号ａに応答してパルス信号ＯＳＣ１を反転する。ＮＡＮＤゲートＮＡ６はＮＡＮＤゲートＮＡ４の出力信号に応答してＮＡＮＤゲートＮＡ５の出力信号を反転して出力する。結果的に、信号ＯＳＣ１、ＯＳＣ２がすべて“ハイ”レベルの場合に“ハイ”レベルである高電圧制御信号ＶＰＰＥＮを発生する。このとき、低電圧制御信号ＶＢＢＥＮは“ロー”レベルになる。
【００２０】
図６で、高電圧イネーブル信号ＶＰＥＮが“ロー”レベル、低電圧イネーブル信号ＶＢＥＮが“ハイ”レベルになれば、発振回路４６及び二分周回路４８が作動してパルス信号ＯＳＣ１、ＯＳＣ２を発生して、ＮＡＮＤゲートＮＡ８とインバータＩ６、Ｉ７とが“ハイ”レベルの信号ｄを発生する。このとき、信号ａ、ｂ、ｃ、ｅはすべて“ロー”レベルになる。ＮＡＮＤゲートＮＡ９は信号ｄに応答して信号ＯＳＣ１を反転して出力する。ＮＡＮＤゲートＮＡ１１はＮＡＮＤゲートＮＡ１０の出力信号に応答してＮＡＮＤゲートＮＡ９の出力信号を反転して出力する。結果的に、信号ＯＳＣ１、ＯＳＣ２がすべて“ハイ”レベルの場合に“ハイ”レベルの低電圧制御信号ＶＢＢＥＮを発生する。このとき、高電圧制御信号ＶＢＢＥＮは“ロー”レベルになる。
【００２１】
図７は、図２に示した電圧発生回路の実施例の回路図である。
電圧発生回路３２は、インバータＩ１４〜Ｉ２２、ＰＭＯＳトランジスタＰ１〜Ｐ６、ＮＭＯＳキャパシタＣ１〜Ｃ３、及びＮＡＮＤゲートＮＡ１２で構成された低電圧制御信号発生回路５０と、インバータＩ２３〜Ｉ２８、ＰＭＯＳトランジスタＰ８、ＮＭＯＳトランジスタＮ２〜Ｎ６、ＮＭＯＳキャパシタＣ４〜Ｃ６、及びＮＡＮＤゲートＮＡ１３で構成された高電圧制御信号発生回路５２と、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ７とＮＭＯＳトランジスタＮ１で構成された低電圧ポンピング回路５４と、ＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ７とＰＭＯＳトランジスタＰ９とで構成された高電圧ポンピング回路５６と、ポンピング用ＮＭＯＳキャパシタＣ７と、で構成されている。
【００２２】
図７で、ポンピング用ＮＭＯＳキャパシタＣ７の大きさはＮＭＯＳキャパシタＣ１〜Ｃ６の大きさに比べて大きい。以下ポンピング用ＮＭＯＳキャパシタＣ７は、ポンピングキャパシタ、共有キャパシタまたは共有ポンピングキャパシタと呼称する。
【００２３】
次に、図５に示した回路の機能について説明する。
プリチャージ作動時に高電圧制御信号及び低電圧制御信号ＶＰＰＥＮ、ＶＢＢＥＮはすべて接地電圧ＶＳＳレベルになる。インバータＩ１４、Ｉ１５は接地電圧ＶＳＳレベルの高電圧制御信号ＶＰＰＥＮをバッファしてノードＡに接地電圧ＶＳＳレベルの信号を発生する。インバータＩ１６は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。したがって、ＰＭＯＳトランジスタＰ３はオフされる。
【００２４】
インバータＩ１７は接地電圧ＶＳＳレベルの信号ＶＢＢＥＮを反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＡＮＤゲートＮＡ１２とインバータＩ１８とは外部電源電圧ＶＥＸＴレベルの信号を発生する。したがって、ＰＭＯＳトランジスタＰ４はオフされる。
インバータＩ１９は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ５はノードIの接地電圧ＶＳＳレベルの信号に応答してオンされる。
【００２５】
インバータＩ２０、Ｉ２１は外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ２は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＨをポンピングする。ところで、ノードＨはＰＭＯＳトランジスタＰ５がオンされているので接地電圧ＶＳＳレベルを維持する。
ＮＭＯＳトランジスタＮ１はノードＤ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオンされる。ＰＭＯＳトランジスタＰ６はノードＤ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ２２はノードＤ′の電圧を反転して接地電圧ＶＳＳレベルの信号を発生する。
ＮＭＯＳキャパシタＣ３は接地電圧ＶＳＳレベルの信号に応答してノードＤを電圧−ＶＥＸＴレベルにポンピングする。ＰＭＯＳトランジスタＰ７はノードＤの信号に応答してオンされる。したがって、ノードＣは接地電圧ＶＳＳレベルを維持する。
【００２６】
インバータＩ２３は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮであるノードＢを反転して外部電源電圧ＶＥＸＴレベルを作る。
インバータＩ２４は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮを反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳトランジスタＮ４は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮに応答してオフされる。
インバータＩ２５は接地電圧ＶＳＳレベルの高電圧制御信号ＶＰＰＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＡＮＤゲートＮＡ１３はインバータＩ２４、Ｉ２５の出力信号を論理積して接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ８は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＪを外部電源電圧ＶＥＸＴレベルに作る。
【００２７】
インバータＩ２６は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ６は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＪを電圧２ＶＥＸＴレベルに作る。これにより、ＮＭＯＳトランジスタＮ５がオンされてノードＧに外部電源電圧ＶＥＸＴレベルの信号を伝送する。
インバータＩ２７はインバータＩ２５の出力信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ５は接地電圧ＶＳＳレベルの信号に応答してノードＧの外部電源電圧ＶＥＸＴレベルを低めるがＮＭＯＳトランジスタＮ５がオンされているのでノードＧは外部電源電圧ＶＥＸＴレベルを維持する。
ＰＭＯＳトランジスタＰ９はノードＦ′の接地電圧ＶＳＳレベルに応答してオンされる。ＮＭＯＳトランジスタＮ５はノードＦ′の接地電圧ＶＳＳレベルに応答してオフされる。
【００２８】
インバータＩ２８は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ４は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＦを電圧２ＶＥＸＴレベルにポンピングする。これにより、ＮＭＯＳトランジスタＮ７がオンされて、ノードＥは外部電源電圧ＶＥＸＴレベルにプリチャージされる。
すなわち、プリチャージ作動時にノードＡ、Ｃ、Ｆ′、Ｈは接地電圧ＶＳＳレベルになって、ノードＢ、Ｄ′、Ｅ、Ｇは外部電源電圧ＶＥＸＴレベルになって、ノードＤの電圧は電圧−ＶＥＸＴレベルになって、ノードＦの電圧は電圧２ＶＥＸＴレベルになる。
【００２９】
高電圧制御信号ＶＰＰＥＮが外部電源電圧ＶＥＸＴレベルに、低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルに遷移すると、インバータＩ１４、Ｉ１５はノードＡを外部電源電圧ＶＥＸＴレベルに作る。ノードＡの電圧はＰＭＯＳトランジスタＰ１を通してノードＣに伝送される。インバータＩ１６は高電圧制御信号ＶＰＰＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ３は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＨを外部電源電圧ＶＥＸＴレベルに作る。
【００３０】
インバータＩ１７は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＡＮＤゲートＮＡ１２とインバータＩ１８とは接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ４は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＩを接地電圧ＶＳＳレベルに作る。
インバータＩ１９は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ１は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＩを外部電源電圧ＶＥＸＴレベルに作る。ＰＭＯＳトランジスタＰ５はオフされる。
【００３１】
インバータＩ２０、Ｉ２１は外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ２は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＨをポンピングして外部電源電圧ＶＥＸＴレベルを作る。したがって、ＰＭＯＳトランジスタＰ２はオフされる。
ＮＭＯＳトランジスタＮ１はノードＤ′の接地電圧ＶＳＳレベルの信号に応答してオフされて、ＰＭＯＳトランジスタＰ６は信号Ｄ′の接地電圧ＶＳＳレベルの信号に応答してオンされて信号Ｄを接地電圧ＶＳＳレベルに作る。
【００３２】
インバータＩ２２はノードＤ′の接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ３は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＤを外部電源電圧ＶＥＸＴレベルにポンピングするがＰＭＯＳトランジスタＰ６がオンされているのでノードＤは接地電圧ＶＳＳレベルで維持される。したがって、ノードＣはＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１がオフされているので外部電源電圧ＶＥＸＴレベルを維持する。
【００３３】
インバータＩ２３、Ｉ２４各々は接地電圧ＶＳＳレベルの低電圧制御信号ＶＢＢＥＮであるノードＢに応答して外部電源電圧ＶＥＸＴを作る。インバータＩ２３から出力される外部電源電圧ＶＥＸＴレベルの信号がＮＭＯＳトランジスタＮ２を通してノードＥに伝送される。このとき、ノードＣの電圧が外部電源電圧レベルであるのでポンピング用キャパシタＣ７によってノードＥの電圧は電圧２ＶＥＸＴになる。ＮＭＯＳトランジスタＮ４は接地電圧ＶＳＳレベルの信号に応答してオフされる。
【００３４】
インバータＩ２５は外部電源電圧ＶＥＸＴレベルの高電圧制御信号ＶＰＰＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＡＮＤゲートＮＡ１３はインバータＩ２４、Ｉ２５の出力信号を非論理積して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＰＭＯＳトランジスタＰ８は外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ２６は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ６は接地電圧ＶＳＳレベルの信号に応答してノードＪをポンピングする。ＰＭＯＳトランジスタＰ９はノードＪの信号に応答してオンされてノードＧを外部電源電圧ＶＥＸＴレベルに作る。
【００３５】
インバータＩ２７は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＮＭＯＳキャパシタＣ５は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＧを電圧２ＶＥＸＴにポンピングする。ＮＭＯＳトランジスタＮ３はオンされる。ＰＭＯＳトランジスタＰ９はノードＦ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオフされてＮＭＯＳトランジスタＮ６はノードＦ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオンされてノードＦを外部電源電圧ＶＥＸＴレベルに作る。
【００３６】
インバータＩ２８は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ４は接地電圧ＶＳＳレベルの信号に応答してノードＦを接地電圧ＶＳＳレベルに低める。ＮＭＯＳトランジスタＮ７はオフされる。
ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２がオフされてノードＣの電圧は外部電源電圧ＶＥＸＴレベルを維持する。そして、ＰＭＯＳトランジスタＰ９がオフされて、ＮＭＯＳトランジスタＮ３がオンされているのでノードＥと高電圧ＶＰＰ発生端子との間に初期に電荷共有が起きてノードＥのレベルが低くなっている途中で、以後高電圧ＶＰＰレベルに維持される。
すなわち、上述したようなプリチャージ作動と高電圧発生作動を繰り返して遂行することによって高電圧ＶＰＰを発生して、維持する。
【００３７】
プリチャージされた状態で、高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルに、低電圧制御信号ＶＢＢＥＮが外部電源電圧ＶＥＸＴレベルに遷移すると、インバータＩ１４、Ｉ１５はノードＡを接地電圧ＶＳＳレベルに作る。ノードＡの電圧はＰＭＯＳトランジスタＰ１を通してノードＣに伝送される。
インバータＩ１６は高電圧制御信号ＶＰＰＥＮを反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＰＭＯＳトランジスタＰ３は外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ１７は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＡＮＤゲートＮＡ１２とインバータＩ１８とは接地電圧ＶＳＳレベルの信号を発生する。ＰＭＯＳトランジスタＰ４は接地電圧ＶＳＳレベルの信号に応答してオンされてノードＩを接地電圧ＶＳＳレベルに作る。
【００３８】
インバータＩ１９は接地電圧ＶＳＳレベルの信号を反転して外部電源電圧ＶＥＸＴレベルの信号を発生する。キャパシタＣ１は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＩのレベルを外部電源電圧ＶＥＸＴレベルに高める。ＰＭＯＳトランジスタＰ５はオフされる。
【００３９】
インバータＩ２０、Ｉ２１は接地電圧ＶＳＳレベルの信号を発生する。キャパシタＣ２はノードＨをポンピングして接地電圧ＶＳＳレベルから電圧−ＶＥＸＴレベルに低める。接地電圧ＶＳＳレベルのノードＤ′の信号に応答してＮＭＯＳトランジスタＮ１はオフされて、ＰＭＯＳトランジスタＰ６はオンされる。したがって、ノードＤは接地電圧ＶＳＳレベルになる。
インバータＩ２２は接地電圧ＶＳＳレベルのノードＤ′の信号を反転して外部電源電圧ＶＥＸＴ信号を発生する。ＮＭＯＳキャパシタＣ３は外部電源電圧ＶＥＸＴレベルの信号に応答してノードＤを外部電源電圧ＶＥＸＴレベルにポンピングするがＰＭＯＳトランジスタＰ６がオンされているので接地電圧ＶＳＳレベルで維持される。
【００４０】
インバータＩ２３、Ｉ２４各々は外部電源電圧ＶＥＸＴレベルの低電圧制御信号ＶＢＢＥＮを反転して接地電圧ＶＳＳレベルの信号を発生する。すなわち、ノードＢは接地電圧ＶＳＳレベルになって、ノードＢの接地電圧ＶＳＳレベルの信号がＮＭＯＳトランジスタＮ２を通してノードＥに伝送される。このとき、ノードＥの電圧が接地電圧ＶＳＳレベルであるのでポンピング用キャパシタＣ７によってノードＣの電圧は電圧−ＶＥＸＴに低くなる。このとき、ＰＭＯＳトランジスタＰ２がオンされているのでノードＣと低電圧発生端子ＶＢＢとの間に電荷共有が発生するようになって、電荷共有が発生した後に低電圧ＶＢＢレベルを維持する。ＮＭＯＳトランジスタＮ４は外部電源電圧ＶＥＸＴレベルの信号に応答してオンされてノードＧを接地電圧ＶＳＳレベルに作る。
【００４１】
インバータＩ２５は接地電圧ＶＳＳレベルの高電圧制御信号ＶＰＰＥＮを反転して外部電源電圧ＶＥＸＴを発生する。ＮＡＮＤゲートＮＡ１３はインバータＩ２４、Ｉ２５の出力信号を非論理積して外部電源電圧ＶＥＸＴレベルの信号を発生する。ＰＭＯＳトランジスタＰ８は外部電源電圧ＶＥＸＴレベルの信号に応答してオフされる。
インバータＩ２６は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ６は接地電圧ＶＳＳレベルの信号に応答してノードＪのレベルを低める。したがって、ＮＭＯＳトランジスタＮ５がオフされる。
【００４２】
インバータＩ２７は接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ５は接地電圧ＶＳＳレベルの信号に応答してノードＧのレベルを低めるが、ＮＭＯＳトランジスタＮ４がオンされているのでノードＧのレベルは接地電圧ＶＳＳレベルを維持するようになって、ＮＭＯＳトランジスタＮ３がオフされる。ＰＭＯＳトランジスタＰ９はノードＦ′の外部電源電圧ＶＥＸＴレベルの信号に応答してオフされて、ＮＭＯＳトランジスタＮ６はオンされてノードＦを外部電源電圧ＶＥＸＴレベルに作る。
【００４３】
インバータＩ２８は外部電源電圧ＶＥＸＴレベルの信号を反転して接地電圧ＶＳＳレベルの信号を発生する。ＮＭＯＳキャパシタＣ４は接地電圧ＶＳＳレベルの信号に応答してノードＦのレベルを低めるが、ＮＭＯＳトランジスタＮ６がオンされているのでノードＦは外部電源電圧ＶＥＸＴレベルを維持する。したがって、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ９とがオフされてノードＥは接地電圧ＶＳＳレベルを維持するようになって、ＮＭＯＳトランジスタＮ１がオフされてノードＣの電圧がＰＭＯＳトランジスタＰ２を通して低電圧発生端子に伝えられる。
すなわち、上述したような作動をプリチャージ作動と低電圧発生作動とを繰り返して遂行することによって低電圧ＶＢＢを発生して、維持する。
【００４４】
本発明の電圧発生回路は、高電圧及び低電圧発生回路を共有して一つのポンピング用キャパシタＣ７を利用して高電圧及び低電圧を発生しうるので半導体メモリ装置内部に適用時にレイアウト面積を減らすことができる。すなわち、高電圧ポンピング用キャパシタと低電圧ポンピング用キャパシタとを別々に備えないで、一つのポンピング用キャパシタを利用して高電圧及び低電圧を発生しうるので半導体メモリ装置内部に適用時にレイアウト面積が減る。
【００４５】
図８〜図１０は、図７に示した電圧発生回路の作動を説明するための作動タイミング図である。
図８は高電圧制御信号ＶＰＰＥＮと低電圧制御信号ＶＢＢＥＮとがインタリーブにトグリングする場合の作動タイミング図を、図９は高電圧制御信号ＶＰＰＥＮがトグリングして低電圧制御信号ＶＢＢＥＮが発生しない場合の作動タイミング図を、図１０は低電圧制御信号ＶＢＢＥＮがトグリングして高電圧制御信号ＶＰＰＥＮが発生しない場合の作動タイミング図を各々示すものである。
図８〜図１０で、Ａ〜Ｈ、Ｄ′、Ｆ′で示したものを図７に示した各ノードの信号を示すものである。
【００４６】
図８で、高電圧制御信号ＶＰＰＥＮが外部電源電圧ＶＥＸＴレベルであって、低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルである高電圧発生期間Ｔ１に、図７に示したノードＡ、Ｂ、Ｃは外部電源電圧ＶＥＸＴレベルになって、ノードＥは昇圧される。このとき、ノードＤ、Ｄ′は接地電圧ＶＳＳレベルになって、ノードＨの電圧は外部電源電圧ＶＥＸＴレベルになる。したがって、ＰＭＯＳトランジスタＰ２がオフされて、ＮＭＯＳトランジスタＮ１がオフされているのでノードＣは外部電源電圧ＶＥＸＴレベルを維持する。そして、ノードＦ、Ｆ′は外部電源電圧ＶＥＸＴレベルになって、ノードＧは電圧２ＶＥＸＴレベルになる。したがって、ＰＭＯＳトランジスタＰ１０がオフされて、ＮＭＯＳトランジスタＮ３がオンされているので、ノードＦの昇圧された電圧２ＶＥＸＴが高電圧ＶＰＰ発生端子に伝送されて電荷共有が発生した後に高電圧ＶＰＰを維持する。
【００４７】
以後、高電圧制御信号ＶＢＢＥＮ及び低電圧制御信号ＶＰＰＥＮがすべて接地電圧ＶＳＳレベルであるプリチャージ期間Ｔ２に、図７に示したノードＡ、Ｃ、Ｆ′、Ｈは接地電圧ＶＳＳレベルになって、ノードＢ、Ｄ′、Ｅ、Ｇは外部電源電圧ＶＥＸＴレベルになって、ノードＤの電圧は電圧−ＶＥＸＴレベルになって、ノードＦの電圧は電圧２ＶＥＸＴレベルになる。これにより、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ７がオンされてノードＣの電圧は接地電圧ＶＳＳレベルで維持される。また、ＮＭＯＳトランジスタＮ６とＰＭＯＳトランジスタＮ１０がオンされてノードＥの電圧は外部電源電圧ＶＥＸＴレベルで維持される。このとき、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ３はオフされるのでノードＣ、Ｅと低電圧ＶＢＢ及び高電圧ＶＰＰ発生端子間に電流が流れない。すなわち、電圧発生回路のノードがプリチャージされた状態を維持する。
【００４８】
以後、高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルであって、低電圧制御信号ＶＢＢＥＮが外部電源電圧ＶＥＸＴレベルである低電圧発生期間Ｔ３に、図７に示したノードＡ、Ｂ、Ｃ、Ｄ、Ｄ′、Ｅ、Ｇは接地電圧ＶＳＳレベルになって、ノードＦ、Ｆ′は外部電源電圧ＶＥＸＴレベルになって、ノードＨは電圧−ＶＥＸＴレベルになる。これにより、ＮＭＯＳトランジスタＮ１、Ｎ３とＰＭＯＳトランジスタＰ１０がオフされて、ＰＭＯＳトランジスタＰ２がオンされて、ノードＥの電圧が接地電圧ＶＳＳレベルに低くなることによってノードＣの電圧が電圧−２ＶＥＸＴに低くなる。このとき、ＰＭＯＳトランジスタＰ２がオンされているのでノードＣの減圧された電圧が低電圧ＶＢＢ発生端子に伝送されて電荷共有が発生した後に低電圧ＶＢＢを発生する。
【００４９】
高電圧制御信号ＶＰＰＥＮと低電圧制御信号ＶＢＢＥＮとがインタリーブにトグリングすることによって高電圧発生作動、プリチャージ作動、及び低電圧発生作動を繰り返して遂行して高電圧ＶＰＰ及び低電圧ＶＢＢをインタリーブにポンピングする。
【００５０】
図９で、高電圧制御信号ＶＰＰＥＮが外部電源電圧ＶＥＸＴレベルであって、低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルである高電圧発生期間Ｔ４には図８に示した高電圧発生期間Ｔ１と同一な作動を遂行する。
高電圧制御信号ＶＰＰＥＮ及び低電圧制御信号ＶＢＢＥＮがすべて接地電圧ＶＳＳレベルであるプリチャージ期間Ｔ５には図８に示したプリチャージ期間Ｔ２と同一な作動を遂行する。
すなわち、高電圧制御信号ＶＰＰＥＮがトグリングして低電圧制御信号ＶＢＢＥＮが接地電圧ＶＳＳレベルを維持することによって高電圧発生作動、プリチャージ作動を繰り返して遂行して高電圧ＶＰＰを発生して、維持するようになる。
【００５１】
図１０で、高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルであって、低電圧制御信号ＶＢＢＥＮがトグリングすることによって低電圧発生期間Ｔ６には図８に示した低電圧発生期間Ｔ３と同一な作動を遂行する。
高電圧制御信号ＶＰＰＥＮ及び低電圧制御信号ＶＢＢＥＮがすべて接地電圧ＶＳＳレベルであるプリチャージ期間Ｔ７には図８に示したプリチャージ期間Ｔ２と同一な作動を遂行する。
すなわち、低電圧制御信号ＶＢＢＥＮがトグリングして高電圧制御信号ＶＰＰＥＮが接地電圧ＶＳＳレベルを維持することによって低電圧発生作動とプリチャージ作動とを繰り返して遂行して低電圧ＶＢＢを発生して、維持するようになる。
【００５２】
以上、本発明の望ましい実施例を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができる。
【００５３】
【発明の効果】
本発明の電圧発生回路及び方法は、一つのポンピング用キャパシタを用いて高電圧及び低電圧を発生しうる。
したがって、本発明の電圧発生回路及び方法を半導体メモリ装置に適用することによって装置のレイアウト面積を減らすことができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の電圧発生回路のブロック図。
【図２】本発明の電圧発生回路のブロック図。
【図３】図２の電圧発生回路内の制御信号発生回路の実施例の回路図。
【図４】図３に示した回路の作動を説明するための作動タイミング図。
【図５】図３に示した回路の作動を説明するための作動タイミング図。
【図６】図３に示した回路の作動を説明するための作動タイミング図。
【図７】図２に示した電圧発生回路の実施例の回路図。
【図８】図５に示した電圧発生回路の作動を説明するための作動タイミング図。
【図９】図５に示した電圧発生回路の作動を説明するための作動タイミング図。
【図１０】図５に示した電圧発生回路の作動を説明するための作動タイミング図。
【符号の説明】
１０ 高電圧制御信号発生回路
１２ 高電圧発生回路
２０ 低電圧制御信号発生回路
２２ 低電圧発生回路
３０ 制御信号発生回路
３２電圧発生回路
３４メモリセルアレイ
３６集積回路基板
３８集積回路メモリ素子
４０パルス信号発生手段
４２高電圧制御信号発生手段
４４低電圧制御信号発生手段
Claims (13)
- 高電圧イネーブル信号と低電圧イネーブル信号とがすべてイネーブルされるとインタリーブにトグリングする高電圧制御信号及び低電圧制御信号を発生し、前記高電圧イネーブル信号がイネーブルされるとトグリングする前記高電圧制御信号を発生し、前記低電圧イネーブル信号がイネーブルされるとトグリングする前記低電圧制御信号を発生する制御信号発生手段と;
プリチャージ作動時に前記高電圧制御信号及び低電圧制御信号に応答して高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージし、低電圧発生作動時に前記低電圧制御信号に応答して前記高電圧ポンピングノードと低電圧ポンピングノード間に連結されたポンピング用キャパシタをポンピングして低電圧を発生し、高電圧発生作動時に前記高電圧制御信号に応答して前記ポンピング用キャパシタをポンピングして高電圧を発生する電圧発生手段と；
を備えることを特徴とする電圧発生回路。 - 前記制御信号発生手段は、
前記高電圧イネーブル信号及び低電圧イネーブル信号を論理和するための論理和手段と;
前記論理和手段の出力信号に応答して第１パルス信号を発生するための第１パルス信号発生手段と;
前記第１パルス信号を２分周して第２パルス信号を発生するための第２パルス信号発生手段と;
前記高電圧イネーブル信号及び低電圧イネーブル信号がすべてイネーブルされると前記第１パルス信号と前記第２パルス信号とを論理積することによって高電圧制御信号を発生し、前記高電圧イネーブル信号がイネーブルされ前記低電圧イネーブル信号がディスエーブルされると前記第１パルス信号を高電圧制御信号として発生する高電圧制御信号発生手段と;
前記高電圧イネーブル信号及び低電圧イネーブル信号がすべてイネーブルされると前記第１パルス信号と前記第２パルス信号を反転した信号とを論理積することによって低電圧制御信号を発生し、前記低電圧イネーブル信号がイネーブルされ前記高電圧イネーブル信号がディスエーブルされると前記第１パルス信号を前記低電圧制御信号として発生する低電圧制御信号発生手段と；
を備えることを特徴とする請求項１に記載の電圧発生回路。 - 前記電圧発生手段は、
前記高電圧制御信号に応答して低電圧発生制御ノードに前記低電圧ポンピングノードと低電圧発生端子との間の電流を遮断するための低電圧発生制御信号を発生し、前記高電圧制御信号及び前記低電圧制御信号を組み合わせることによって第１、第２プリチャージノード各々に印加される第１、第２プリチャージ制御信号を発生するための低電圧制御手段と；
前記低電圧制御信号に応答して高電圧発生制御ノードに前記高電圧ポンピングノードと高電圧発生端子との間の電流を遮断するための高電圧発生制御信号を発生し、前記高電圧制御信号及び前記低電圧制御信号を組み合わせることによって第３、第４プリチャージノード各々に印加される第３、第４プリチャージ制御信号を発生するための高電圧制御手段と；
前記プリチャージ作動時に前記第１、第２プリチャージ制御信号に応答して前記低電圧ポンピングノードをプリチャージし、前記低電圧発生作動時に前記低電圧制御信号に応答して前記低電圧ポンピングノードの電圧を前記低電圧発生端子に伝送し、前記高電圧発生作動時に前記低電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記高電圧をポンピングする低電圧発生手段と；
前記プリチャージ作動時に第３、第４プリチャージ制御信号に応答して前記高電圧ポンピングノードをプリチャージし、前記高電圧発生作動時に前記高電圧制御信号に応答して前記高電圧ポンピングノードの電圧を前記高電圧発生端子に伝送し、前記低電圧発生作動時に前記高電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記低電圧をポンピングする高電圧発生手段と；
を備えることを特徴とする請求項１に記載の電圧発生回路。 - 前記低電圧発生手段は、
前記プリチャージ作動時に前記第１、第２プリチャージ制御信号各々に応答してオンされて前記低電圧ポンピングノードに第１電源電圧を印加し、前記高電圧及び低電圧発生作動時にオフされて前記低電圧ポンピングノードと前記第１電源電圧との間の電流を遮断する第１プリチャージ手段と；
前記高電圧制御信号を前記低電圧ポンピングノードに伝送する第１伝送ゲートと；
前記プリチャージ作動時及び前記高電圧発生作動時に前記低電圧発生制御信号に応答してオフされて前記低電圧ポンピングノードと前記低電圧発生端子との間の電流を遮断し、前記低電圧発生作動時にオンされて前記低電圧ポンピングノードの電圧を前記低電圧発生端子に伝送することによって前記低電圧発生端子の電圧を減圧する第２伝送ゲートと；
を備えることを特徴とする請求項３に記載の電圧発生回路。 - 前記高電圧発生手段は、
前記プリチャージ作動時に前記第３、第４プリチャージ制御信号各々に応答してオンされて前記高電圧ポンピングノードに第２電源電圧を印加し、前記高電圧及び低電圧発生作動時にオフされて前記高電圧ポンピングノードと前記第２電源電圧との間の電流を遮断する第２プリチャージ手段と；
前記低電圧制御信号の反転された信号を前記高電圧ポンピングノードに伝送する第３伝送ゲートと；
前記プリチャージ作動時及び前記低電圧発生作動時に前記高電圧発生制御信号に応答してオフされて前記高電圧ポンピングノードと前記高電圧発生端子との間の電流を遮断し、前記高電圧発生作動時にオンされて前記高電圧ポンピングノードの電圧を前記高電圧発生端子に伝送することによって前記高電圧発生端子の電圧を昇圧する第４伝送ゲートと；
を備えることを特徴とする請求項３に記載の電圧発生回路。 - 高電圧イネーブル信号と低電圧イネーブル信号とがすべてイネーブルされるとインタリーブにトグリングする高電圧制御信号及び低電圧制御信号を発生し、前記高電圧イネーブル信号がイネーブルされるとトグリングする前記高電圧制御信号を発生し、前記低電圧イネーブル信号がイネーブルされるとトグリングする前記低電圧制御信号を発生する制御信号発生手段と;
前記高電圧制御信号に応答して低電圧発生制御信号を発生して前記低電圧発生制御信号を低電圧発生制御ノードに伝達し、前記高電圧制御信号及び低電圧制御信号を組合せることによって第１、第２プリチャージノード各々に印加される第１、第２プリチャージ制御信号を発生するための低電圧制御手段と;
前記低電圧制御信号に応答して高電圧発生制御信号を発生して前記高電圧発生制御信号を高電圧発生制御ノードに伝達し、前記高電圧制御信号及び低電圧制御信号を組合せることによって第３、第４プリチャージノード各々に印加される第３、第４プリチャージ制御信号を発生するための高電圧制御手段と;
プリチャージ作動時に前記第１、第２プリチャージ制御信号に応答して低電圧ポンピングノードをプリチャージし、低電圧発生作動時に前記低電圧制御信号に応答して前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送し、高電圧発生作動時に前記低電圧制御信号に応答して前記低電圧ポンピングノードと高電圧ポンピングノード間に連結されたポンピング用キャパシタをポンピングすることによって高電圧をポンピングする低電圧発生手段と;
前記プリチャージ作動時に前記第３、第４プリチャージ制御信号に応答して前記高電圧ポンピングノードをプリチャージし、前記高電圧発生作動時に前記高電圧制御信号に応答して前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送し、前記低電圧発生作動時に前記高電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって低電圧をポンピングする高電圧発生手段と；
を備えることを特徴とする電圧発生回路。 - 前記制御信号発生手段は、
前記高電圧イネーブル信号及び低電圧イネーブル信号を論理和するための論理和手段と;
前記論理和手段の出力信号に応答して第１パルス信号を発生するための第１パルス信号発生手段と;
前記第１パルス信号を２分周して第２パルス信号を発生するための第２パルス信号発生手段と;
前記高電圧イネーブル信号及び低電圧イネーブル信号がすべてイネーブルされると前記第１パルス信号と前記第２パルス信号とを論理積することによって高電圧制御信号を発生し、前記高電圧イネーブル信号がイネーブルされて前記低電圧イネーブル信号がディスエーブルされると前記第１パルス信号を高電圧制御信号として発生する高電圧制御信号発生手段と;
前記高電圧イネーブル信号及び低電圧イネーブル信号がすべてイネーブルされると前記第１パルス信号と前記第２パルス信号を反転した信号とを論理積することによって低電圧制御信号を発生し、前記低電圧イネーブル信号がイネーブルされて前記高電圧イネーブル信号がディスエーブルされると前記第１パルス信号を前記低電圧制御信号として発生する低電圧制御信号発生手段と；
を備えることを特徴とする請求項６に記載の電圧発生回路。 - 前記低電圧発生手段は、
前記プリチャージ作動時に前記第１、２プリチャージ制御信号各々に応答してオンされて前記低電圧ポンピングノードに第１電源電圧を印加して、前記高電圧及び低電圧発生作動時にオフされて前記低電圧ポンピングノードと前記第１電源電圧との間の電流を遮断する第１プリチャージ手段と;
前記高電圧制御信号を前記低電圧ポンピングノードに伝送する第１伝送ゲートと;
前記プリチャージ作動時及び前記高電圧発生作動時にオフされて前記低電圧ポンピングノードと低電圧発生端子との間の電流を遮断し、前記低電圧発生作動時にオンされて前記低電圧ポンピングノードの電圧を前記低電圧発生端子に伝送することによって前記低電圧発生端子の電圧を減圧する第２伝送ゲートと；
を備えることを特徴とする請求項６に記載の電圧発生回路。 - 前記高電圧発生手段は、
前記プリチャージ作動時に前記第３、第４プリチャージ制御信号各々に応答してオンされて前記高電圧ポンピングノードに第２電源電圧を印加し、前記高電圧及び低電圧発生作動時にオフされて前記高電圧ポンピングノードと前記第２電源電圧との間の電流を遮断する第２プリチャージ手段と;
前記低電圧制御信号の反転された信号を前記高電圧ポンピングノードに伝送する第３伝送ゲートと;
前記プリチャージ作動時及び前記低電圧発生作動時にオフされて前記高電圧ポンピングノードと低電圧発生端子との間の電流を遮断し、前記高電圧発生作動時にオンされて前記高電圧ポンピングノードの電圧を前記高電圧発生端子に伝送することによって前記高電圧発生端子の電圧を昇圧する第４伝送ゲートと；
を備えることを特徴とする請求項６に記載の電圧発生回路。 - 高電圧イネーブル信号と低電圧イネーブル信号とがすべてイネーブルされるとインタリーブにトグリングする高電圧制御信号及び低電圧制御信号を発生し、前記高電圧イネーブル信号がイネーブルされるとトグリングする前記高電圧制御信号を発生し、前記低電圧イネーブル信号がイネーブルされるとトグリングする前記低電圧制御信号を発生する制御信号発生方法を有し ;
高電圧発生作動時に前記高電圧制御信号に応答して高電圧ポンピングノードと低電圧ポンピングノードとの間に連結されたポンピング用キャパシタをポンピングすることによって前記高電圧ポンピングノードの電圧を昇圧して、前記高電圧ポンピングノードの電圧を高電圧発生端子に伝送する段階と;
プリチャージ作動時に前記高電圧ポンピングノード及び低電圧ポンピングノード各々をプリチャージする段階と;
低電圧発生作動時に前記低電圧制御信号に応答して前記ポンピング用キャパシタをポンピングすることによって前記低電圧ポンピングノードの電圧を減圧して、前記低電圧ポンピングノードの電圧を低電圧発生端子に伝送する段階と；
を備えて、
前記段階を繰り返して遂行することを特徴とする電圧発生方法。 - 前記高電圧発生段階は、
前記高電圧発生作動時に前記高電圧制御信号に応答して前記低電圧ポンピングノードを昇圧して昇圧されたレベルを維持することを特徴とする請求項１０に記載の電圧発生方法。 - 前記プリチャージ段階は、
前記プリチャージ作動時に前記高電圧ポンピングノードと前記高電圧発生端子との間及び前記低電圧ポンピングノードと前記低電圧発生端子との間に電流が流れないことを特徴とする請求項１０に記載の電圧発生方法。 - 前記低電圧発生段階は、
前記低電圧発生作動時に前記低電圧制御信号に応答して前記高電圧ポンピングノードを減圧して減圧されたレベルを維持することを特徴とする請求項１０に記載の電圧発生方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-045256 | 2001-07-26 | ||
| KR10-2001-0045256A KR100399598B1 (ko) | 2001-07-26 | 2001-07-26 | 전압 발생회로 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003151279A JP2003151279A (ja) | 2003-05-23 |
| JP4138388B2 true JP4138388B2 (ja) | 2008-08-27 |
Family
ID=19712582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002214455A Expired - Fee Related JP4138388B2 (ja) | 2001-07-26 | 2002-07-23 | 電圧発生回路及びその電圧発生方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6653889B2 (ja) |
| JP (1) | JP4138388B2 (ja) |
| KR (1) | KR100399598B1 (ja) |
| TW (1) | TWI268046B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7609570B2 (en) * | 2007-01-22 | 2009-10-27 | United Memories, Inc. | Switched capacitor charge sharing technique for integrated circuit devices enabling signal generation of disparate selected signal values |
| JP5583890B2 (ja) | 2008-02-29 | 2014-09-03 | ピーエスフォー ルクスコ エスエイアールエル | 昇圧回路および半導体装置 |
| KR20100041470A (ko) | 2008-10-14 | 2010-04-22 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US8754610B2 (en) | 2009-05-22 | 2014-06-17 | Qualcomm Incorporated | System and method for supplying power to a load |
| KR101218292B1 (ko) * | 2011-01-12 | 2013-01-03 | 충북대학교 산학협력단 | 직류-직류 변환회로 |
| KR101306865B1 (ko) * | 2012-02-09 | 2013-09-10 | (주)태진기술 | 고전압 집적회로 |
| US8897073B2 (en) * | 2012-09-14 | 2014-11-25 | Freescale Semiconductor, Inc. | NVM with charge pump and method therefor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677645A (en) * | 1995-05-08 | 1997-10-14 | Micron Technology, Inc. | Vccp pump for low voltage operation |
| KR0172337B1 (ko) | 1995-11-13 | 1999-03-30 | 김광호 | 반도체 메모리장치의 내부승압전원 발생회로 |
| KR100264959B1 (ko) | 1997-04-30 | 2000-10-02 | 윤종용 | 반도체 장치의 고전압발생회로 |
-
2001
- 2001-07-26 KR KR10-2001-0045256A patent/KR100399598B1/ko not_active IP Right Cessation
-
2002
- 2002-07-02 US US10/188,927 patent/US6653889B2/en not_active Expired - Fee Related
- 2002-07-23 JP JP2002214455A patent/JP4138388B2/ja not_active Expired - Fee Related
- 2002-07-24 TW TW091116482A patent/TWI268046B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20030020534A1 (en) | 2003-01-30 |
| KR100399598B1 (ko) | 2003-09-26 |
| TWI268046B (en) | 2006-12-01 |
| KR20030010350A (ko) | 2003-02-05 |
| JP2003151279A (ja) | 2003-05-23 |
| US6653889B2 (en) | 2003-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5017564B2 (ja) | 半導体メモリ装置の内部電圧発生器 | |
| KR100396897B1 (ko) | 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법 | |
| KR20050059950A (ko) | 낮은 첨두 전류치를 가지는 리프레시 제어기 | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| KR100299889B1 (ko) | 동기형신호입력회로를갖는반도체메모리 | |
| TWI430548B (zh) | 升壓電路 | |
| JP4138388B2 (ja) | 電圧発生回路及びその電圧発生方法 | |
| JP2000100158A (ja) | 集積回路及び同期型半導体メモリ装置 | |
| KR100541815B1 (ko) | 반도체 메모리 장치의 데이터 출력 회로 및 그 제어방법 | |
| JP4690717B2 (ja) | 半導体素子における高電圧の発生回路 | |
| US9557788B2 (en) | Semiconductor memory device including array e-fuse | |
| JP3287248B2 (ja) | 半導体集積回路 | |
| JPH09106675A (ja) | 昇圧回路を備えた半導体メモリ装置 | |
| JP4166014B2 (ja) | 高電圧感知器 | |
| JP2008099093A (ja) | 発振回路及び半導体装置 | |
| KR20020076073A (ko) | 반도체 메모리 장치 및 이 장치의 전압 발생방법 | |
| JPH11260053A (ja) | 半導体記憶装置の昇圧回路 | |
| JPH08235859A (ja) | 半導体メモリの昇圧回路 | |
| JPH02101693A (ja) | 入力回路 | |
| KR100849957B1 (ko) | 반도체 메모리 장치 및 그것의 입출력 구동회로 및 그것에대한 전류 공급 방법 | |
| CN112204495A (zh) | 用于初始化带隙电路的系统及方法 | |
| KR100510458B1 (ko) | 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법 | |
| JP3769310B2 (ja) | 入力回路 | |
| KR960016103B1 (ko) | 더블펌핑회로를 가지는 반도체집적회로의 승압보상회로 | |
| KR20020002541A (ko) | 적은 지터의 지연고정루프를 위해 고전압 발생 장치를갖는 지연고정루프 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080304 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080313 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080513 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080605 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |