KR20020076073A - 반도체 메모리 장치 및 이 장치의 전압 발생방법 - Google Patents

반도체 메모리 장치 및 이 장치의 전압 발생방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 전압 발생방법을 공개한다. 이 장치는 복수개의 직류 전압들을 발생하기 위한 복수개의 직류 전압 발생회로들, 및 복수개의 직류 전압 발생회로들 각각에 해당하는 기준전압을 발생하기 위한 복수개의 기준전압 발생회로들로 구성되어 있다. 따라서, 장치 내부의 복수개의 직류 전압 발생회로들이 별도의 기준전압을 이용하여 복수개의 직류 전압들을 발생하기 때문에 장치의 동작 성능이 개선될 수 있고, 이에 따라 수율이 증가된다.

Description

반도체 메모리 장치 및 이 장치의 전압 발생방법{Semiconductor memory device and voltage generating method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 주변회로를 위한 기준전압을 이용하여 고전압을 발생하는 반도체 메모리 장치 및 이 장치의 전압 발생방법에 관한 것이다.
종래의 반도체 메모리 장치는 주변회로를 위한 기준전압 발생회로와 메모리 셀 어레이를 위한 기준전압 발생회로를 구비하고 있다. 이와같은 종래의 반도체 메모리 장치는 외부 전원전압이 인가되면 기준전압을 발생하고, 이 기준전압을 이용하여 주변회로를 위한 기준전압과 메모리 셀 어레이를 위한 기준전압을 발생한다. 그리고, 주변회로를 위한 기준전압을 이용하여 주변회로를 위한 내부 전원전압을 발생하고, 이 내부 전원전압을 이용하여 고전압과 기판전압을 발생한다. 또한, 메모리 셀 어레이를 위한 기준전압을 이용하여 메모리 셀 어레이를 위한 내부 전원전압, 기판전압, 및 비트라인 프리차지 전압을 발생한다.
즉, 종래의 반도체 메모리 장치는 주변회로를 위한 기준전압과 메모리 셀 어레이를 위한 기준전압을 발생하고, 이 두 개의 기준전압들을 이용하여 장치 내부에서 필요로하는 원하는 레벨의 복수개의 직류 전압들을 발생한다.
그런데, 상술한 바와 같이 두 개의 기준전압들을 이용하여 장치 내부에서 필요로하는 복수개의 직류 전압들을 발생하게 되면 필요로하는 원하는 레벨의 복수개의 직류 전압들을 안정되게 발생할 수 없을 수 있다.
이러한 문제를 반도체 메모리 장치의 고전압 발생회로를 예로 들어 설명하면 다음과 같다.
종래의 반도체 메모리 장치는 메모리 셀 어레이를 위한 내부 전원전압을 이용하여 고전압을 발생하지 않고 주변회로를 위한 내부 전원전압을 이용하여 고전압을 발생하였다. 이는 첫 번째로 메모리 셀 어레이를 위한 내부 전원전압에 노이즈가 많이 포함되어 있었기 때문이고, 두 번째로 뱅크들간의 노이즈 전파를 억제하기 위하여 뱅크별로 별도의 내부 전원전압 발생회로를 구비하여 내부 전원전압을 발생하였는데, 뱅크별 내부 전원전압 발생회로들중 어떤 내부 전원전압 발생회로로부터 출력되는 내부 전원전압을 이용하여 고전압을 발생할 것인지에 대한 기준을 정하기가 용이하지 않았기 때문이다.
그리고, 종래의 반도체 메모리 장치는 메모리 셀 어레이를 위한 내부 전원전압과 고전압사이의 전압 차가 일정한 전압 차를 유지하도록 설계되어야 한다.
만일 메모리 셀 어레이를 위한 내부 전원전압과 고전압사이의 전압 차가 일정한 전압 차를 유지하지 못하고 작아지게 되면 데이터를 전송하기 위하여 사용되는 NMOS트랜지스터들이 "하이"레벨의 데이터를 전송시에 데이터 전송 속도가 지연되게 된다.
그런데, 종래의 반도체 메모리 장치는 주변회로를 위한 내부 전원전압을 이용하여 고전압을 발생하였기 때문에 낮은 외부 전원전압에서 메모리 셀 어레이를 위한 내부 전원전압과 고전압의 전압 차가 원하는 전압 차보다 작아지게 된다. 이에 따라, 종래의 반도체 메모리 장치는 낮은 외부 전원전압에서 고전압의 레벨이 낮아 동작 성능이 저하된다는 문제점이 있었다.
이는 종래의 반도체 메모리 장치의 주변회로를 위한 내부 전원전압이 메모리 셀 어레이를 위한 내부 전원전압보다 높고, 이에 따라 낮은 외부 전원전압에서 메모리 셀 어레이를 위한 내부 전원전압이 주변회로를 위한 내부 전원전압보다 빠르게 원하는 레벨에 도달하게 됨으로써 고전압과 메모리 셀 어레이를 위한 내부 전원전압사이의 전압 차가 줄어들게 되기 때문이다.
본 발명의 목적은 장치 내부에서 필요로하는 원하는 레벨의 복수개의 직류 전압들을 안정적으로 발생할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 목적은 낮은 외부 전원전압에서 고전압과 메모리 셀 어레이를 위한 기준전압사이의 전압 차를 원하는 전압 차로 유지함으로써 동작 성능을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적과 다른 목적을 달성하기 위한 반도체 메모리 장치의 전압 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 직류 전압들을 발생하기 위한 복수개의 직류 전압 발생수단들, 및 상기 복수개의 직류 전압 발생수단들 각각에 해당하는 기준전압을 발생하기 위한 복수개의 직류 전압 발생수단들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일실시예는 메모리 셀 어레이, 상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단, 외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한 제1기준전압을 발생하기 위한 제1기준전압 발생수단, 상기 외부 전원전압이 인가되면 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압을 발생하기 위한 제2기준전압 발생수단, 상기 외부 전원전압이 인가되면 고전압을 위한 제3기준전압을 발생하기 위한 제3기준전압 발생수단, 및 상기 제3기준전압을 입력하여 상기 고전압을 발생하기 위한 고전압 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예는 메모리 셀 어레이, 상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단, 외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한 제1기준전압을 발생하기 위한 제1기준전압 발생수단, 상기 외부 전원전압이 인가되면 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압을 발생하기 위한 제2기준전압 발생수단, 및 외부로부터 인가되는 제3기준전압을 입력하여 고전압을 발생하기 위한 고전압 발생수단을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전압 발생방법은 외부 전원전압이 인가되면 복수개의 직류 전압들 각각을 위한 복수개의 기준전압들을 발생하는 단계, 및 상기 복수개의 기준전압들 각각에 응답하여 복수개의 직류 전압들을 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전압 발생방법의 일실시예는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단을 구비하는 반도체 메모리 장치의 전압 발생방법에 있어서, 외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한제1기준전압, 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압, 및 고전압을 위한 제3기준전압을 발생하는 기준전압 발생단계, 및 상기 제3기준전압을 입력하여 고전압을 발생하는 고전압 발생단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전압 발생방법의 다른 실시예는 메모리 셀 어레이, 및 상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단을 구비하는 반도체 메모리 장치의 전압 발생방법에 있어서, 외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한 제1기준전압, 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압을 발생하는 기준전압 발생단계, 및 외부로부터 인가되는 제3기준전압을 입력하여 고전압을 발생하는 고전압 발생단계를 구비하는 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 주변회로 및 메모리 셀 어레이를 위한 전압 발생회로의 구성을 나타내는 블록도이다.
도2는 종래의 반도체 메모리 장치의 외부 전원전압의 변화에 따른 액티브 내부 전원전압들과 고전압의 변화를 나타내는 그래프이다.
도3은 본 발명의 반도체 메모리 장치의 주변회로 및 메모리 셀 어레이를 위한 전압 발생회로의 실시예의 블록도이다.
도4는 도3에 나타낸 반도체 메모리 장치의 제4기준전압 발생회로의 실시예의 회로도이다.
도5는 본 발명의 반도체 메모리 장치의 외부 전원전압의 변화에 따른 액티브 내부 전원전압들과 고전압의 변화를 나타내는 그래프이다.
도6은 본 발명의 반도체 메모리 장치의 주변회로 및 메모리 셀 어레이를 위한 전압 발생회로의 또 다른 실시예의 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 전압 발생방법을 설명하기 전에 종래의 반도체 메모리 장치 및 이 장치의 전압 발생방법을 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 주변회로 및 메모리 셀 어레이를 위한 전압 발생회로의 구성을 나타내는 블록도로서, 제1기준전압 발생회로(10), 제2기준전압 발생회로(12), 제1스탠바이 내부 전원전압 발생회로(16), 및 제2액티브 내부 전원전압 발생회로(18)를 구비한 주변회로(28)를 위한 전압 발생회로(100), 제3기준전압 발생회로(14), 제2스탠바이 내부 전원전압 발생회로(20), 제2액티브 내부 전원전압 발생회로(22), 제2기판전압 발생회로(24), 및 비트 라인 프리차지 전압 발생회로(26)를 구비한 메모리 셀 어레이(34)를 위한 전압 발생회로(200), 제1기판전압 발생회로(30), 및 고전압 발생회로(32)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1기준전압 발생회로(10)는 외부 전원전압(VEXT)을 입력하여 제1기준전압(VREF1)을 발생한다. 제2기준전압 발생회로(12)는 제1기준전압(VREF1)을 입력하여 제2기준전압(VREF2)을 발생한다. 제1스탠바이 내부 전원전압 발생회로(16)는 스탠바이 및 액티브시에 제2기준전압(VREF2)을 입력하여 주변회로(28)를 위한 스탠바이 내부 전원전압(IVCPS)을 발생한다. 제1액티브 내부 전원전압 발생회로(18)는 액티브시에 제2기준전압(VREF2)을 입력하여 주변회로(28)를 위한 액티브 내부 전원전압(IVCPA)을 발생한다. 제1기판전압 발생회로(30)는 액티브 기준전압(IVCPA)을 입력하여 주변회로(28)를 위한 기판전압(VBB)을 발생한다. 고전압 발생회로(32)는 액티브 내부 전원전압(IVCPA)을 입력하여 주변회로(28) 및 메모리 셀 어레이(34)를 위한 고전압(VPP)을 발생한다. 제3기준전압 발생회로(14)는 제1기준전압(VREF1)을 입력하여 제3기준전압(VREF3)을 발생한다. 제2스탠바이 내부 전원전압 발생회로(20)는 스탠바이 및 액티브시에 제3기준전압(VREF3)을 입력하여 메모리 셀 어레이(34)를 위한 스탠바이 내부 전원전압(IVCAS)을 발생한다. 제2액티브 내부 전원전압 발생회로(22)는 액티브시에 제3기준전압(VREF3)을 입력하여 메모리 셀 어레이(34)를 위한 액티브 내부 전원전압(IVCAA)을 발생한다. 제2기판전압 발생회로(24)는 제3기준전압(VREF3)을 입력하여 메모리 셀 어레이(34)를 위한 기판전압(VP)을 발생한다. 비트 라인 프리차지 전압 발생회로(26)는 제3기준전압(VREF3)을 입력하여 비트 라인 프리차지 전압(VBL)을 발생한다.
도1에서, 주변회로(28)를 위한 액티브 내부 전원전압(IVCPA)은 메모리 셀 어레이(34)를 위한 액티브 내부 전원전압(IVCAA)보다 높게 설계되고, 마찬가지로 주변회로(28)를 위한 제2기준전압(VREF2)은 메모리 셀 어레이(34)를 위한 제3기준전압(VREF3)보다 높게 설계된다. 그리고, 고전압(VPP)과 액티브 내부 전원전압(IVCAA)사이의 전압 차는 일정한 전압 차를 가진다.
그런데, 도1에 도시된 바와 같이 종래의 반도체 메모리 장치의 고전압 발생회로가 내부 전원전압(IVCPA)을 이용하여 고전압(VPP)을 발생하도록 구성되어 있었기 때문에 낮은 외부 전원전압(VEXT)에서 액티브 내부 전원전압(IVCAA)이 원하는 레벨을 발생하는 경우에 액티브 내부 전원전압(IVCPA)이 원하는 레벨을 발생하지 못함으로 인해서 고전압(VPP)과 외부 전원전압(VEXT)사이의 전압 차가 일정한 전압 차를 가질 수 없다는 문제점이 있었다. 이에 따라, 반도체 메모리 장치의 동작 성능이 저하된다.
도2는 종래의 반도체 메모리 장치의 외부 전원전압(VEXT)의 변화에 따른 내부 전원전압들(IVCPA, IVCAA), 및 고전압(VPP)의 변화를 나타내는 그래프로서, 가로축은 외부 전원전압(VEXT)을, 세로축은 내부 전원전압(VINT)을 나타낸다.
도2에서, 외부 전원전압(VEXT)의 레벨이 증가됨에 따라 액티브 내부 전원전압들(IVCPA, IVCAA)의 레벨 또한 증가된다. 그런데, 액티브 내부 전원전압(IVCPA)의 레벨이 액티브 내부 전원전압(IVCAA)의 레벨보다 높기 때문에 액티브 내부 전원전압(IVCAA)이 원하는 레벨에 먼저 도달하게 된다. 즉, 액티브 내부 전원전압(IVCPA)은 액티브 내부 전원전압(IVCAA)보다 기간(T)만큼 지연되어 원하는 레벨에 도달하게 된다.
도2에서, 주변회로를 위한 액티브 내부 전원전압(IVCPA)은 2.8V이고, 메모리 셀 어레이를 위한 액티브 내부 전원전압(IVCAA)은 2.5V이다. 즉, 외부 전원전압(VEXT)이 증가됨에 따라 액티브 내부 전원전압(IVCAA)이 액티브 내부 전원전압(IVCPA)보다 기간(T)만큼 앞서서 원하는 레벨에 도달하게 된다.
그런데, 고전압(VPP)은 주변회로를 위한 액티브 내부 전원전압(IVCPA)을 이용하여 발생된다. 따라서, 액티브 내부 전원전압(IVCPA)이 원하는 레벨이 도달하지 않은 상태에서 액티브 내부 전원전압(IVCPA)을 이용하여 고전압(VPP)이 발생되면 고전압(VPP)과 메모리 셀 어레이를 위한 액티브 내부 전원전압(IVCAA)사이에 일정한 전압 차가 유지될 수 없으므로 인해서 반도체 메모리 장치의 동작 성능이 저하되게 된다는 문제점이 있었다.
도3은 본 발명의 반도체 메모리 장치의 주변회로 및 메모리 셀 어레이를 위한 전압 발생회로의 실시예의 블록도로서, 도1에 나타낸 고전압 발생회로(32)를 제4기준전압 발생회로(40)와 고전압 발생회로(42)로 대체하여 구성되어 있다.
도3에 나타낸 주변회로 및 메모리 셀 어레이를 위한 전압 발생회로의 기능을 설명하면 다음과 같다.
도3에서, 도1에 나타낸 회로들과 동일한 부호를 가진 회로들의 기능은 도1의설명을 참고로 하면 쉽게 이해될 것이다.
제4기준전압 발생회로(40)는 제1기준전압(VREF1)을 입력하여 제4기준전압(VREF4)을 발생한다. 고전압 발생회로(42)는 제4기준전압(VREF4)을 입력하여 고전압(VPP)을 발생한다.
도3에 나타낸 본 발명의 고전압 발생회로(42)는 고전압(VPP)을 발생하기 위한 별도의 제4기준전압 발생회로(40)를 이용하여 메모리 셀 어레이를 위한 액티브 내부 전원전압(IVCAA)과 고전압(VPP)이 낮은 외부 전원전압(VEXT)에서도 항상 일정한 전압 차를 유지하도록 함으로써 장치의 동작 성능을 개선할 수 있다.
다시 말하면, 종래의 고전압 발생회로(42)가 주변회로를 위한 제2기준전압(VREF2)을 이용하여 고전압(VPP)을 발생하였기 때문에 원하는 고전압(VPP) 레벨에 도달하는 시간이 지연된다.
그러나, 본 발명의 반도체 메모리 장치는 제4기준전압 발생회로(40)가 제1기준전압을 이용하여 메모리 셀 어레이를 위한 내부 전원전압(IVCAA)이 원하는 레벨에 도달하게 되면, 이 전압을 이용하여 주변회로를 위한 내부 전원전압(IVCPA)으로 승압한다. 그리고, 고전압 발생회로(42)가 이 승압된 전압을 이용하여 고전압(VPP)을 발생함으로써 메모리 셀 어레이를 위한 내부 전원전압(IVCAA)이 원하는 레벨에 도달했을 때 고전압(VPP)과 메모리 셀 어레이를 위한 내부 전원전압(IVCAA)사이의 전압 차를 일정하게 유지할 수 있다.
도시하지는 않았지만, 본 발명의 반도체 메모리 장치는 제4기준전압(VREF4)을 내부적으로 발생함에 의해서 고전압(VPP)을 발생하지 않고, 외부로부터 인가되는 제4기준전압(VREF4)을 이용하여 고전압(VPP)을 발생하도록 구성할 수도 있다. 즉, 반도체 메모리 장치에 제4기준전압(VREF4)을 인가하기 위한 별도의 핀을 두는 방법이다.
도4는 도3에 나타낸 반도체 메모리 장치의 제4기준전압 발생회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N1, N2, N3)로 구성된 차동 증폭기(DAMP), PMOS트랜지스터(P3), 및 저항들(R1, R2)로 구성된 기준전압 발생회로(50), 승압 회로들(52, 56), 비교 회로(54), CMOS전송 게이트들(C1, C2), 및 인버터(I)로 구성되어 있다.
도4에 나타낸 제4기준전압 발생회로(40)는 도1에 나타낸 고전압 발생회로(32)의 구성을 변경하지 않고, 도1에 나타낸 제2기준전압 발생회로(12)를 이용하여 구성하는 경우의 실시예의 회로도이다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
차동 증폭기(DAMP)는 제1기준전압(VREF1)과 노드(C)의 전압을 비교하여 제1기준전압(VREF1)의 레벨이 노드(C)의 레벨보다 높은 경우에는 노드(A)의 전압을 낮추고, 반면에, 제1기준전압(VREF1)의 레벨이 노드(C)의 레벨보다 낮은 경우에는 노드(A)의 전압을 높인다. PMOS트랜지스터(P3)는 노드(A)의 전압이 낮아지게 되면 제2기준전압(VREF2)의 레벨을 높이고, 노드(A)의 전압이 높아지게 되면 제2기준전압(VREF2)의 레벨을 낮춘다. 저항들(R1, R2)는 제2기준전압(VREF2)을 분배하여 분배된 전압을 노드(C)로 발생한다. 기준전압 발생회로(50)는 제1기준전압(VREF1)을 입력하여 제2기준전압(VREF2)의 레벨이 원하는 제2기준전압(VREF2)의 레벨보다 높은 경우에는 제2기준전압(VREF2)을 낮추고, 낮은 경우에는 제2기준전압(VREF2)를 높이는 동작을 수행하여 항상 일정한 제2기준전압(VREF2)를 발생할 수 있도록 한다. 승압 회로(52)는 제3기준전압(VREF3)을 α전압만큼 승압하여 전압(VREF3+α)을 발생한다. 비교 회로(54)는 제2기준전압(VREF2)과 전압(VREF3+α)을 비교하여 일치하면 "하이"레벨의 제어신호(CON)를 발생하고, 일치하지 않으면 "로우"레벨의 제어신호(CON)를 발생한다. CMOS전송 게이트(C1)는 "하이"레벨의 제어신호(CON)에 응답하여 온되어 제2기준전압(VREF2)을 제4기준전압(VREF4)으로 전송하고, CMOS전송 게이트(C2)는 "로우"레벨의 제어신호(CON)에 응답하여 온되어 제2기준전압(VREF2)을 전송한다. 승압 회로(56)는 CMOS전송 게이트(C2)로부터 전송되는 제2기준전압(VREF2)의 레벨을 α전압만큼 승압하여 제4기준전압(VREF4)으로 발생한다.
즉, 도4에 나타낸 제4기준전압 발생회로(40)는 제2기준전압 발생회로(12)를 이용하여 기준전압 발생회로(50)를 구성하고, 제2기준전압(VREF2)의 레벨이 전압(VREF3 +α)이면 제2기준전압(VREF2)을 제4기준전압(VREF4)으로 발생하고, 제2기준전압(VREF2)의 레벨이 전압(VREF3+α)이 아니면 제2기준전압(VREF2)을 α전압만큼 승압하여 제4기준전압(VREF4)으로 발생한다.
도5는 본 발명의 반도체 메모리 장치의 외부 전원전압(VEXT)의 변화에 따른 내부 전원전압들(IVCPA, IVCAA), 및 고전압(VPP)의 변화를 나타내는 그래프로서, 도2에 나타낸 그래프와 달리, 기간(T)내에서도 액티브 내부 전원전압(IVCAA)과 고전압(VPP)이 항상 일정한 원하는 전압 차를 유지한다.
즉, 본 발명의 반도체 메모리 장치의 액티브 내부 전원전압(IVCAA)은 종래의 반도체 메모리 장치의 액티브 내부 전원전압(IVCAA)과 달리 액티브 내부 전원전압(IVCAA)의 레벨이 원하는 레벨에 도달하게 되면 고전압(VPP) 또한 원하는 레벨에 도달하게 된다. 따라서, 액티브 내부 전원전압(IVCAA)과 고전압(VPP)이 항상 일정한 원하는 전압 차를 유지하게 된다.
도6은 본 발명의 반도체 메모리 장치의 주변회로 및 메모리 셀 어레이를 위한 전압 발생회로의 또 다른 실시예의 블록도로서, 도3에 나타낸 반도체 메모리 장치의 제1기판전압 발생회로(30)를 제5기준전압 발생회로(60) 및 제1기판전압 발생회로(62)로 대체하고, 제2기판전압 발생회로(24)를 제6기준전압 발생회로(64) 및 제2기판전압 발생회로(66)로 대체하고, 비트 라인 프리차지 전압 발생회로(26)를 제7기준전압 발생회로(68) 및 비트 라인 프리차지 전압 발생회로(70)로 대체하여 구성되어 있다.
즉, 도6에 나타낸 반도체 메모리 장치는 제1기판전압 발생회로(62), 고전압 발생회로(42), 제2기판전압 발생회로(66), 및 비트 라인 프리차지 전압 발생회로(70)에 대하여 별도의 기준전압 발생회로들(60, 40, 64, 68)을 구성한 것이다.
상술한 바와 같이 구성함으로써 제1기판전압 발생회로(62), 고전압 발생회로(42), 제2기판전압 발생회로(66), 및 비트 라인 프리차지 전압 발생회로(70)가 안정적인 직류 전압들(VBB, VPP, VP, VBL)을 발생할 수 있다.
그리고, 도시하지는 않았지만, 본 발명의 반도체 메모리 장치는 제1, 2기판전압(VBB, VP), 고전압(VPP), 및 비트 라인 프리차지 전압(VBL)을 발생하기 위한 기준전압들(VREF5, VREF6, VREF4, VREF7)을 내부적으로 발생하지 않고, 외부에서 직접적으로 인가하는 방법이 있을 수 있다. 즉, 반도체 메모리 장치의 외부에 기준전압들(VREF5, VREF6, VREF4, VREF7)을 인가하기 위한 별도의 핀들을 두는 방법이다.
즉, 본 발명의 반도체 메모리 장치는 장치 내부에서 필요로하는 원하는 레벨의 복수개의 직류 전압들을 발생하기 위한 복수개의 직류 전압 발생회로들로 별도의 기준전압을 인가함으로써 장치의 동작 성능이 개선될 수 있다.
그리고, 본 발명의 반도체 메모리 장치의 복수개의 기준전압 발생회로들을 내부적으로 발생함에 의해서 복수개의 직류 전압들을 발생하지 않고, 외부로부터 인가되는 직류 전압들을 이용하여 복수개의 직류 전압들을 발생하도록 구성할 수도 있다. 즉, 반도체 메모리 장치에 복수개의 직류 전압들을 인가하기 위한 별도의 핀들을 두는 방법이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 전압 발생방법은 장치 내부의 복수개의 직류 전압 발생회로들로 별도의 기준전압을 인가하여 복수개의 직류 전압들을 발생함으로써 장치의 동작 성능이 개선될 수 있고, 이에 따라 수율이 증가된다.
또한, 반도체 메모리 장치가 본 발명의 전압 발생방법을 이용하게 되면 낮은 외부 전원전압 레벨에서도 고전압과 메모리 셀 어레이를 위한 기준전압사이에 일정한 전압 차가 유지됨으로써 장치의 동작 성능이 개선될 수 있고, 이에 따라 수율이 증가된다.

Claims (10)

  1. 복수개의 직류 전압들을 발생하기 위한 복수개의 직류 전압 발생수단들; 및
    상기 복수개의 직류 전압 발생수단들 각각에 해당하는 기준전압을 발생하기 위한 복수개의 기준전압 발생수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 메모리 셀 어레이;
    상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단;
    외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한 제1기준전압을 발생하기 위한 제1기준전압 발생수단;
    상기 외부 전원전압이 인가되면 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압을 발생하기 위한 제2기준전압 발생수단;
    상기 외부 전원전압이 인가되면 고전압을 위한 제3기준전압을 발생하기 위한 제3기준전압 발생수단; 및
    상기 제3기준전압을 입력하여 상기 고전압을 발생하기 위한 고전압 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제3기준전압은
    상기 제1기준전압과 소정 전압 차를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 제3기준전압 발생수단은
    상기 제1기준전압을 상기 소정 전압만큼 승압하기 위한 제1승압 수단;
    상기 제2기준전압과 상기 제1승압 수단으로부터 출력되는 전압을 비교하여 일치하면 비교 일치 신호를 발생하기 위한 비교 수단; 및
    상기 비교 일치 신호가 발생되면 상기 제2기준전압을 상기 제3기준전압으로 발생하고, 상기 비교 일치 신호가 발생되지 않으면 상기 제2기준전압을 상기 소정 전압만큼 승압하여 상기 제3기준전압으로 발생하기 위한 제2승압 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 메모리 셀 어레이;
    상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단;
    외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한 제1기준전압을 발생하기 위한 제1기준전압 발생수단;
    상기 외부 전원전압이 인가되면 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압을 발생하기 위한 제2기준전압 발생수단; 및
    외부로부터 인가되는 제3기준전압을 입력하여 고전압을 발생하기 위한 고전압 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 외부 전원전압이 인가되면 복수개의 직류 전압들 각각을 위한 복수개의 기준전압들을 발생하는 단계; 및
    상기 복수개의 기준전압들 각각에 응답하여 복수개의 직류 전압들을 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 발생방법.
  7. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단을 구비하는 반도체 메모리 장치의 전압 발생방법에 있어서,
    외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한 제1기준전압, 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압, 및 고전압을 위한 제3기준전압을 발생하는 기준전압 발생단계; 및
    상기 제3기준전압을 입력하여 고전압을 발생하는 고전압 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 발생방법.
  8. 제7항에 있어서, 상기 제3기준전압은
    상기 제1기준전압과 소정 전압 차를 가지는 것을 특징으로 하는 반도체 메모리 장치의 전압 발생방법.
  9. 제7항에 있어서, 상기 기준전압 발생단계는
    상기 제1기준전압을 상기 소정 전압만큼 승압하는 단계;
    상기 제2기준전압과 상기 제1기준전압을 상기 소정 전압만큼 승압한 전압을 비교하여 일치하는지를 검출하는 단계; 및
    만일 상기 비교 일치신호가 발생되면 상기 제3기준전압을 상기 제4기준전압으로 발생하고, 상기 비교 일치신호가 발생되지 않으면 상기 제3기준전압을 상기 소정 전압만큼 승압하여 상기 제4기준전압으로 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 발생방법.
  10. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로/로부터의 데이터 전송 동작을 제어하기 위한 주변회로 수단을 구비하는 반도체 메모리 장치의 전압 발생방법에 있어서,
    외부 전원전압이 인가되면 상기 메모리 셀 어레이를 위한 제1기준전압, 상기 주변회로 수단을 위한 상기 제1기준전압보다 소정 전압만큼 높은 제2기준전압을 발생하는 기준전압 발생단계; 및
    외부로부터 인가되는 제3기준전압을 입력하여 고전압을 발생하는 고전압 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 발생방법.
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