JP4690717B2 - 半導体素子における高電圧の発生回路 - Google Patents

Description

本発明は、半導体素子内で外部から印加される電源を昇圧するための高電圧の発生回路及びその方法に関する。

本発明に係る高電圧の発生回路の適用は、半導体記憶素子に限定されなく高電圧の発生回路を必要とする半導体素子に全て適用可能であるが、説明の便宜上、以下では、半導体記憶素子を例に上げて説明する。

半導体記憶素子の場合、外部電源電圧が低くなり高速動作が要求されながら、ワードライン電圧を昇圧させて低い電圧マージンを確保し、メモリセルからデータをセンシングする速度を改善している。例えば、メモリセルが一つのトランジスタと一つのキャパシタから構成されるＤＲＡＭの場合、セルトランジスタは、ＰＭＯＳトランジスタに比べて少ない面積を占めるＮＭＯＳトランジスタから構成される。ところが、ＮＭＯＳトランジスタは、データ「０」は、迅速に伝達するが、データ「１」の場合、しきい電圧(ＶＴＨ)降下によって伝達する。したがって、しきい電圧だけの降下なしに完全な外部電源電圧(ＶＤＤ)をセルに読み出し書き込みするためには、外部電源電圧(ＶＤＤ)よりセルトランジスタのしきい電圧(ＶＴＨ)だけ大きい電圧である高電圧(ＶＰＰ)を使用しなければならない。

高電圧(ＶＰＰ)は、外部電源電圧(ＶＤＤ)より高い電位を維持しなければならないため、半導体記憶素子において外部電源電圧(ＶＤＤ)を昇圧して使用する。大部分のＤＲＡＭでチャージポンプ(Charge Pump)方式を利用して、高電圧(ＶＰＰ)を発生させて使用する。

図１の従来の技術に係る半導体素子における高電圧発生回路を例に上げて説明すると次の通りである。

従来の技術に係る高電圧の発生回路は、高電圧と基準電圧とを比べて高電圧が所定レベルに到達しない場合、「Ｈ」状態のリングオシレ−タイネーブル信号ＯＳＣＥＮを出力する高電圧レベル感知部１１０、リングオシレ−タイネーブル信号ＯＳＣＥＮの入力によってクロックＯＳＣを発生するリングオシレ−タ１２０、クロックＯＳＣが「Ｌ」状態であると、キャパシタに電荷をフリーチャージし、クロックＯＳＣが「Ｈ」状態であると、キャパシタに充電されていた電荷をポンピングして伝達するチャージポンプ１３０を含む。ここで、リングオシレ−タ１２０内の遅延器Ｄｅｌａｙは、複数のインバータ（例えば、６個のインバータ）から構成される。

図２の信号タイミング図に示したように、リングオシレ−タイネーブル信号ＯＳＣＥＮが、リングオシレ−タ１２０に入力されると、リングオシレ−タ１２０は、所定周期にトグルリングするクロックＯＳＣを生成する。 このクロックＯＳＣは、チャージポンプ１３０に入力され、同クロックＯＳＣが「Ｈ」状態に遷移すると、ノード１（ｎｏｄｅ１）は、初期状態(ＶＤＤ)でキャパシタＣ１のポンピング動作によりチャージアップ(charge up)されると同時に高電圧(ＶＰＰ)で電荷伝達(charge transfer)動作が発生する。以後、クロックＯＳＣが、「Ｌ」状態に遷移すると、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２がターンオンされてノード１（ｎｏｄｅｌ）及びノード２（ｎｏｄｅ２）を電源電圧ＶＤＤにフリーチャージする。

ところが、従来の技術に係る高電圧発生の回路においては、入力される「Ｈ」状態のリングオシレ−タイネーブル信号ＯＳＣＥＮに応じてリングオシレ−タ１２０がトグルリングされるクロックを出力しながら、リングオシレータイネーブル信号ＯＳＣＥＮがディセーブルされると、最後にトグルリングされるクロックに対しては完全な区間(半周期)を有しないまま、ディセーブルさせるようになる。特に、前記のような不完全なクロックが電荷をポンピングし伝達する区間で発生される場合、ノード１（ｎｏｄｅ１）に蓄積された電荷が高電圧ＶＰＰ側に伝達されずに失う結果となって、チャージポンプの効率を低下させるという問題点がある。

本発明の目的は、上記の問題を解決するため、高電圧発生回路内のリングオシレ−タから出力される最後のクロックを保証してチャージポンプの効率を増大させることにある。

上記目的を達成するため、本発明は、半導体素子に外部電源から印加される高電圧と基準電圧とを比べて前記高電圧が所定レベルに達しないとき、第１論理状態のオシレータ制御信号を出力する高電圧レベル感知器と、前記オシレータ制御信号及び反転されたポンピング制御信号を入力して、オシレータイネーブル信号を所定周期の間に第１論理状態に維持することができるようにするクロックフィードバック部と、前記オシレータイネーブル信号に対応して、周期的にトグルリングするポンピング制御信号を生成し、反転されたポンピング制御信号を前記クロックフィードバック部に出力するオシレータと、前記ポンピング制御信号に対応して、高電圧のレベルを上昇させる電荷ポンプブロックとを備え、前記クロックフィードバック部は、前記オシレータ制御信号を入力して前記オシレータイネーブル信号を出力する第１ＮＯＲゲートと、前記オシレータイネーブル信号と、印加された電源電圧が所定のレベルに達するとき活性化されるパワーアップ信号と、反転されたポンピング制御信号とを入力して、これに対応して、前記第１ＮＯＲゲートにパルスを出力する第２ＮＯＲゲートとにより構成したフリップフロップを備えることを特徴とする半導体素子における高電圧発生回路を提供するものである。

本発明の実施にあたっては、下記の構成を採用するのが望ましい。
１）前記電荷ポンプブロックにて上昇された高電圧が、前記外部電源から入力される電源電圧より高い電圧レベルになるようにすること。
２）前記高電圧が、前記基準電圧より一定レベル以上に高ければ、前記電圧レベル感知部から出力される前記オシレータ制御信号が前記第１論理状態と論理的に反対である第２論理状態に変わるようにすること。
３）前記所定周期は、前記ポンピング制御信号の一周期の半分、すなわち、半周期であること。
４）前記クロックフィードバック部は、前記パワーアップ信号を反転するための第１インバータをさらに備えること。
５）前記オシレータが、前記オシレータイネーブル信号を受け取ってパルスを生成する第１ＮＯＲゲートと、前記第１ＮＯＲゲートの出力を受け取ってフィードバックさせる遅延ブロックと、前記第１ＮＯＲゲートから出力されたパルスを受け取って反転されたポンピング制御信号を生成するための第１インバータと、前記反転されたポンピング制御信号を受け取ってポンピング制御信号を前記電荷ポンプブロックに出力するための第２インバータとを含むこと。
６）前記遅延ブロックは、複数のインバータからなること。

本発明によると、高電圧発生時、不必要に消耗される電力を最大限抑制でき、低い電源電圧を有する半導体素子の内部電源を安定的に生成できる効果がある。特に、本発明は、低消費電力が要求されるモバイル機器に用いられる半導体素子の内部電源発生に有利である。

以下、添付図面を参照して、本発明の好ましい実施の形態を詳細に説明する。

図３は、本発明の一実施形態における半導体素子の高電圧発生回路であって、図１の従来の技術に比べてクロックフィードバック部３４０を追加したことに特徴があり、他の構成は同一である。

この実施形態におけるクロックフィードバック部３４０は、リングオシレ−タイネーブル信号ＯＳＣＥＮと反転クロックＯＳＣＢと、パワーアップ信号ｐｗｒｕｐを入力とするフリップフロップを備えている。ここで、パワーアップ信号ｐｗｒｕｐは、フリップフロップを初期化するために必要とする。すなわち、半導体素子に印加される電源電圧が所定レベルの電位に到達する時、はじめに「Ｌ」状態から「Ｈ」状態に遷移するパワーアップ信号を印加してノードａを「Ｌ」状態に維持させることによって、フリップフロップが安定的に動作するようにする。この場合、フリップフロップを初期化させるための入力信号はパワーアップ信号にだけ限定される必要はなく、フリップフロップを初期化させることができる信号であればよい。

図４の信号タイミング図に示したように、高電圧ＶＰＰレベル感知部３１０から「Ｈ」状態にイネーブルされるリングオシレ−タイネーブル信号ＯＳＣＥＮが出力されると、リングオシレ−タ３２０が動作して所定周期にトグルリングするクロックＯＳＣを出力するようになる。以後、リングオシレ−タイネーブル信号ＯＳＣＥＮが「Ｌ」状態にディセーブルされると、反転クロックＯＳＣＢがフリップフロップの入力端の一つにフィードバックされることによって、最後のクロックは正常な半周期の区間を有することになり、チャージポンプの効率を高めることができる。

尚、本発明は、上記の本実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係る半導体素子における高電圧発生回路図である。 図１の各部での信号タイミング図である。 本発明に係る半導体素子における高電圧発生回路図である。 図３の各部での信号タイミング図である。

３１０ 高電圧レベル感知部
３２０ クロック発生部
３３０ チャージポンプ
３４０ クロックフィードバック部

Claims (8)

1. 半導体素子に外部電源から印加される高電圧と基準電圧とを比べて前記高電圧が所定レベルに達しないとき、第１論理状態のオシレータ制御信号を出力する高電圧レベル感知器と、
   前記オシレータ制御信号及び反転されたポンピング制御信号を入力して、オシレータイネーブル信号を所定周期の間に第１論理状態に維持することができるようにするクロックフィードバック部と、
   前記オシレータイネーブル信号に対応して、周期的にトグルリングするポンピング制御信号を生成し、前記反転されたポンピング制御信号を前記クロックフィードバック部に出力するオシレータと、
   前記ポンピング制御信号に対応して、高電圧のレベルを上昇させる電荷ポンプブロックとを備え、
   前記クロックフィードバック部は、
   前記オシレータ制御信号を入力して前記オシレータイネーブル信号を出力し、
   前記オシレータイネーブル信号と、印加された電源電圧が所定のレベルに達するとき活性化される初期化のための入力信号と、前記反転されたポンピング制御信号を入力して、これに対応してパルスを出力するフリップフロップを備えていることを特徴とする半導体素子における高電圧発生回路。
2. 半導体素子に外部電源から印加される高電圧と基準電圧とを比べて前記高電圧が所定レベルに達しないとき、第１論理状態のオシレータ制御信号を出力する高電圧レベル感知器と、
   前記オシレータ制御信号及び反転されたポンピング制御信号を入力して、オシレータイネーブル信号を所定周期の間に第１論理状態に維持することができるようにするクロックフィードバック部と、
   前記オシレータイネーブル信号に対応して、周期的にトグルリングするポンピング制御信号を生成し、前記反転されたポンピング制御信号を前記クロックフィードバック部に出力するオシレータと、
   前記ポンピング制御信号に対応して、高電圧のレベルを上昇させる電荷ポンプブロックとを備え、
   前記クロックフィードバック部は、
   前記オシレータ制御信号を入力して前記オシレータイネーブル信号を出力する第１ＮＯＲゲートと、
   前記オシレータイネーブル信号と、印加された電源電圧が所定のレベルに達するとき活性化されるパワーアップ信号と前記反転されたポンピング制御信号を入力して、これに対応して前記第１ＮＯＲゲートにパルスを出力する第２ＮＯＲゲートとにより構成したフリップフロップを備えていることを特徴とする半導体素子における高電圧発生回路。
3. 前記電荷ポンプブロックにて上昇された高電圧は、前記外部電源から入力される電源電圧より高い電圧レベルを有することを特徴とする請求項１又は２に記載の半導体素子における高電圧発生回路。
4. 前記高電圧が、前記基準電圧より一定レベル以上に高ければ、前記電圧レベル感知部から出力される前記オシレータ制御信号が前記第１論理状態と論理的に反対である第２論理状態に変わることを特徴とする請求項３に記載の半導体素子における高電圧発生回路。
5. 前記所定周期は、前記ポンピング制御信号の一周期の半周期であることを特徴とする請求項１又は２に記載の半導体素子における高電圧発生回路。
6. 前記クロックフィードバック部は、
   前記パワーアップ信号を反転するための第１インバータをさらに備えることを特徴とする請求項１又は２に記載の半導体素子における高電圧発生回路。
7. 前記オシレータが、
   前記オシレータイネーブル信号を入力してパルスを生成する第１ＮＯＲゲートと、
   前記第１ＮＯＲゲートの出力を入力してフィードバックさせる遅延ブロックと、
   前記第１ＮＯＲゲートから出力されたパルスを入力して反転されたポンピング制御信号を生成する第１インバータと、
   前記反転されたポンピング制御信号を入力してポンピング制御信号を前記電荷ポンプブロックに出力する第２インバータと、
   を含むことを特徴とする請求項１又は２に記載の半導体素子における高電圧発生回路。
8. 前記遅延ブロックは、複数のインバータからなることを特徴とする請求項７に記載の半導体素子における高電圧発生回路。

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