JP2000285673A

JP2000285673A - 半導体集積回路

Info

Publication number: JP2000285673A
Application number: JP11084691A
Authority: JP
Inventors: Ayako Kitamoto; 綾子北本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-26
Filing date: 1999-03-26
Publication date: 2000-10-13

Abstract

(57)【要約】【課題】本発明は、ポンピング動作により所定の電圧
を発生する電圧発生回路を備えた半導体集積回路に関
し、電源ノイズの発生を抑えて誤動作を防止し、かつ十
分な電圧供給能力を有する電圧発生回路を備えた半導体
集積回路を提供することを目的とする。【解決手段】制御信号ENの活性化期間中にパルス信号
OSCを発生する発振回路２３と、パルス信号OSCを受けて
ポンピング動作し、所定の電圧Vを発生する複数の電圧
発生回路２１とを備え、各電圧発生回路２１は、それぞ
れ異なるポンピングタイミングで電圧Vを発生すること
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ポンピング動作に
より所定の電圧を発生する電圧発生回路を備えた半導体
集積回路に関する。

【０００２】

【従来の技術】半導体集積回路に搭載される電圧発生回
路は、主に外部から供給される電源電圧および接地電圧
を用いて、特定の回路に供給される電圧を発生する回路
である。電圧発生回路は、分圧を利用した回路とポンピ
ング動作を利用した回路とに大別される。分圧を利用し
た電圧発生回路は、外部から供給される電源電圧を抵抗
等で分圧することで所定の電圧を発生させる回路であ
る。ポンピング動作を利用した電圧発生回路は、電源電
圧より高い電圧または接地電圧より低い電圧（負電圧）
を発生する回路である。電圧発生回路は、半導体集積回
路の高速化、信頼性の向上、あるいは低消費電力化に貢
献する回路である。

【０００３】近時、半導体集積回路の多くは、電源電圧
を降圧して内部電源電圧を発生する電圧発生回路を備え
ている。また、DRAM等の半導体集積回路は、nMOSの基板
に負電圧を供給する電圧発生回路を備えている。基板電
圧を負にすることで、基板効果によるメモリセルの閾値
の変動が小さくなる等の効果が得られるので、メモリセ
ルの特性が向上する。

【０００４】また、DRAM等のメモリは、メモリセルに接
続されたワード線の高レベル電圧を電源電圧より高いブ
ースト電圧にする電圧発生回路を備えている。ワード線
の高レベルをブースト電圧にすることで、メモリセルの
パストランジスタのオン時の抵抗が下がり、メモリセル
の読み書きが確実に行われる。さらに、一部のDRAMは、
ワード線の低レベル電圧（リセット電圧）を負にする電
圧発生回路を備えている。ワード線のリセット電圧を負
にすることで、パストランジスタのオフ時の抵抗が上が
り、メモリセルのデータ保持特性が向上される。

【０００５】図１９は、ワード線のリセット電圧VNを発
生させる電圧発生回路を示している。この電圧発生回路
は、DRAM等の半導体集積回路内に複数配置されている。
基板電圧発生回路１は、発振回路２と、ポンピング回路
３とを有している。発振回路２は、３つのインバータを
縦続接続したインバータ列４と、２つのインバータを縦
続接続したインバータ列５と、４つのインバータを縦続
接続したインバータ列６と、２つの２入力のNANDゲート
７、８とで構成されている。インバータ列４の出力は、
NANDゲート７の一方の入力に接続されている。NANDゲー
ト７の出力は、インバータ列５の入力に接続されてい
る。インバータ列５の出力は、NANDゲート８の一方の入
力に接続されている。NANDゲート８の出力は、インバー
タ列６の入力に接続されている。

【０００６】NANDゲート７の他方の入力には、制御信号
ENが供給されている。制御信号ENは、リセット電圧VNの
検出回路（図示せず）から出力される信号であり、リセ
ット電圧VNが所定の電圧以上になったときに高レベルに
なる信号である。

【０００７】NANDゲート８の他方の入力には、停止信号
STOPBが供給されている。停止信号STOPBは、外部からリ
セット電圧VNを供給するときに低レベルにする信号であ
る。すなわち、停止信号STOPBは、半導体集積回路の評
価時あるいは試験時に必要に応じて低レベルにされ、通
常の動作時に高レベルにされている。インバータ列５の
初段のインバータ５ａの出力は、ノードN1に接続されて
いる。NANDゲート８の出力は、ノードN2に接続されてい
る。インバータ列６の第３段目のインバータ６ｃの出力
は、ノードN3に接続されている。そして、インバータ列
６の出力が、インバータ列４の入力に帰還され、発振回
路２が形成されている。

【０００８】ポンピング回路３は、３個のインバータを
縦続接続したインバータ列９と、直列に接続された３つ
のpMOSトランジスタ１０ａ、１０ｂ、１０ｃと、キャパ
シタ１１と、４つのnMOSトランジスタ１２、１３、１
４、１５とを有している。pMOSトランジスタ、nMOSトラ
ンジスタは、以下pMOS、nMOSと称する。キャパシタ１１
は、pMOSのソースとドレインと基板とを相互に接続して
形成されている。キャパシタ１１は、ポンピング回路３
の能力に合わせて容量を大きくするため、サイズが大き
くされている。

【０００９】インバータ列９の入力は、ノードN1に接続
されている。インバータ列９の第２段目のインバータ９
ｂの出力は、ノードN4を介してpMOS１０ｃのゲートおよ
びnMOS１２のゲートに接続されている。インバータ列９
の出力は、ノードN5を介してキャパシタ１１のソース、
ドレインに接続されている。インバータ列９は、容量の
大きいキャパシタ１１を充放電するために、各インバー
タのサイズを順次大きくして形成されている。

【００１０】pMOS１０ａのソースには、内部電源電圧Vi
iが供給されている。内部電源電圧Viiは、外部から供給
される電源電圧VCCを降圧した電圧である。pMOS１０ａ
のゲートは、ノードN2に接続されている。pMOS１０ｂの
ゲートは、ノードN3に接続されている。pMOS１０ｃのド
レインは、nMOS１２のドレインに接続されている。キャ
パシタ１１のゲートは、ノードN6に接続されている。ノ
ードN6には、nMOS１２のソース、nMOS１３のドレイン、
およびnMOS１４のドレインが接続されている。nMOS１３
のゲートは、pMOS１０ｃのドレインに接続されれてい
る。nMOS１３のソースは接地（VSS）されている。nMOS
１４のゲート、ソースとnMOS１５のドレインとは相互に
接続されている。nMOS１５のゲートには、停止信号STOP
Bが供給されている。nMOS１５のソースは、リセット電
圧VNを各ワード線に供給する電極であり、配線パターン
（図示せず）に接続されている。

【００１１】配線パターンは、半導体集積回路内に多数
配置される各ワード線の全てにリセット電圧VNを供給し
なくてはならないため長大である。また、配線パターン
は、配線抵抗を下げるために配線幅を大きくメッシュ状
に配線しており、負荷容量が大きい。なお、図中論理記
号で示した回路には内部電源電圧Viiが供給されてい
る。

【００１２】上述した基板電圧発生部１では、発振回路
２がパルス信号を出力し、ポンピング回路３がパルス信
号を受けてポンピング動作し、リセット電圧VNが発生す
る。発振回路２は、制御信号ENが高レベルかつ停止信号
STOPBが高レベルのときに発振する。制御信号ENは、ワ
ード線の活性化信号と同じ論理の信号である。図２０
は、制御信号ENが高レベルになったときに、各ノードN
1、N2、N3、N4、N5にそれぞれ出力されるパルス信号OSC
1、OSC2、OSC3、OSC4、OSC5のタイミングを示してい
る。期間P1は、図１９に示したpMOS１０ａ、１０ｂ、１
０ｃのゲートが全て低レベルになる期間である。期間P1
の間、nMOS１３のゲートには内部電源電圧Viiが供給さ
れる。nMOS１３はオンし、ノードN6は接地電圧になる。

【００１３】また、期間P1の間に、ノードN5が低レベル
から高レベルになり、キャパシタ１１は充電される。充
電に伴い、nMOS13を介してノードN6から接地に電流が流
れ、ノードN6は接地電圧になる。ノードN3が高レベルに
なることで、期間P1は終了し、nMOS１３のゲートへの内
部電源電圧Viiの供給が遮断される。ノードN4の高レベ
ルにより、nMOS１２がオンする。nMOS１３のゲートは接
地電圧VSSになり、nMOS１３はオフする。

【００１４】この後、ノードN5が高レベルから低レベル
に変化すると、ノードN6は負電圧（−Vii）になる。こ
のため、nMOS１４のゲート・ソース間電圧が大きくな
り、nMOS14はオンする。nMOS１４、１５を介してワード
線にリセット電圧VNを供給する配線パターンからノード
N6に電流が流れ、リセット電圧VNは、−Vii に対してnM
OS１４の閾値だけ上昇した負電圧になる。

【００１５】リセット電圧VNを各ワード線に供給する配
線パターンは、大きな容量を有しているため、実際に
は、リセット電圧VNは、図２０に示したように、パルス
信号OSC5の発振によるポンピング動作の都度徐々に深く
なっていく。そして、ワード線の活性化期間が終了し、
制御信号ENが低レベルになると、発振回路２の発振が停
止し、ポンピング回路３のポンピング動作が停止する。

【００１６】また、発振回路２は、制御信号ENの制御に
より、リセット電圧VNが所定の電圧V1以上になったとき
に発振し、リセット電圧VNが所定の電圧V2より低くなっ
たときに発振を停止する。

【００１７】

【発明が解決しようとする課題】ところで、上述した電
圧発生回路１は、半導体集積回路内に複数配置されてお
り、制御信号ENの活性化時には、複数の電圧発生回路１
が同時にポンピング動作を開始する。このため、ポンピ
ング回路３に接続された電源配線、接地配線には、パル
ス信号OSC5の変化に伴い多大な電流が流れていた。この
ため、電源ノイズが発生しやすくなり、近接した他の回
路が電源ノイズにより誤動作するおそれがあった。

【００１８】また、電源配線および接地配線に多大な電
流が流れることで電源の電圧降下が大きくなると、イン
バータ列９の出力の振幅が小さくなり、キャパシタ１１
の充放電が十分に行われなくなる。この結果、リセット
電圧VNの供給能力が低下するという問題があった。

【００１９】さらに、半導体集積回路の開発において、
新たな電圧発生回路を搭載する場合、集積回路内に電圧
発生回路用の配線を新たに設けることは、チップサイズ
が増大し、チップコストが上昇するため困難になってき
ている。このため、電圧発生回路用の配線の確保は、電
源配線の幅および接地配線の幅を小さくすることで行っ
ている。この結果、電源配線および接地配線の抵抗がま
すます高くなり、誤動作が起きやすくなるという問題が
あった。また、配線抵抗が高くなることで、電圧降下が
発生しやすくなり、リセット電圧VNの供給能力が低下す
るという問題があった。

【００２０】また、素子寸法を小さくし、チップサイズ
の縮小と高速化を図るシュリンク製品を開発する際、一
般に、レイアウト上の制約が発生した場合には、素子の
レイアウトは、電源配線、接地配線のレイアウトより優
先される。この結果、電源配線および接地配線の抵抗が
高くなった場合には、電源ノイズによる誤動作のおそれ
があった。

【００２１】本発明の目的は、電源ノイズの発生を抑え
て誤動作を防止し、かつ十分な電圧供給能力を有する電
圧発生回路を備えた半導体集積回路を提供することにあ
る。本発明の別の目的は、複数のポンピング回路に供給
されるパルス信号の位相を容易にずらすことにある。本
発明の別の目的は、複数のポンピング回路に供給される
パルス信号が途中で途切れることを防止し、ポンピング
回路の誤動作を防止することにある。

【００２２】本発明の別の目的は、集積回路内のメモリ
セルへのデータの読み書きを確実に行い、メモリセルに
記憶されたデータを確実に保持することにある。本発明
の別の目的は、集積回路の基板に確実に基板電圧を供給
することにある。

【００２３】

【課題を解決するための手段】図１は、請求項１に記載
の発明の基本原理を示すブロック図である。

【００２４】請求項１の半導体集積回路は、発振回路２
３と複数の電圧発生回路２１とを備えている。発振回路
２３は、制御信号ENが活性化期間中にパルス信号OSCを
発生する。電圧発生回路２１は、パルス信号OSCを受け
て所定の電圧Vを発生する。この際、各電圧発生回路２
１は、それぞれ異なるポンピングタイミングで動作する
ため、各電圧発生回路２１のピーク電流の発生時期が相
互にずれる。この結果、電源ノイズの発生が軽減され、
集積回路の誤動作が防止される。

【００２５】また、ピーク電流の発生時期がずれること
で、電源の電圧降下が軽減されるため、パルス信号の振
幅OSCが小さくなることが防止される。したがって、各
電圧発生回路２１の電圧供給能力が低下することはな
い。この結果、電圧Vが供給される回路は確実に動作す
る。また、回路の高速化が可能になる。図２は、請求項
２ないし請求項６に記載の発明の基本原理を示すブロッ
ク図である。

【００２６】請求項２の半導体集積回路は、複数の電圧
発生回路２１を備えている。各電圧発生回路２１は、発
振回路２３およびポンピング回路２５を備えている。発
振回路２３は、制御信号ENが活性化期間中にパルス信号
OSCを発生する。ポンピング回路２５は、パルス信号OSC
を受けて所定の電圧Vを発生する。この際、各ポンピン
グ回路２５は、それぞれ異なるポンピングタイミングで
動作するため、各ポンピング回路２５のピーク電流の発
生時期が相互にずれる。この結果、電源ノイズの発生が
軽減され、集積回路の誤動作が防止される。

【００２７】また、ピーク電流の発生時期がずれること
で、電源の電圧降下が軽減されるため、各ポンピング回
路２５の電圧供給能力が低下することはない。この結
果、電圧Vが供給される回路は、確実に動作する。ま
た、回路の高速化が可能になる。請求項３の半導体集積
回路では、各発振回路２３に位相調整回路２７が備えら
れている。位相調整回路２７により、各発振回路２３か
ら出力されるパルス信号OSCは位相を相互にずらして出
力される。このため、各ポンピング回路２５は、異なる
ポンピングタイミングで動作する。また、ポンピング回
路２５は同一のものが使用可能であり、レイアウト設計
等の設計工数が低減される。

【００２８】請求項４の半導体集積回路では、各発振回
路２３に出力保持回路２９が備えられている。出力保持
回路２９により、発振回路２３は、制御信号ENの非活性
化時に、パルス信号OSCをエッジまで出力した後、発振
を停止する。したがって、制御信号ENがどのようなタイ
ミングで非活性化されても、発振回路２３から出力され
るパルス信号OSCが途中で途切れることが防止される。
この結果ポンピング回路２５のポンピング動作が中途半
端で終わることが防止される。

【００２９】各発振回路２３のパルス信号OSCは、位相
調整回路２７により位相が相互にずれており、制御信号
ENの非活性時において、パルス信号OSCの位相は様々で
ある。しかし、出力保持回路２９により、全てのパルス
信号OSCが、常にエッジまで出力される。請求項５の半
導体集積回路では、発振回路２３のパルス信号OSCを出
力する段に、このパルス信号OSCの振幅を大きくする別
電源V2が供給されている。振幅の大きいパルス信号OSC
をポンピング回路２５に供給することで、ポンピング回
路２５の電圧発生能力が向上する。各ポンピング回路２
５は、それぞれ異なるポンピングタイミングで動作し、
ピーク電流の発生時期が相互にずれている。このため、
ポンピング回路２５に振幅の大きいパルス信号OSCを供
給しても、電源ノイズは十分に軽減される。

【００３０】請求項６の半導体集積回路では、電圧発生
回路２１により発生した電圧Vは、メモリセルMCに接続
されたワード線WLの低レベル電圧として使用される。ワ
ード線WLは、半導体集積回路のほぼ全体に配線される信
号であり、ワード線WLに電圧Vを供給するための配線
は、長大なものになる。さらに、メモリセルMCをアクセ
スしている以外のワード線WLは、全て低レベルになって
いる。このため、電圧発生回路２１は、多数のワード線
WLに低レベル電圧を供給する必要がある。各ポンピング
回路２５は、非常に大きい駆動能力が必要になり、総駆
動電流はかなり大きくなる。しかし、各ポンピング回路
２５のピーク電流の発生時期がずれているため、電源の
電圧降下が軽減される。したがって、電圧V（低レベル
電圧）が確実に発生し、ワード線WLに供給される。この
結果、メモリセルMCに記憶されたデータの保持特性が向
上する。

【００３１】図３は、請求項７に記載の発明の基本原理
を示すブロック図である。請求項７の半導体集積回路で
は、電圧発生回路２１により発生した電圧Vが、メモリ
セルMCに接続されたワード線WLの高レベル電圧として使
用される。ワード線WLは、半導体集積回路のほぼ全体に
配線される信号であり、ワード線WLに電圧Vを供給する
ための配線は、長大なものになる。このため、各ポンピ
ング回路２５は、非常に大きい駆動能力が必要になり、
総駆動電流はかなり大きくなる。しかし、ポンピング回
路２５のポンピングタイミングをずらすことで、ピーク
電流の発生時期を相互にずらしているため、電源ノイズ
の発生が軽減される。

【００３２】また、ピーク電流の発生時期がずれること
で、電源の電圧降下が軽減されるため、電圧V（高レベ
ル電圧）がワード線WLに確実に供給され、メモリセルMC
へのデータの読み書きが確実に行われる。図４は、請求
項８に記載の発明の基本原理を示すブロック図である。
請求項８の半導体集積回路では、電圧発生回路２１によ
り発生した電圧Vが、集積回路の基板電圧として使用さ
れる。各ポンピング回路２５は、ポンピングタイミング
を相互にずらし、ピーク電流の発生時期をずらしている
ため、電流値が低減され、電源ノイズの発生が軽減され
る。

【００３３】図５は、請求項９および請求項１０に記載
の発明の基本原理を示すブロック図である。請求項９の
半導体集積回路は、発振回路２３およびポンピング回路
２５を有する電圧発生回路２１を備えている。発振回路
２３は、出力保持回路２９を備えている。出力保持回路
２９により、発振回路２３は、制御信号ENの非活性化時
に、パルス信号OSCをエッジまで出力した後、発振を停
止する。したがって、制御信号ENがどのようなタイミン
グで非活性化されても、発振回路２３から出力されるパ
ルス信号OSCが途中で途切れることが防止され、ポンピ
ング回路２５の誤動作が防止される。この結果、ポンピ
ング回路２５のポンピング動作が中途半端で終わること
が防止される。

【００３４】請求項１０の半導体集積回路は、発振回路
２３およびポンピング回路２５を有する電圧発生回路２
１を備えている。発振回路２３のパルス信号OSCを出力
する段には、このパルス信号OSCの振幅を大きくする別
電源V2が供給されている。振幅の大きいパルス信号OSC
をポンピング回路２５に供給することで、ポンピング回
路２５の電圧発生能力が高められる。

【００３５】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図６は、本発明の半導体集積回路の第
１の実施形態の全体構成を示している。本実施形態は、
請求項１、請求項３、請求項７に対応している。この実
施形態の半導体集積回路は、p形シリコン基板上にDRAM
３１として形成されている。DRAM３１は、CMOSプロセス
を使用して形成されている。

【００３６】DRAM３１には、４つのメモリセルアレイ３
３が配置されている。メモリセルアレイ３３は、図７に
示すように、縦横に配置された複数のメモリセルMCを有
している。メモリセルアレイ３３には、図の横方向に沿
ってワード線WLが配線され、このワード線WLに複数のメ
モリセルMCが接続されている。また、メモリセルアレイ
３３には、ワード線WLに直交する複数のビット線BLが配
線されている。各ビット線BLの配線方向の端には、それ
ぞれセンスアンプ（図示せず）が配置されている。

【００３７】図６に示したDRAM３１の中央には、図の横
方向に、周辺回路部３５が２箇所に形成されている。周
辺回路部３５には、図示しないパッド、入力バッファ、
出力バッファ等が配置されている。DRAMの中央には、図
の縦方向に、制御回路部３７が２箇所に形成されてい
る。各制御回路部３７には、高電圧発生回路３９ａ、３
９ｂが交互に２つずつ配置されている。高電圧発生回路
３９ａ、３９ｂは、ワード線WLの高レベル電圧であるブ
ースト電圧VPPを発生する回路である。図の上側の制御
回路部３７には、発振回路４１および制御信号発生回路
４３が配置されている。また、制御回路部３７には、図
示しない基板電圧発生回路等が配置されている。

【００３８】ワード線WLは、DRAMのほぼ全体に配線され
ている。このため、これ等ワード線WLにブースト電圧VP
P等を供給する配線は長大であり、大きな配線容量を有
している。発振回路４１は、図８に示すように、パルス
信号OSCを発生する発振器４５と、パルス信号OSCを位相
の異なるパルス信号に変換する２つの出力回路４７ａ、
４７ｂと、２つのインバータを縦続接続した遅延回路４
９（位相調整回路に対応する）とで構成されている。

【００３９】発振器４５は、３つのインバータを縦続接
続したインバータ列５１と、NANDゲート５３と、インバ
ータ５５とで構成されている。インバータ列５１の出力
は、NANDゲート５３の一方の入力に接続されている。NA
NDゲート５３の他方の入力には、制御信号ENが供給され
ている。NANDゲート５３の出力には、インバータ５５の
入力が接続されている。インバータ５５の出力は、ノー
ドN7に接続されている。ノードN7は、インバータ列5１
の入力および遅延回路４９の入力に接続されている。ノ
ードN7からは、パルス信号OSCが出力される。

【００４０】出力回路４７ａは、２入力のNORゲートと
４つのインバータとを縦続接続した回路５７ａ、５７ｂ
と、２つのインバータ５９、６１と、２つの２入力のNO
Rゲート６３ａ、６３ｂとで構成されている。回路５７
ａの一方の入力には、インバータ５９を介してノードN7
が接続されている。回路５７ａの他方の入力には、回路
５７ｂの３段目のインバータの出力が接続されている。
回路５７ｂの一方の入力には、インバータ６１を介し
て、インバータ５９の出力が接続されている。回路５７
ｂの他方の入力には、回路５７ａの３段目のインバータ
の出力が接続されている。NORゲート６３ａの一方の入
力には、回路５７ａの２段目のインバータの出力が接続
されている。NORゲート６３ａの他方の入力には、テス
ト信号TST1が接続されている。NORゲート６３ｂの一方
の入力には、回路５７ｂの２段目のインバータの出力が
接続されている。NORゲート６３ｂの他方の入力には、
テスト信号TST1が接続されている。NORゲート６３ａの
出力はノードN00に接続され、回路５７ａの出力はノー
ドN01に接続され、回路５７ｂの出力はノードN02に接続
され、NORゲート６３ｂの出力はノードN03に接続されて
いる。

【００４１】出力回路４７ｂは、出力回路４７ａと同一
の回路で構成されている。出力回路４７ｂのインバータ
５９の入力には、遅延回路４９の出力が接続されてい
る。出力回路４７ｂには、パルス信号OSCを遅延回路４
９の遅延時間だけ遅らせたパルス信号が入力される。出
力回路４７ｂでは、NORゲート６３ａの出力はノードN10
に接続され、回路５７ａの出力はノードN11に接続さ
れ、回路５７ｂの出力はノードN12に接続され、NORゲー
ト６３ｂの出力はノードN13に接続されている。

【００４２】高電圧発生回路３９ａは、図９に示すよう
に、nMOSからなる４つのキャパシタ６５ａ、６５ｂ、６
５ｃ、６５ｄと、１１個のnMOSと、２つのpMOS６９ａ、
６９ｂとで構成されている。キャパシタ６５ａ、６５
ｂ、６５ｃ、６５ｄのソースとドレインと基板とには、
それぞれ、ノードN03、N00、N02、N01に接続されてい
る。キャパシタ６５ｂのゲートには、nMOS６７ａのゲー
トおよびソースと、nMOS６７ｂ、６７ｃのソースと、nM
OS６７ｄ、６７ｇのゲートとが接続されている。キャパ
シタ６５ａのゲートには、nMOS６７ｅのゲートおよびソ
ースと、nMOS６７ｆ、６７ｇのソースと、nMOS６７ｈ、
６７ｃのゲートとが接続されている。nMOS６７ｂ、６７
ｆのゲートには、テスト信号TST2が接続されている。キ
ャパシタ６５ｃのゲートには、nMOS６７ｊ、６７ｄのソ
ースと、pMOS６９ａのソースと、pMOS６９ｂのゲートと
が接続されている。キャパシタ６５ｄのゲートには、nM
OS６７ｋ、６７ｈのソースと、pMOS６９ｂのソースと、
pMOS６９ａのゲートとが接続されている。nMOS６７ｊ、
６７ｋ、６７ｍのゲートは電源電圧VCCに接続されてい
る。pMOS６９ａ、６９ｂのドレインには、nMOS６７ｍの
ソースが接続されている。pMOS６９ａ、６９ｂのドレイ
ンからはブースト電圧VPPが出力されている。nMOS６７
ａ〜６７ｍのドレインには、電源電圧VCCが供給されて
いる。この実施形態では、電源電圧VCCは２．５Vにさ
れ、ブースト電圧VPPは２．９Vにされている。

【００４３】高電圧発生回路３９ｂは、高電圧発生回路
３９ａと同一の回路で構成されている。キャパシタ６５
ａ、６５ｂ、６５ｃ、６５ｄのソースおよびドレイン
は、それぞれ、ノードN13、N10、N12、N11に接続されて
いる。テスト信号TST2は、通常動作時に電源電圧VCCに
され、バーンイン試験時にブースト電圧VPPにされる信
号である。テスト信号TST2に外部からブースト電圧VPP
を供給することで、高電圧発生回路３９ａ、３９ｂの電
圧発生能力が低減される。この結果、キャパシタ６５
ａ、６５ｂ、６５ｃ、６５ｄのゲート電圧が過剰に昇圧
されることが防止され、nMOS６７ｋ、６７ｊのゲート酸
化膜の劣化あるいは破壊が防止される。

【００４４】図８の発振器４５に供給される制御信号EN
は、図１０に示すように、制御信号発生回路４３から出
力されている。制御信号発生回路４３は、ブースト電圧
VPPの電圧検知回路７１と、インバータ７３とで形成さ
れている。電圧検知回路７１は、直列に接続された抵抗
R1、R2と、pMOS７５ａ、７７ａ、と、nMOS７５ｂ、７７
ｂと、nMOS７９とで構成されている。抵抗R1の一端は接
地され、抵抗R2の一端には、ブースト電圧VPPが供給さ
れている。

【００４５】pMOS７５ａ、７７ａのソースには、内部電
源電圧Viiが供給されている。内部電源電圧Viiは、外部
から供給される電源電圧VCC（3.3Vあるいは2.5V）を２V
に降圧することで生成されている。pMOS７５ａのドレイ
ンは、nMOS７５ｂのドレインに接続されている。pMOS７
７ａのドレインは、nMOS７７ｂのドレインに接続されて
おり、検出信号DCTBとして出力されている。pMOS７５
ａ、７７ａのゲートとpMOS７５ａのドレインは相互に接
続されており、カレントミラー回路を構成している。nM
OS７９のソースは接地され、nMOS７９のドレインはnMOS
７５ｂ、７７ｂのソースに接続されている。nMOS７５ｂ
のゲートには、抵抗R1、R2により分圧されたノードN8が
接続されている。nMOS７７ｂ、７９のゲートには、参照
電圧VREFが供給されている。

【００４６】検知信号DCTBは、インバータ７３の入力に
接続されている。インバータ７３の出力は、制御信号EN
として出力されている。上述した高電圧発生回路３９
ａ、３９ｂは、制御信号ENが高レベルときにそれぞれ動
作する。図１０に示した制御信号発生回路４３では、制
御信号ENは、ブースト電圧VPPが所定以下の電圧になっ
たときに高レベルになる。

【００４７】すなわち、ブースト電圧VPPが所定以下の
電圧の場合、電圧検知回路７１のノードN8の電圧が参照
電圧VREFより低くなり、pMOS７５ａ、７７ａのオン抵抗
が上がる。このため、検出信号DCTBは低レベルになり、
制御信号ENは高レベルになる。ブースト電圧VPPが所定
の電圧より高く、電圧検知回路７１のノードN8の電圧が
参照電圧VREFより高いときには、pMOS７５ａ、７７ａの
オン抵抗が下がる。このため、検出信号DCTBは高レベル
になり、制御信号ENは低レベルになる。

【００４８】制御信号ENが高レベルになると、図８に示
した発振器４５は、発振を開始し、ノードN7にパルス信
号OSCを出力する。出力回路４７ａは、パルス信号OSCを
受け、ノードN00、N01、N02、N03からパルス信号を出力
する。出力回路４７ｂは、遅延回路４９により遅延され
たパルス信号OSCを受け、ノードN10、N11、N12、N13か
らパルス信号を出力する。

【００４９】位相のずれた各パルス信号は、図９に示し
た高電圧発生回路３９ａ、３９ｂに供給される。この
際、高電圧発生回路３９ａ、３９ｂのnMOS６７ｃ、６７
ｄ、６７ｇ、６７ｈは、パルス信号の入力に応じて動作
し、キャパシタ６５ｃ、６５ｄのゲート側のノードに、
交互に電源電圧VCCを供給する。キャパシタ６５ｃ、６
５ｄは、交互に充放電され、供給された電源電圧VCCか
らブースト電圧VPPを発生する。

【００５０】pMOS６９ａ、６９ｂは、キャパシタ６５
ｃ、６５ｄの充放電により発生したブースト電圧VPPを
交互に出力する。そして、出力されたブースト電圧VPP
が、ワード線WLの高レベル電圧として使用される。高電
圧発生回路３９ａ、３９ｂは、それぞれ異なるタイミン
グでポンピング動作するため、ピーク電流の発生時期が
相互にずれる。したがって、電源ノイズの発生が軽減さ
れ、誤動作が防止される。

【００５１】なお、nMOS６７ａ、６７ｅは、ソース側の
ノードが所定の電圧以上にならないようにするためのク
ランプ回路である。nMOS６７ｊ、６７ｋ、６７ｍは、ソ
ース側のノードが所定の電圧以下にならないようにする
ためのクランプ回路である。以上のように構成された半
導体集積回路では、電圧発生回路３９ａ、３９ｂに供給
されるパルス信号の発振タイミングをずらした。このた
め、ピーク電流の発生時期を相互にずらすことができ、
電源ノイズの発生を軽減することができる。したがっ
て、電源ノイズにより回路が誤動作することを防止する
ことができる。

【００５２】ピーク電流の発生時期を相互にずらしたの
で、電源の電圧降下を低減することができる。この結
果、ワード線WLを確実にブーストすることができ、メモ
リセルMCへのデータの読み書きを確実に行うことができ
る。ワード線WLのブースト動作を高速に行うことがで
き、メモリセルMCへのデータの読み書きを高速に行うこ
とができる。

【００５３】図１１は、本発明の半導体集積回路の第２
の実施形態を示している。本実施形態は、請求項２ない
し請求項４、請求項６に対応している。なお、従来技術
で説明した回路と同一の回路および第１の実施形態と同
一の回路については、同一の符号を付し、これ等の回路
については、詳細な説明を省略する。

【００５４】この実施形態では、DRAM３１の各制御回路
部３７には、負電圧発生回路８１ａ、８１ｂが交互に２
つずつ配置されている。図の上側の制御回路部３７に
は、制御信号発生回路８３が配置されている。負電圧発
生回路８１ａは、図１２に示すように、発振回路８５
と、ポンピング回路３とで構成されている。

【００５５】発振回路８５は、図１９に示した発振回路
２のNANDゲート７がRSフリップフロップ回路８７（出力
保持回路に対応する）に置き換わったこと、入力に制御
信号ENを接続したインバータ８９が追加されたこと、お
よび、遅延回路９１（位相調整回路に対応する）が追加
されたことを除き、発振回路２と同一である。すなわ
ち、RSフリップフロップ回路８７（以下F/F回路と称す
る）の一方のNANDゲート８７ａの入力には、インバータ
８９の出力が接続されている。F/F回路８７の他方のNAN
Dゲート８７ｂの入力には、インバータ列４の出力が接
続されている。NANDゲート８７ｂの出力は、インバータ
列５の入力に接続されている。遅延回路９１は、縦続接
続された２つのインバータから構成されている。この発
振回路８５では、遅延回路９１は使用しないため、遅延
回路９１の入力は接地されている。

【００５６】そして、図１９に示した発振回路２と同様
に、インバータ列６の出力が、インバータ列４の入力に
帰還され、発振回路８５が形成されている。また、発振
回路８５と負電圧発生回路８１ａの接続関係は、図１９
と同一にされている。制御信号ENは、図１３に示すよう
に、制御信号発生回路８３から出力されている。制御信
号発生回路８３は、リセット電圧VNの電圧を検知する電
圧検知回路９３ａ、９３ｂと、２入力のNANDゲート９５
ａ、９５ｂ、９５ｃと、インバータ９５ｄとで構成され
ている。

【００５７】電圧検知回路９３ａは、pMOS９７ａ、９９
ａ、nMOS９７ｂ、９９ｂ、およびインバータ１０１ａで
構成されている。pMOS９７ａ、９９ａおよびnMOS９７ｂ
のゲートは、接地されている。pMOS９７ａ、９９ａのソ
ースには、内部電源電圧Viiが供給されている。nMOS９
７ｂのソースには、リセット電圧VNが供給されている。
pMOS９７ａおよびnMOS９７ｂのドレインは、ノードN10a
を介してnMOS９９ｂのゲートに接続されている。nMOS９
９ｂのソースは接地されている。pMOS９９ａおよびnMOS
９９ｂのドレインは、インバータ１０１ａの入力に接続
されている。インバータ１０１ａからは検知信号DCT1が
出力され、NANDゲート９５ａの一方の入力に供給されて
いる。NANDゲート９５ａの他方の入力には、ワード線WL
の活性化信号を生成するための信号BACTをインバータ９
５ｄで反転した信号が供給されている。

【００５８】電圧検知回路９３ｂは、電圧検知回路９３
ａと同一の論理の回路で構成されており、pMOS９７ａ、
９９ａ、nMOS９７ｃ、９９ｂ、およびインバータ１０１
ｂで構成されている。電圧発生回路９３ａ、９３ｂは、
nMOS９７ｂおよびnMOS９７ｃの素子サイズが異なる以
外、同一の回路である。pMOS９７ａおよびnMOS９７ｂの
ドレインは、ノードN10bを介してnMOS９９ｂのゲートに
接続されている。電圧検知回路９３ｂのインバータ１０
１ｂからは検知信号DCT2が出力され、NANDゲート９５ｂ
の一方の入力に供給されている。NANDゲート９５ｂの他
方の入力には、信号BACTが供給されている。

【００５９】NANDゲート９５ａ、９５ｂの出力は、NAND
ゲート９５ｃの一方および他方の入力にそれぞれ接続さ
れている。NANDゲート９５ｃからは制御信号ENが出力さ
れている。電圧検知回路９３ａでは、リセット電圧VNが
所定の電圧V1より高いとき、nMOS９７ｂのゲート・ソー
ス間電圧は小さくなり、ノードN10は高レベルになる。
このため、nMOS９９ｂはオンし、検出信号DCT1は高レベ
ルになる。また、リセット電圧VNが所定の電圧V1より低
いとき、nMOS９７ｂのゲート・ソース間電圧は大きくな
り、ノードN10は低レベルになる。このため、nMOS９９
ｂはオフし、検出信号DCT1は低レベルになる。pMOS９７
ａ、９９ａは定電流源として動作している。

【００６０】電圧検知回路９３ｂでも同様に、リセット
電圧VNが所定の電圧V2より高いとき、検出信号DCT2は高
レベルになり、リセット電圧VNが所定の電圧V1より低い
とき、検出信号DCT2は低レベルになる。ここで、V1＞V2
である。電圧V1、V2は、nMOS９７ｂおよびnMOS９７ｃの
素子サイズにより所定の電圧に設定される。リセット電
圧VNが電圧V1より高いときには、検知信号DCT1、DCT2は
共に高レベルになる。リセット電圧VNが電圧V1と電圧V2
との間のときには、検知信号DCT1が低レベル、検知信号
DCT2が高レベルになる。リセット電圧VNが電圧V2より低
いときには、検知信号DCT1、DCT2は共に低レベルにな
る。

【００６１】一方、電圧発生回路８１ｂは、図９に示し
た電圧発生回路８１ａと同一の発振回路８５、ポンピン
グ回路３を有している。負電圧発生回路８１ｂでは、制
御信号ENは、遅延回路９１の入力に供給されている。遅
延回路９１の出力は、インバータ８９の入力に接続され
ている。すなわち、電圧発生回路８１ａ、８１ｂは、遅
延回路９１の接続のみ相違している。

【００６２】なお、遅延回路９１は、最上層の配線のレ
イアウトを変更することで、接続を切り替えることがで
きる。したがって、負電圧発生回路８１ａ、８１ｂは、
最上層の配線以外、レイアウトデータは同一である。上
述した負電圧発生回路８１ａ、８１ｂは、制御信号ENが
高レベル、停止信号STOPBが高レベルのときにそれぞれ
動作する。

【００６３】制御信号ENは、リセット電圧VNが電圧V1よ
り高いときには、信号BACTの論理によらず高レベルにな
っている。制御信号ENは、リセット電圧VNが電圧V1と電
圧V2との間のときには、信号BACTが高レベルになったと
きのみ、すなわち、ワード線WLが活性化されるときのみ
高レベルになる。制御信号ENは、リセット電圧VNが電圧
V2より低いときには、信号BACTの論理によらず低レベル
になっている。

【００６４】停止信号STOPBは、DRAM３１を試験あるい
は評価する際に、必要に応じて外部からリセット電圧VN
を供給するための信号である。以下、停止信号STOPB
は、高レベルを保持しているとして説明する。

【００６５】制御信号ENが低レベルのとき、図１２およ
び図１４に示した発振回路８５は発振を停止しており、
ノードN5は高レベルになっている。このとき、F/F回路
８７の入力８７ａ、８７ｂおよび出力８７ｃ、８７ｄの
レベルは、それぞれ、高レベル、高レベル、低レベル、
高レベルになっている。制御信号ENが高レベルになる
と、F/F回路８７の入力８７ａは低レベルになり、出力
８７ｃは高レベルになる。

【００６６】図１５は、制御信号ENが高レベルになった
ときの電圧発生回路８１ａ、８１ｂの動作タイミングを
示している。制御信号ENが高レベルになると、電圧発生
回路８１ａ、８１ｂの発振回路８５は発振を開始し、パ
ルス信号OSC５ａ、OSC５ｂ等が生成される。パルス信号
OSC５ａ、OSC５ｂは、ポンピング回路３をポンピング動
作しリセット電圧VNを発生させる。この実施形態では、
リセット電圧VNを−0.5Vにするように、ポンピング回路
３が動作する。

【００６７】電圧発生回路８１ｂの発振回路８５では、
制御信号ENのF/F回路８７への伝搬が、電圧発生回路８
１ａの発振回路８５に比べて、遅延回路９１の遅延時間
だけ遅れる。このため、発振回路８５の発振開始タイミ
ングが相互にずれる。すなわち、電圧発生回路８１ａ、
電圧発生回路８１ｂのパルス信号OSC５ａ、５ｂは、位
相差を有する。この結果、ポンピング回路３のポンピン
グタイミングがずれ、ポンピング回路３のピーク電流に
時間的なずれが生じる。したがって、電圧発生回路８１
ａ、８１ｂを流れる電流が平均化され、電源ノイズが軽
減される。この結果、集積回路が電源ノイズにより誤動
作することが防止される。

【００６８】また、電源の電圧降下が軽減されるため、
パルス信号OSC５ａ、５ｂの振幅が小さくなることはな
い。したがって、各ポンピング回路３の電圧供給能力が
低下することはなく、所定のリセット電圧VNが確実に発
生する。この結果、各ワード線WLには、所定のリセット
電圧VNが供給されるため、メモリセルMCに記憶されたデ
ータの保持特性が向上する。

【００６９】ここで、ポンピング回路３は、ワード線WL
の活性化期間中（制御信号ENの活性化期間中）に動作
し、リセット電圧VNを発生している。このため、ワード
線WLの活性化／非活性化に必要な電流を所定時間内に供
給することができる。さらに、電源配線のピーク電流密
度が低減されるため、耐エレクトロマイグレーション特
性が向上する。

【００７０】一方、制御信号ENが低レベルになると、F/
F回路８７の入力８７ａが高レベルになる。このときF/F
回路８７の出力８７ｄが高レベルのときは、この高レベ
ルがそのまま保持され、発振回路８５の発振が停止す
る。F/F回路８７の出力８７ｄが低レベルのときは、入
力８７ｂが高レベルから低レベルになるのを待って、出
力８７ｄが高レベルになる。すなわち、F/F回路８７に
より、F/F回路８７の出力８７ｄの低レベルが、制御信
号ENの低レベルへの変化によって急に高レベルになるこ
とが防止される。このため、図１５に破線で示したよう
に、パルス信号OSC５ａ、OSC５ｂ等の低レベルが途中で
途切れることが防止される。この結果、ポンピング回路
３のポンピング動作が中途半端で終わることが防止され
る。また、パルス信号OSC５ａ、OSC５ｂ等は、順次発振
を停止していく。したがって、ポンピングの瞬時停止に
よる供給能力の低下を防止できる。

【００７１】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、ピーク電流の発生時期を相互にずらし
たので、電源の電圧降下を低減することができる。この
結果、ワード線WLのリセット動作を高速に行うことがで
きる。メモリセルMCに記憶されたデータの保持特性を向
上することができる。

【００７２】発振回路８５に遅延回路９１を形成し、最
上層の配線のレイアウトを変更することで、遅延回路９
１の接続を変更できるようにした。このため、容易に遅
延時間の調整を行うことができ、レイアウト設計の工数
を低減することができる。

【００７３】発振回路８５にF/F回路８７を形成し、制
御信号ENの非活性化時に、パルス信号OSC5ａ、OSC5b等
が途中で途切れることなく、所定のエッジまで出力する
ようにした。このため、ポンピング回路３の誤動作を防
止することができ、電源電流が増大することを防止する
ことができる。図１６は、本発明の半導体集積回路の第
３の実施形態を示している。本実施形態は、請求項５に
対応している。なお、従来技術で説明した回路と同一の
回路および第１の実施形態と同一の回路については、同
一の符号を付し、これ等の回路については、詳細な説明
を省略する。

【００７４】この実施形態では、電圧発生回路８１ａ、
８１ｂは、第２の実施形態のポンピング回路３の代わり
に、ポンピング回路１０３を備えている。電圧発生回路
８１ａ、８１ｂは、第１の実施形態と同様に、異なるタ
イミングで各ポンピング回路１０３を動作する。ポンピ
ング回路１０３は、レベルシフタ１０５と、３つのイン
バータを縦続接続したインバータ列１０７とを有してい
る。

【００７５】レベルシフタ１０５は、直列に接続された
pMOS１０９ａ、nMOS１０９ｂと、直列に接続されたpMOS
１１１ａ、nMOS１１１ｂと、インバータ１１３とで構成
されている。pMOS１０９ａ、１１１ａのソースには、外
部からの電源電圧VCC（3.3Vあるいは2.5V）が供給され
ている。nMOS１０９ｂ、１１１ｂのソースは接地されて
いる。nMOS１０９ｂのゲートには、ノードN1が接続さ
れ、nMOS１１１ｂのゲートには、ノードN1をインバータ
１１３で反転した信号が接続されている。pMOS１０９ａ
のゲートには、pMOS１１１ａのドレインが接続され、pM
OS１１１ｂのゲートには、pMOS１０９ａのドレインが接
続されている。pMOS１１１ａのドレインは、ノードN11
を介してインバータ列１０７の入力に接続されている。

【００７６】インバータ列１０７は、図１２に示したイ
ンバータ列９と同一の大きさに形成されている。インバ
ータ列１０７の各インバータのpMOSには電源電圧VCCが
供給されている。上述したDRAMでは、ノードN1から供給
されるパルス信号OSC５ａ、OSC５ｂは、レベルシフタ１
０５により、高レベルが内部電源電圧Viiから電源電圧V
CCに変換され、ノードN11に出力される。

【００７７】インバータ列０１７では、ノードN11に出
力されたパルス信号を駆動能力を増大しながらノードN5
に伝搬する。そして、ノードN5には、高レベルが電源電
圧VCCのパルス信号OSC５ａ（またはOSC５ｂ）が発生す
る。そして、ポンピング回路１０３は、パルス信号OSC
５ａ（またはOSC５ｂ）を受けてキャパシタ１１を充放
電し、リセット電圧VNを発生する。

【００７８】この実施形態においても、上述した第２の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、キャパシタ１１に供給されるパルス信
号OSC５ａ、OSC５ｂの高レベルを電源電圧VCCして、パ
ルス信号OSC５ａ、OSC５ｂの振幅を大きくした。このた
め、ポンピング回路１０３のリセット電圧VNの発生能力
を高めることができる。

【００７９】各ポンピング回路１０３は、異なるタイミ
ングでポンピング動作するため、振幅の大きいパルス信
号OSC５ａ、OSC５ｂをキャパシタ１１に与えても、電源
ノイズが増大することを防止することができる。図１７
は、本発明の半導体集積回路の第４の実施形態を示して
いる。本実施形態は、請求項８ないし請求項１０に対応
している。なお、従来技術で説明した回路と同一の回路
および第１の実施形態と同一の回路については、同一の
符号を付し、これ等の回路については、詳細な説明を省
略する。

【００８０】この実施形態では、DRAM等の半導体集積回
路内に、基板電圧VBBを発生するための負電圧発生回路
１１５が形成されている。負電圧発生回路１１５は、発
振回路８５とポンピング回路１１７とで構成されてい
る。ポンピング回路１１７は、第２の実施形態のポンピ
ング回路３に、第３の実施形態のレベルシフタ１０５を
備えて構成されている。また、ポンピング回路１１７の
出力は、基板電圧VBBに供給されている。インバータ列
１０７の各インバータのpMOSには電源電圧VCCが供給さ
れている。

【００８１】この実施形態においても、上述した第２お
よび第３の実施形態と同様の効果を得ることができる。
なお、第１の実施形態では、DRAM３１にワード線WLのブ
ースト電圧VPPを発生する高電圧発生回路３９ａ、３９
ｂを配置した例について述べた。高電圧発生回路の適用
は、ワード線WLのブースト電圧VPPの発生だけに限られ
ない。例えば、電流供給用のnMOSのゲートに印加される
高電圧信号の発生回路に適用してもよい。また、p形シ
リコン基板の基板電圧の発生回路に適用してもよい。

【００８２】第２の実施形態では、DRAMに負電圧発生回
路８１ａ、８１ｂを配置した例について述べた。本発明
はかかる実施形態に限定されるものではない。例えば、
接地電圧より低い内部電圧を発生する必要がある全ての
半導体集積回路に適用することができる。また、システ
ムLSIにDRAMが搭載される場合、このDRAMのリセット電
圧VNを発生するために適用してもよい。

【００８３】負電圧発生回路の適用は、ワード線WLのリ
セット電圧VN、基板電圧VBBの発生回路だけに限られな
い。例えば、電流供給用のpMOSのゲートに印加される負
電圧信号の発生回路に適用してもよい。また、半導体集
積回路に、負電圧発生回路と高電圧発生回路とを両方配
置してもよい。

【００８４】さらに、第１の実施形態では、CMOSプロセ
スを使用した例を述べたが、バイポーラプロセスを使用
して、高電圧発生回路を形成してもよい。図１８に示す
ように、１つの発振回路８５に対して、複数のポンピン
グ回路３を構成してもよい。

【００８５】

【発明の効果】請求項１および請求項２の半導体集積回
路では、電圧発生回路のピーク電流の発生時期を相互に
ずらすことで、電源ノイズの発生を軽減することがで
き、集積回路の誤動作を防止することができる。また、
電圧発生回路のピーク電流の発生時期を相互にずらすこ
とで、電源の電圧降下を軽減することができ、電圧発生
回路の電圧供給能力が低下することを防止することがで
きる。

【００８６】請求項３の半導体集積回路では、パルス信
号の位相を容易にずらすことができる。請求項４の半導
体集積回路では、パルス信号が途中で途切れることを防
止することができ、電圧発生回路の誤動作を防止するこ
とができる。請求項５の半導体集積回路では、パルス信
号の振幅を大きくすることができ、電圧発生回路の電圧
発生能力を向上することができる。

【００８７】請求項６の半導体集積回路では、ワード線
に低レベル電圧を確実に供給することができ、メモリセ
ルに記憶されたデータの保持特性を向上することができ
る。請求項７の半導体集積回路では、ワード線に高レベ
ル電圧を確実に供給することができ、メモリセルMCへの
データの読み書きを確実に行うことができる。請求項８
の半導体集積回路では、集積回路に基板に基板電圧を確
実に供給することができる。

【００８８】請求項９の半導体集積回路では、パルス信
号が途中で途切れることを防止することができ、電圧発
生回路の誤動作を防止することができる。請求項１０の
半導体集積回路では、パルス信号の振幅を大きくするこ
とができ、電圧発生回路の電圧発生能力を向上すること
ができる。

【図面の簡単な説明】

【図１】請求項１に記載の発明の基本原理を示すブロッ
ク図である。

【図２】請求項２ないし請求項６に記載の発明の基本原
理を示すブロック図である。

【図３】請求項７に記載の発明の基本原理を示すブロッ
ク図である。

【図４】請求項８に記載の発明の基本原理を示すブロッ
ク図である。

【図５】請求項９および請求項１０に記載の発明の基本
原理を示すブロック図である。

【図６】本発明の半導体集積回路の第１の実施形態を示
す全体図である。

【図７】図６のメモリセルアレイを示す回路図である。

【図８】図６の発振回路の詳細を示す回路図である。

【図９】図６の高電圧発生回路を示す回路図である。

【図１０】図６の制御信号発生回路を示す回路図であ
る。

【図１１】本発明の半導体集積回路の第２の実施形態を
示す全体図である。

【図１２】図１１の負電圧発生回路を示す回路図であ
る。

【図１３】図１１の制御信号発生回路を示す回路図であ
る。

【図１４】図１１の別の負電圧発生回路を示す回路図で
ある。

【図１５】第２の実施形態におけるパルス信号の波形を
示すタイミング図である。

【図１６】本発明の半導体集積回路の第３の実施形態に
おける負電圧発生回路を示す回路図である。

【図１７】本発明の半導体集積回路の第４の実施形態に
おける負電圧発生回路を示す回路図である。

【図１８】第２の実施形態において、発振回路に複数の
ポンピング回路を接続した例を示す回路図である。

【図１９】従来の負電圧発生回路を示す回路図である。

【図２０】従来の負電圧発生回路におけるパルス信号の
波形を示すタイミング図である。

【符号の説明】

３ポンピング回路４インバータ列５インバータ列３１ DRAM ３３メモリセルアレイ３５周辺回路部３７制御回路部３９ａ、３９ｂ高電圧発生回路４１発振回路４３制御信号発生回路４５発振器４７ａ、４７ｂ出力回路４９遅延回路５１インバータ列５３ NANDゲート５５インバータ５７ａ、５７ｂ回路５９、６１インバータ６３ａ、６３ｂ NORゲート６５ａ、６５ｂ、６５ｃ、６５ｄキャパシタ６７ａ、６７ｂ、６７ｃ、６７ｄ、６７ｅ nMOS ６７ｆ、６７ｇ、６７ｈ、６７ｊ、６７ｋ、６７ｍ nM
OS ６９ａ、６９ｂ pMOS ７１電圧検知回路７３インバータ７５ａ、７７ａ pMOS ７５ｂ、７７ｂ nMOS ７９ nMOS ８１ａ、８１ｂ負電圧発生回路８３制御信号発生回路８５発振回路８７ RSフリップフロップ回路（F/F回路）８７ａ、８７ｂ NANDゲート８９インバータ９１遅延回路９３電圧検知回路９５ａ、９５ｂ、９５ｃ NANDゲート９５ｄインバータ９７ａ、９９ａ pMOS ９７ｂ、９７ｃ、９９ｂ nMOS １０１インバータ１０３ポンピング回路１０５レベルシフタ１０７インバータ列１０９ａ、１１１ａ pMOS １０９ｂ、１１１ｂ nMOS １１３インバータ１１５負電圧発生回路１１７ポンピング回路 BACT 信号 BL ビット線 DCT1、DCT2 検知信号 DCTB 検知信号 EN 制御信号 MC メモリセル N00、N01、N02、N03、N10、N11、N12、N13 ノード N7、N8、N5、N12、N13 ノード OSC、OSC５ａ、OSC５ｂパルス信号 R1、R2 抵抗 STOPB 停止信号 TST1、TST2 テスト信号 VCC 電源電圧 V1、V2 電圧 Vii 内部電源電圧 VＮリセット電圧 VPP ブースト電圧 VREF 参照電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8242 Ｆターム(参考） 5B024 AA03 BA13 BA27 CA16 CA27 5F038 BB05 BG02 BG03 BG05 BG06 BG07 BG09 BH01 BH19 CA02 CA03 CA06 CD15 DF05 DF07 DF14 EZ20 5F083 GA11 GA12 HA04 HA05 LA05 LA30 ZA08

Claims

【特許請求の範囲】

【請求項１】制御信号の活性化期間中にパルス信号を
発生する発振回路と、前記パルス信号を受けてポンピン
グ動作し、所定の電圧を発生する複数の電圧発生回路と
を備え、前記各電圧発生回路は、それぞれ異なるポンピングタイ
ミングで前記電圧を発生することを特徴とする半導体集
積回路。
【請求項２】制御信号の活性化期間中にパルス信号を
発生する発振回路と、前記パルス信号を受けて所定の電
圧を発生するポンピング回路とを有する電圧発生回路を
複数備え、前記各ポンピング回路は、それぞれ異なるポンピングタ
イミングで前記電圧を発生することを特徴とする半導体
集積回路。
【請求項３】請求項１または請求項２記載の半導体集
積回路において、前記各発振回路は、前記各パルス信号の位相を相互にず
らす位相調整回路を備えたことを特徴とする半導体集積
回路。
【請求項４】請求項３記載の半導体集積回路におい
て、前記各発振回路は、前記制御信号の非活性化による該発
振回路の停止時に、前記パルス信号をエッジまで出力す
る出力保持回路を備えたことを特徴とする半導体集積回
路。
【請求項５】請求項１または請求項２記載の半導体集
積回路において、前記各発振回路の前記パルス信号を出力する段には、前
記パルス信号の振幅を大きくする別電源が供給されたこ
とを特徴とする半導体集積回路。
【請求項６】請求項１または請求項２記載の半導体集
積回路において、メモリセルと、該メモリセルに接続されたワード線とを
備え、前記電圧発生回路により発生する電圧は、前記ワード線
の低レベル電圧に使用されることを特徴とする半導体集
積回路。
【請求項７】請求項１または請求項２記載の半導体集
積回路において、メモリセルと、該メモリセルに接続されたワード線とを
備え、前記電圧発生回路により発生する電圧は、前記ワード線
の高レベル電圧に使用されることを特徴とする半導体集
積回路。
【請求項８】請求項１または請求項２記載の半導体集
積回路において、前記電圧発生回路により発生する電圧は、基板電圧に使
用されることを特徴とする半導体集積回路。
【請求項９】制御信号の活性化期間中にパルス信号を
発生する発振回路と、前記パルス信号を受けて所定の電
圧を発生するポンピング回路とを有する電圧発生回路を
備え、前記発振回路は、前記制御信号の非活性化による該発振
回路の停止時に、前記パルス信号をエッジまで出力する
出力保持回路を備えたことを特徴とする半導体集積回
路。
【請求項１０】制御信号の活性化期間中にパルス信号
を発生する発振回路と、前記パルス信号を受けて所定の
電圧を発生するポンピング回路とを有する電圧発生回路
を備え、前記パルス信号を出力する回路には、前記パルス信号の
振幅を大きくする別電源が供給されたことを特徴とする
半導体集積回路。