JP2008011649A - 半導体集積回路装置 - Google Patents

Abstract

【課題】装置全体のサイズが小さく、電源電圧を効率良く昇圧することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、電源電位Ｖｃｃから該電源電位よりも高い第１の昇圧電位ＶＰＰＳへ昇圧する第１のチャージポンプ回路ＣＰ１と、第１の昇圧電位を受けて該第１の昇圧電位のパルス信号を出力するパルス発生器ＰＧ２、および、第１の昇圧電位のパルスを受けて電源電位を第１の昇圧電位よりも高い第２の昇圧電位ＶＰＰＷへ昇圧するキャパシタＣｐｗを含む第２のチャージポンプ回路ＣＰ２とを備えている。
【選択図】図１

Description

本発明は、半導体集積回路装置に係り、例えば、ＤＲＡＭのワード線の電位を生成する半導体集積回路装置に関する。

半導体集積回路装置の微細化が進むとその装置の信頼性を確保するために、電源電圧を低下させる必要がある。しかし、ＤＲＡＭでは、ワード線の駆動電位を低くすると、データ読出し／データ書込みにおけるデータの信号量が低下する。従って、ＤＲＡＭのセルアレイに使用される電位は、周辺ロジック回路に使用される電位に比べて低電位化が困難である。例えば、ワード線の駆動電位（内部電源電位ＶＰＰ）は、外部からの電源電位（Ｖｃｃ）の約２倍の電位に設定されている。

一般に、電源電位Ｖｃｃを駆動電位ＶＰＰへ昇圧するために、チャージポンプ回路を使用する。チャージポンプ回路は、入力と出力との間をカップリング結合するポンプキャパシタを有する。ポンプキャパシタは、リングオシレータからクロック信号を受けて、カップリング効果によって出力側の電位を昇圧する。

例えば、ポンプキャパシタの出力側電極の当初電位をＶｃｃとし、その入力側電極へ入力されるクロック信号のパルス振幅をＶｃｃとする。この場合、理想的なチャージポンプ回路は、１つのポンプキャパシタによってＶｃｃ×２の昇圧電位を出力することができる。しかし、実際には、チャージポンプ回路を構成する素子（例えば、トランジスタ）のリーク電流等により昇圧効率は低下する。電源電圧を低下させると、チャージポンプ回路の昇圧効率はさらに低下することが知られている。

チャージポンプ回路の昇圧効率の低下を補償するために、複数のチャージポンプ回路を並列に接続し、電荷供給能力を向上させる方策がある。しかし、この方策では、低下傾向にある電源電圧を内部電源電位ＶＰＰまで昇圧させることはできない。また、半導体集積回路装置のチップサイズが増加してしまう。
特開２００４−２４７６８９号公報

装置全体のサイズが小さく、電源電圧を効率良く昇圧することができる半導体集積回路装置を提供することである。

本発明に係る実施形態に従った半導体集積回路装置は、電源電位から該電源電位よりも高い第１の昇圧電位へ昇圧する第１のチャージポンプ回路と、前記第１の昇圧電位を受けて該第１の昇圧電位のパルス信号を出力するパルス発生器、および、前記第１の昇圧電位のパルスを受けて前記電源電位を前記第１の昇圧電位よりも高い第２の昇圧電位へ昇圧するキャパシタを含む第２のチャージポンプ回路と、を備えている。

本発明に係る他の実施形態に従った半導体集積回路装置は、電源電位から該電源電位よりも高い第１の昇圧電位へ昇圧する第１のチャージポンプ回路と、前記第１の昇圧電位を受けて該第１の昇圧電位のパルス信号を出力するパルス発生器、および、前記第１の昇圧電位のパルスを受けて前記第１の昇圧電位を前記第１の昇圧電位よりも高い第２の昇圧電位へ昇圧するキャパシタを含む第２のチャージポンプ回路と、を備えている。

本発明に係るさらに他の実施形態に従った半導体集積回路装置は、電源電位から該電源電位よりも高い第１の昇圧電位へ昇圧する第１のチャージポンプ回路と、前記電源電位を受けて該電源電位のパルス信号を出力するパルス発生器、および、前記電源電位のパルスを受けて前記第１の昇圧電位を前記第１の昇圧電位よりも高い第２の昇圧電位へ昇圧するキャパシタを含む第２のチャージポンプ回路とを備え、前記キャパシタは、前記電源電位のパルスを受ける入力側電極と、前記第２の昇圧電位を生成する出力側電極とを含み、前記出力側電極の電位は、電源によって前記電源電位まで充電され、前記第１のチャージポンプの出力によって前記第１の昇圧電位まで昇圧され、さらに、前記入力側電極に入力される前記電源電位のパルスによって前記第２の昇圧電位まで昇圧されることを特徴とする。

本発明による半導体集積回路装置は、装置全体のサイズが小さく、電源電圧を効率良く昇圧することができる。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った昇圧回路１００の回路図である。昇圧回路は、例えば、ＤＲＡＭの半導体装置内に内蔵され、電源電圧Ｖｃｃを内部電位ＶＰＰＷへ昇圧して出力するように構成されている。内部電位ＶＰＰＷは、例えば、ＤＲＡＭのメモリセルに接続されたワード線を駆動するために使用される。

昇圧回路１００は、第１のチャージポンプ回路ＣＰ１および第２のチャージポンプ回路ＣＰ２を備えている。第１のチャージポンプ回路ＣＰ１は、電源電位Ｖｃｃを受けて電源電位Ｖｃｃのパルス信号を出力するパルス発生器ＰＧ１と、パルス発生器ＰＧ１からのパルス信号を受けて電源電位Ｖｃｃを第１の昇圧電位ＶＰＰＳへ昇圧するポンプキャパシタＣｐｓとを備えている。パルス発生器ＰＧ１は、例えば、リングオシレータである。

ポンプキャパシタＣｐｓの入力側電極は、ノードＥｓにおいてパルス発生器ＰＧ１の出力と接続されている。ポンプキャパシタＣｐｓの出力側電極は、ノードＦｓにおいてトランジスタＴ１に接続されている。トランジスタＴ１は、電源電位ＶｃｃとノードＦｓとの間に接続されており、ノードＦｓに電源電位Ｖｃｃを与える。ポンプキャパシタＣｐｓ、トランジスタＴ１、Ｔ２、Ｔ３、キャパシタＣ１は、１つの昇圧ユニットＢＵ１を構成している。本実施形態では、昇圧ユニットＢＵ１は１つだけ示されている。しかし、必要に応じて複数の昇圧ユニットＢＵ１をノードＥｓとチャージポンプ回路ＣＰ１の出力との間に並列接続してよい。複数の昇圧ユニットＢＵ１を並列接続することにより、第1のチャージポンプ回路ＣＰ１は、第１の昇圧電位ＶＰＰＳをより高くすることができる。

トランジスタＴ２がノードＧｓと第１のチャージポンプ回路ＣＰ１の出力との間に接続されている。トランジスタＴ２のゲートは、ノードＢｓに接続されている。ノードＢｓは、キャパシタＣ１を介してノードＤｓに接続されており、かつ、トランジスタＴ３を介してノードＧｓに接続されている。

第２のチャージポンプ回路ＣＰ２は、第１の昇圧電位ＶＰＰＳを受けて第１の昇圧電位ＶＰＰＳのパルス信号を出力するパルス発生器ＰＧ２と、パルス発生器ＰＧ２からのパルス信号を受けて電源電位Ｖｃｃを第２の昇圧電位ＶＰＰＷへ昇圧するポンプキャパシタＣｐｗとを備えている。パルス発生器ＰＧ２は、例えば、リングオシレータである。

ポンプキャパシタＣｐｗの入力側電極は、ノードＥｐにおいてパルス発生器ＰＧ２の出力と接続されている。ポンプキャパシタＣｐｗの出力側電極は、ノードＦｐにおいてトランジスタＴ４に接続されている。トランジスタＴ４は、電源電位ＶｃｃとノードＦｐとの間に接続されており、ノードＦｐに電源電位Ｖｃｃを与える。ポンプキャパシタＣｐｗ、トランジスタＴ４、Ｔ５、Ｔ６およびキャパシタＣ２は、１つの昇圧ユニットＢＵ２を構成している。本実施形態では、昇圧ユニットＢＵ２は１つだけ示されている。しかし、必要に応じて複数の昇圧ユニットＢＵ２をノードＥｐとチャージポンプ回路ＣＰ２の出力との間に並列接続してよい。複数の昇圧ユニットＢＵ２を並列接続ことによって、第２のチャージポンプ回路ＣＰ２は、第２の昇圧電位ＶＰＰＷをより速く昇圧することができる。

トランジスタＴ５がノードＧｐと第２のチャージポンプ回路ＣＰ２の出力との間に接続されている。トランジスタＴ５のゲートは、ノードＢｐに接続されている。ノードＢｐは、キャパシタＣ２を介して電位Ｄｐに接続されており、かつ、トランジスタＴ６を介してノードＧｐに接続されている。

第２の昇圧電位ＶＰＰＷは、ワード線（図示せず）に接続されており、データ読出し／データ書込み時にワード線を駆動するために使用される。

図２は、パルス発生器ＰＧ１の具体例を示す回路図である。パルス発生器ＰＧ１は、直列接続されたＮＡＮＤゲートＧ１および複数のインバータを備えている。ＮＡＮＤゲートＧ１は、入力ＩＮからの信号と、出力信号の反転信号とを入力し、これらの信号のＮＡＮＤ演算を行う。

トリガ信号がロウレベル（ＬＯＷ）であるときには、ＮＡＮＤゲートＧ１はハイレベル（ＨＩＧＨ）を出力する。このとき、パルス発生器ＰＧ１はロウを出力しているので、パルス信号は生成されていない。尚、ＮＡＮＤゲートＧ１は、出力信号の反転信号としてハイを受け取る。

トリガ信号がハイになると、ＮＡＮＤゲートＧ１の一方の入力は直ちにハイになる。しかし、出力信号の反転信号は、インバータを介してＮＡＮＤゲートＧ１へフィードバックされるため、入力ＩＮに入力される信号に比べて遅延してＮＡＮＤゲートＧ１へ入力される。従って、トリガ信号がハイになった当初においては、ＮＡＮＤゲートＧ１の２つの入力はともにハイとなり、これにより、パルス発生器ＰＧ１の出力はハイに立ち上がる。その後、出力信号の反転信号が、入力ＩＮに入力される信号に遅れてハイからロウへ立ち下がると、パルス発生器ＰＧ１の出力はロウへ立ち下がる。この出力信号ロウは、さらにＮＡＮＤゲートＧ１へフィードバックされるので、出力がさらにハイになる。この動作を繰り返すことによって、パルス発生器ＰＧ１は、多数のパルス信号を生成する。

図３は、パルス発生器ＰＧ２の具体例を示す回路図である。パルス発生器ＰＧ２の構成は、パルス発生器ＰＧ１の構成と同様でよい。ただし、パルス発生器ＰＧ１を構成する各素子は電源電位Ｖｃｃの供給を受けて動作するのに対し、パルス発生器ＰＧ２を構成する各素子は第１の昇圧電位ＶＰＰＳの供給を受けて、ＶＰＰＳの振幅を有するパルス信号を生成する。

図１を再度参照して、昇圧回路１００の動作を説明する。ポンプキャパシタＣｐｓを充電する際には、トランジスタＴ１のゲート電位ＡｓおよびトランジスタＴ３のゲート電位Ｃｓを電位ＶＰＰＳにする。昇圧回路１００内で生成された電位ＶＰＰＳは、通常、図示されない電源キャパシタ等にプールされているので、ゲート電位ＡｓおよびＣｓにはこの電位ＶＰＰＳを用いればよい。

ゲート電位ＡｓおよびＣｓを電位ＶＰＰＳにすることによって、ノードＦｓ、ＧｓおよびＢｓには、スタート電位として電源電位Ｖｃｃが印加される。これにより、ノードＦｓ、ＧｓおよびＢｓが電源電位Ｖｃｃまで充電される（第１の動作）。尚、このとき、トランジスタＴ１およびＴ３はオン状態であるが、トランジスタＴ２はオフ状態である。

ゲート電位Ａｓは、ノードＥｓの電位と同期して駆動され、ノードＥｓがハイレベル（Ｖｃｃ）のときにロウレベル（ゼロ（Ｖｓｓ））となり、ノードＥｓがロウレベル（Ｖｓｓ）のときにハイレベル（ＶＰＰＳ）となるように制御される。ゲート電位Ｃｓは、第１の動作時ではゲート電位Ａｓと同時にハイレベル（ＶＰＰＳ）となるように制御される。

次に、ゲート電位ＡｓおよびＣｓを低下させた後、パルス信号発生器ＰＧ１が、電源電位Ｖｃｃの振幅を有するパルス信号を生成する。このパルス信号はノードＥｓへ供給される。このパルス信号の供給を受けて、ノードＥｓの電位は、ほぼゼロ（Ｖｓｓ）からＶｃｃへ上昇する。ノードＥｓの電位がＶｃｃへ上昇することにより、ノードＦｓおよびＧｓの電位は、ポンプキャパシタＣｐｓを介してほぼ２×Ｖｃｃへ昇圧される（第２の動作）。

ノード電位Ｃｓは、第２の動作時においては、一時的にハイレベル（ＶＰＰＳ）となるようにパルス制御される。ゲート電位Ｃｓをハイレベル（ＶＰＰＳ）にすることによって、ノードＢｓの電位を電位（ＶＰＰＳ−Ｖｔｈ３）にすることができる。Ｖｔｈ３は、トランジスタＴ３の閾値電圧である。

ノード電位Ｃｓが立ち下がり、トランジスタＴ３がオフ状態になった後、電位ＶＤｓがノードＤｓに印加されると、ノードＢｓが電源電位ＶＰＰＳ−Ｖｔｈ３からＶＰＰＳ−Ｖｔｈ３＋ＶＤｓへ昇圧される。ノードＢｓの電位は、ノードＧｓの電位２×ＶｃｃがトランジスタＴ２において電圧降下しないようにＶＰＰＳ＋Ｖｔｈ２（Ｖｔｈ２＝Ｔ２の閾値電圧）以上であればよい。従って、電位ＶＤｓは、Ｖｔｈ２＋Ｖｔｈ３以上であればよく、例えば、Ｖｃｃでよい。電源Ｖｃｃは、通常、トランジスタＴ１〜Ｔ６の閾値電圧よりも相当高いからである。

ノードＢｓの電位がＶＰＰＳ−Ｖｔｈ３＋ＶＤｓになることによって、トランジスタＴ２が低抵抗のオン状態になり、ノードＦｓ、Ｇｓの電位２×Ｖｃｃが第１のチャージポンプ回路ＣＰ１の出力に伝達される。このとき、第１のチャージポンプ回路ＣＰ１の出力電位としての第１の昇圧電位ＶＰＰＳは、理想的にはほぼ２×Ｖｃｃとなるが、実際には、トランジスタＴ２を介しているので、Ｖｃｃから２×Ｖｃｃの範囲内のいずれかの電位になる。

その後、ノードＤｓをロウレベルに戻し、ノードＢｓの電位をＶＰＰＳ−Ｖｔｈ３に戻す。即ち、トランジスタＴ２をオフにする。さらにトランジスタＴ３をオン状態にして、ノードＢｓとノードＧｓの電位を等しくしつつ、ノードＥｓの電位をＶｃｃからゼロ（Ｖｓｓ）へ下げる（第３の動作）。このときノードＧｓに存在する電荷量は、ＶＳＳＰの出力によって第１の動作時において充電された電荷量よりも少ない状態にある。従って、ノードＧｓ、Ｂｓの電位は、Ｖｃｃより低い電位へ低下する。ノードＧｓ、Ｂｓの電位をＶｃｃへ再度充電するために、上記第１の動作を再度実行する。尚、通常、第１および第３の動作をリセット動作と呼び、第２の動作をセット動作と呼ぶ。

その後、第１のチャージポンプ回路は、リセット動作およびセット動作を繰り返すことによって、第１の昇圧電位ＶＰＰＳの出力を維持する。

次に、第１の昇圧電位ＶＰＰＳは、第２のチャージポンプ回路ＣＰ２内のパルス発生器ＰＧ２へ入力される。ポンプキャパシタＣｐｗを充電する際には、トランジスタＴ４のゲート電位ＡｐおよびトランジスタＴ６のゲート電位Ｃｐをそれぞれ第１の昇圧電位ＶＰＰＳおよび第２の昇圧電位ＶＰＰＷにする。従って、ノードＦｐ、ＧｐおよびＢｐには、スタート電位として電源電位Ｖｃｃが印加されている。これにより、ノードＦｐ、ＧｐおよびＢｐが電源電位Ｖｃｃまで充電される（第４の動作）。尚、このとき、トランジスタＴ４およびＴ６はオン状態であるが、トランジスタＴ５はオフ状態である。

ゲート電位Ａｐは、ノードＥｐの電位と同期して駆動され、ノードＥｐがハイレベル（ＶＰＰＳ）のときにロウレベル（ゼロ（Ｖｓｓ））となり、ノードＥｐがロウレベル（ゼロ（Ｖｓｓ））のときにハイレベル（ＶＰＰＳ）となるように制御される。ゲート電位Ｃｐは、第４の動作時では、ゲート電位Ａｐと同時にハイレベル（ＶＰＰＷ）となるように制御される。

回路１００で生成された電位ＶＰＰＷは、通常、図示されない電源キャパシタ等にプールされているので、ゲート電位Ｃｐにはこの電位ＶＰＰＷを用いればよい。

次に、ゲート電位ＡｐおよびＣｐを低下させた後、パルス信号発生器ＰＧ２が、第１の昇圧電位ＶＰＰＳの供給を受けて、振幅ＶＰＰＳを有するパルス信号を生成する。このパルス信号は、ノードＥｐへ供給される。このパルス信号の供給を受けて、ノードＥｐの電位は、ほぼゼロ（Ｖｓｓ）からＶＰＰＳへ上昇する。ノードＥｐの電位がＶＰＰＳへ上昇することにより、ノードＦｐおよびＧｐの電位は、ポンプキャパシタＣｐｗを介して電位Ｖｃｃ＋ＶＰＰＳへ昇圧される（第５の動作）。

ノード電位Ｃｐは、第５の動作において、一時的にハイレベル（ＶＰＰＷ）となるようにパルス制御される。ゲート電位Ｃｐをハイレベル（ＶＰＰＷ）にすることによって、ノードＢｐの電位を電位（ＶＰＰＷ−Ｖｔｈ６）にすることができる。Ｖｔｈ６はトランジスタＴ６の閾値電圧である。

ノードＣｐの電位が立ち下がり、トランジスタＴ６がオフ状態になった後、電位ＶＤｐがノードＤｐに印加されると、ノードＢｐが電源電位ＶＰＰＷ−Ｖｔｈ６からＶＰＰＷ−Ｖｔｈ６＋ＶＤｐへ昇圧される。ノードＢｐの電位は、ノードＧｐの電位ＶＰＰＳ+ＶｃｃがトランジスタＴ５において電圧降下しないようにＶＰＰＷ＋Ｖｔｈ５（Ｖｔｈ５＝Ｔ５の閾値電圧）以上であればよい。従って、電位ＶＤｐは、Ｖｔｈ５＋Ｖｔｈ６以上であればよく、例えば、Ｖｃｃでよい。ノードＢｐの電位がＶＰＰＷ−Ｖｔｈ６＋ＶＤｐになることによって、トランジスタＴ５が低抵抗のオン状態になり、ノードＦｐ、Ｇｐの電位Ｖｃｃ＋ＶＰＰＳが第２のチャージポンプ回路ＣＰ２の出力に伝達される。第２のチャージポンプ回路ＣＰ２の出力電位としての第２の昇圧電位ＶＰＰＷは、理想的にはほぼＶｃｃ＋ＶＰＰＳとなるが、実際には、ＶＰＰＳからＶｃｃ＋ＶＰＰＳの範囲内のいずれかの電位になる。

その後、ノードＤｐをロウレベルに戻し、ノードＢｐの電位をＶＰＰＷ−Ｖｔｈ６に戻す。即ち、トランジスタＴ５をオフにする。さらにトランジスタＴ６をオン状態にして、ノードＢｐとノードＧｐの電位を等しくしつつ、ノードＥｐの電位をＶＰＰＳからゼロ（Ｖｓｓ）へ下げる（第６の動作）。このときノードＧｐに存在する電荷量は、ＶＳＳＷの出力によって第１の動作時において充電された電荷量よりも少ない状態にある。従って、ノードＧｐ、Ｂｐの電位は、Ｖｃｃより低い電位へ低下する。ノードＧｐ、Ｂｐの電位をＶｃｃへ再度充電するために、上記第４の動作を再度実行する。尚、通常、第４および第６の動作をリセット動作と呼び、第５の動作をセット動作と呼ぶ。

その後、第２のチャージポンプ回路は、リセット動作およびセット動作を繰り返すことによって、第２の昇圧電位ＶＰＰＷの出力を維持する。

このように、本実施形態では、第１のチャージポンプ回路ＣＰ１が、電源電位Ｖｃｃより高くかつワード線電位に使用するＶＰＰＷより低い第１の昇圧電位ＶＰＰＳを生成する。第２のチャージポンプ回路ＣＰ２は第１の昇圧電位ＶＰＰＳをパルス源として利用し、第２の昇圧電位ＶＰＰＷを生成する。第２の昇圧電位ＶＰＰＷがワード線駆動電位として利用される。このとき、第２のチャージポンプ回路ＣＰ２の電源は、Ｖｃｃである。本実施形態は、複数のチャージポンプ回路を多段状に接続することによって、従来のチャージポンプ回路では生成することができなかった高電位を生成することが可能となる。

多段型チャージポンプ回路は、下流のチャージポンプで昇圧された電位をスタート電位として用いることも考えられる。即ち、図１に示すＶＰＰＳを、第２のチャージポンプ回路ＣＰ２のスタート電位Ｖｓへ供給することも考えられる。しかし、このような多段型チャージポンプ回路では、充電時にノードＦｐおよびＧｐの電位は、電源電位Ｖｃｃよりも高い第１の昇圧電位ＶＰＰＳになる。このとき、ノードＥｐの電位はほぼゼロ（Ｖｓｓ）であるので、Ｖｃｃよりも２倍近く高いＶＰＰＳの電位差がポンプキャパシタＣｐｗに印加される。これは、ポンプキャパシタＣｐｗの電極間絶縁膜を比較的厚く形成しなければならないことを意味する。電極間絶縁膜を厚くすると、キャパシタの容量を維持するために電極の面積を大きくしなければならない。

一方、本実施形態では、電位ＶＰＰＳをパルス発生器ＰＧ２に与え、かつスタート電位Ｖｓとして電源電位Ｖｃｃを用いている。これにより、パルス発生器ＰＧ２から出力されるパルス信号の振幅はＶＰＰＳ（＜２×Ｖｃｃ）になり、ノードＦｐ、Ｇｐの充電後の電位は電源電位Ｖｃｃに等しくなる。従って、ポンプキャパシタＣｐｗに印加される電位差は、ＶＰＰＳ＋Ｖｃｃ−ＶＰＰＳであり、Ｖｃｃを超えない。例えば、充電時には、ノードＥｐの電位がゼロ（Ｖｓｓ）であるのに対し、ノードＦｐの電位はＶｃｃである。昇圧時においては、ノードＥｐの電位はＶＰＰＳになるのに対し、ノードＦｐの電位はほぼＶｃｃ＋ＶＰＰＳになる。このように、ポンプキャパシタＣｐｗの電極間の電位差は、常にＶｃｃ（＜ＶＰＰＳ）を超えない。従って、本実施形態によれば、ポンプキャパシタＣｐｗの電極間絶縁膜の膜厚は、比較的薄くすることができる。即ち、本実施形態による多段型チャージポンプ回路は、第１の昇圧電位ＶＰＰＳをスタート電位Ｖｓとして用いた多段型チャージポンプ回路よりも、占有面積を小さくすることができる。キャパシタは、他の回路素子（例えば、トランジスタ等）と比べて占有面積が大きく、かつ、ワード線を充電するためのポンプキャパシタＣｐｗは、ポンプキャパシタＣｐｓよりも大きく形成されている。従って、ポンプキャパシタＣｐｗの占有面積を小さくすることは、昇圧回路１００全体の小型化にとって有利である。さらに、昇圧回路１００は、半導体メモリのチップ内に多数形成されることが多い。従って、昇圧回路１００を小型化することは、半導体メモリ全体の小型化に貢献することができる。

本実施形態では、昇圧ユニットＢＵ１およびＢＵ２は、チャージポンプ回路ＣＰ１およびＣＰ２のそれぞれに１つ設けられていた。しかし、複数の昇圧ユニットＢＵ１がチャージポンプ回路ＣＰ１に並列接続されてもよい。複数の昇圧ユニットＢＵ２がチャージポンプ回路ＣＰ２に並列接続されてもよい。複数の昇圧ユニットＢＵ２がチャージポンプ回路ＣＰ２に並列接続されている場合、ポンプキャパシタＣｐｗの占有面積が小さいことは、さらに有効である。

本実施形態による昇圧回路１００は、ＣＰ１およびＣＰ２からなる２段型チャージポンプ回路を備えていた。しかし、昇圧回路１００は、３段以上のチャージポンプ回路を備えていてもよい。これにより、昇圧回路１００は、第２の昇圧電位ＶＰＰＷよりも高い電位を生成することができる。また、この場合も、ポンプキャパシタＣｐｗの占有面積が小さいことは、非常に有効である。

トランジスタＴ１、Ｔ３、Ｔ４およびＴ６の各ゲート電位の制御回路は、シミュレーションを用いて、予め充電時間を見積もることにより、遅延回路で構成することができる。尚、ノードＥｐにレベル検知回路を接続し、このレベル検知回路によってこれらのゲート電位の制御をしてもよい。しかし、この場合には、回路が複雑になり、さらに、検知時間が昇圧回路１００の動作周期を長期化する。その結果、昇圧効率が低下する可能性がある。

図４は、第２のチャージポンプ回路ＣＰ２の等価回路図である。充電時（状態１）において、クロック信号Φ＝０、トランジスタＴ４はオン状態であり、トランジスタＴ５はオフ状態である。昇圧および転送時（状態２）において、クロック信号Φ＝ＶＰＰＳ、トランジスタＴ４はオフになり、トランジスタＴ５がオンになる。尚、Ｃｌは、ワード線容量等の負荷容量である。

状態１および状態２を繰り返すことによって昇圧動作が実行される。状態１の電荷量および状態２の電荷量は、電荷保存の法則から一定に保持される。これを式で表すと式１のようになる。
Ｑ＝Ｃｐｗ・Ｖｃｃ＋Ｃｌ・Ｖ０＝Ｃｐｗ・（Ｖ０‐ＶＰＰＷ）＋Ｃｌ・ＶＰＰＷ （式１）
１回のパルス入力による昇圧電圧ＶＰＰＷは、式２で表される。
ＶＰＰＷ=（Ｃｐｗ・（Ｖｃｃ＋ＶＰＰＳ）＋Ｃｌ・Ｖ０）／（Ｃｐｗ＋Ｃｌ） （式２）
ポンプ動作１回分の供給電荷をＱ１とすると、Ｑ１は、式３で表される。
Ｑ１＝Ｃｌ・（ＶＰＰＷ‐Ｖ０） （式３）
式２を式３へ代入すると、式４が成り立つ。
Ｑ１＝Ｃｌ・Ｃｐｗ・（Ｖｃｃ＋ＶＰＰＳ‐Ｖ０）／（Ｃｐｗ＋Ｃｌ） （式４）
式４により、昇圧能力は、スタート電位（Ｖｃｃ）とパルス電位（ＶＰＰＳ）に依存して向上する。昇圧能力への寄与に関しては、スタート電位（Ｖｃｃ）とパルス電位（ＶＰＰＳ）とは等しい効果を有する。従って、上述のように、パルス信号として第１の昇圧電位ＶＰＰＳを用いかつスタート電位Ｖｓとして電源電位Ｖｃｃを用いた場合の昇圧能力は、スタート電位Ｖｓとして第１の昇圧電位ＶＰＰＳを用いかつパルス信号として電源電位Ｖｃｃを用いた場合の昇圧能力と等しい。従って、本実施形態は、昇圧能力を低下させること無く、ポンプキャパシタＣｐｗの占有面積を小さくすることができる。

（第２の実施形態）
図５は、第２の実施形態による昇圧回路２００の回路図である。昇圧回路２００は、第１の昇圧電位ＶＰＰＳをスタート電位Ｖｓとしても用いている。昇圧回路２００のその他の構成は、第１の実施形態による昇圧回路１００と同じでよい。この場合、ポンプキャパシタＣｐｗは、第１の昇圧電位ＶＰＰＳで充電しなければならない。

しかし、式４から分かるように、１回の昇圧動作によって、Ｑ１＝Ｃｌ・Ｃｐｗ・（２ＶＰＰＳ‐Ｖ０）／（Ｃｐｗ＋Ｃｌ）という電荷が供給され得る。即ち、第２の実施形態は、１回の昇圧動作によって、ポンプキャパシタＣｐｗに多くの電荷を供給することができる。また、ノードＦｐの電位は、Ｖｃｃ＋ＶＰＰＳ以上の電位である２×ＶＰＰＳとなる。従って、昇圧回路２００は、第２の昇圧電位ＶＰＰＷとしてより高電位を出力することができる。

（第３の実施形態）
図６は、第３の実施形態による昇圧回路３００の回路図である。昇圧回路３００では、電源電圧ＶｃｃがノードＥｐにトランジスタＴ７を介して接続されている。昇圧回路３００のその他の構成は、第２の実施形態による昇圧回路２００の構成と同様でよい。

昇圧回路３００は、電源電圧Ｖｃｃを第１の昇圧電位Ｖｓ１として用いている。さらに、昇圧回路３００は、第１の昇圧電位ＶＰＰＳを第２の昇圧電位Ｖｓ２として用いている。これにより、ノードＦｐおよびＧｐの電位は、第４の動作時において、電源電圧Ｖｃｃを用いてゼロ（Ｖｓｓ）からＶｃｃまで充電され、その後、第１ノード昇圧電位ＶＰＰＳを用いてＶｃｃからＶＰＰＳまで充電される。充電時（第４の動作時）において、トランジスタＴ７のゲート電位Ａｐ１がまずハイレベルになり、その後、トランジスタＴ４のゲート電位Ａｐ２がハイレベルになる。このようなゲート電位の制御回路は、シミュレーションを用いて、予め充電時間を見積ることにより、遅延回路で構成することができる。尚、ノードＦｐにレベル検知回路を接続し、このレベル検知回路によってこれらのゲート電位の制御をしてもよい。しかし、この場合には、回路が複雑になり、さらに、検知時間が昇圧回路１００の動作周期を長期化する。その結果、昇圧効率が低下する可能性がある。

ノードＦｐを第１の昇圧電位ＶＰＰＳのみで充電すると、第２のチャージポンプ回路ＣＰ２の動作周期毎にＣｐｗ＊｛ＶＰＰＳ‐（ＶＰＰＷ‐ＶＰＰＳ）｝の電荷を消費する。第１の昇圧回路ＶＰＰＳは、第１のチャージポンプ回路ＣＰ１で生成されている。よって、第１の昇圧電位ＶＰＰＳの消費は、第１のチャージポンプ回路ＣＰ１の個数の増加および第１のチャージポンプ回路ＣＰ１の出力電荷量の増加につながる。

これに対処するために、第３の実施形態では、ノードＦｐをＶｃｃまで電源電位Ｖｃｃで充電し、ＶｃｃからＶＰＰＳまで第１の昇圧電位ＶＰＰＳで充電する。これにより、第３の実施形態による昇圧回路３００は、第１の昇圧電位ＶＰＰＳを用いることなく、容量の比較的大きなポンプキャパシタＣｐｗを電位Ｖｃｃまで充電することができる。従って、昇圧回路３００は、第２の実施形態による昇圧回路２００に比べて昇圧効率が良い。さらに、昇圧回路３００は、電源電位Ｖｃｃが低電圧化されても、昇圧回路の占有面積の増加を低く抑えることができる。

（第４の実施形態）
図７は、第４の実施形態による昇圧回路４００の回路図である。昇圧回路４００では、電源電圧ＶｃｃがノードＥｐにトランジスタＴ７を介して接続されている。第１の昇圧電位ＶＰＰＳは、パルス発生器ＰＧ２へ供給されておらず、第２のスタート電位Ｖｓ２として用いられている。パルス発生器ＰＧ２は、電源電位Ｖｃｃの供給を受けて、振幅Ｖｃｃのパルス信号を出力する。第１の昇圧電位ＶＰＰＳは、第２のスタート電位Ｖｓ２としてトランジスタＴ４を介してノードＦｐへ供給される。昇圧回路４００のその他の構成は、第３の実施形態による昇圧回路３００の構成と同様でよい。

昇圧回路４００は、電源電圧Ｖｃｃを第１の昇圧電位Ｖｓ１として用いている。さらに、昇圧回路４００は、第１の昇圧電位ＶＰＰＳを第２の昇圧電位Ｖｓ２として用いている。これにより、ノードＦｐおよびＧｐの電位は、第４の動作において、電源電圧Ｖｃｃを用いてゼロ（Ｖｓｓ）からＶｃｃまで充電され、その後、第１の昇圧電位ＶＰＰＳを用いてＶｃｃからＶＰＰＳまで充電される。尚、充電時（第４の動作）において、トランジスタＴ７のゲート電位Ａｐ１がまずハイレベルになり、その後、トランジスタＴ４のゲート電位Ａｐ２がハイレベルになる。

第４の実施形態では、第３の実施形態と同様に、ノードＦｐをＶｃｃまで電源電位Ｖｃｃで充電し、ＶｃｃからＶＰＰＳまで第１の昇圧電位ＶＰＰＳで充電する。これにより、第１の昇圧電位ＶＰＰＳを用いることなく、容量の比較的大きなポンプキャパシタＣｐｗを電位Ｖｃｃまで充電することができる。従って、昇圧回路４００は、昇圧効率が良い。さらに、昇圧回路４００は、電源電位Ｖｃｃが低電圧化されても、昇圧回路の占有面積の増加を低く抑えることができる。

第１から第４の実施形態において、第１および第２のチャージポンプ回路ＣＰ１およびＣＰ２の各出力に安定化キャパシタＳＣ１、ＳＣ２を接続してもよい。安定化キャパシタＳＣ１、ＳＣ２は、第１および第２の昇圧電位ＶＰＰＳおよびＶＰＰＷの大幅な電位変動を抑制することができる。

例えば、第２のチャージポンプ回路ＣＰ２は、第１の昇圧電位ＶＰＰを必要とする。第２のチャージポンプ回路ＣＰ２が動作するときには、第１のチャージポンプ回路もほぼ同時に動作する。従って、もし、安定化キャパシタＳＣ１が第１のチャージポンプ回路ＣＰ１に無い場合には、動作開始当初において、第１の昇圧電位ＶＰＰＳは、第２のチャージポンプ回路ＣＰ２へ供給され得ない。このため、第２のチャージポンプ回路ＣＰ２の昇圧効率は低下する。安定化キャパシタＳＣ１、ＳＣ２が設けられていることによって、このような不具合を解決することができる。

図８は、パルス発生回路ＰＧ２の代替的な実施形態を示す回路図である。図３に示すパルス発生回路ＰＧ２は、第１の昇圧電位ＶＰＰＳを電源として用いていた。しかし、上述の通り、第１の昇圧電位ＶＰＰＳを用いることは、昇圧効率を低下させる原因となる。この不具合に対処するために、図８に示すパルス発生回路ＰＧ２は、電源電位Ｖｃｃをできる限り利用するように構成されている。

ノードＥｐに接続され第１の昇圧電位ＶＰＰＳを出力する最後のインバータＩｎのみが、第１の昇圧電位ＶＰＰＳからの電力供給を受ける。パルス発生回路ＰＧ２のその他のインバータおよびＮＡＮＤゲートは、電源電位Ｖｃｃからの電力供給を受ける。これにより、第１の昇圧電位ＶＰＰＳは、１つのインバータＩｎで用いられるのみである。従って、図８に示すパルス発生回路ＰＧ２を適用することによって、上記実施形態による昇圧回路の昇圧効率を向上させることができる。

図９から図１２は、パルス発生回路ＰＧ２のさらに他の実施形態を示す回路図である。図９から図１２で１つのパルス発生回路ＰＧ２を示している。

図９において、ノードＥｐに接続される出力は、トランジスタＴ１０を介して電源電位Ｖｃｃに接続されている。また、その出力は、トランジスタＴ１１を介して第１の昇圧電位ＶＰＰＳに接続されている。さらに、その出力は、トランジスタＴ１２を介して接地されている。

ノードＥｐへ出力されるパルス信号は、電源電位Ｖｃｃおよび第１の昇圧電位ＶＰＰＳの両方を用いて生成される。まず、トランジスタＴ１２がオン状態であり、ノードＥｐは、ゼロ（Ｖｓｓ）である。次に、トランジスタＴ１２がオフになり、トランジスタＴ１０がオンになる。これにより、ノードＥｐの電位は、Ｖｃｃまで電源電位Ｖｃｃによって上昇する。次に、トランジスタＴ１０がオフになり、トランスファゲートＴ１１がオンになる。これにより、ノードＥｐの電位は、ＶｃｃからＶＰＰＳまで第１の昇圧電位ＶＰＰＳによって上昇する。

これにより、パルス信号は、ゼロ（Ｖｓｓ）からＶｃｃまで電源電位Ｖｃｃによって昇圧され、ＶｃｃからＶＰＰＳまで第１の昇圧電位ＶＰＰＳによって昇圧される。その結果、第１の昇圧電位ＶＰＰＳの消費が減少するので、さらに昇圧効率が改善する。

図１０から図１２に示す回路は、図９に示す回路を制御する信号Ａ、Ｂ、ＣおよびＯＵＴを生成するための回路である。

図１０に示す回路は、ＮＡＮＤゲートＧ１０およびインバータ群Ｉｎ１０によって信号ＯＵＴを生成する。ＮＡＮＤゲートおよびインバータ群は電源電位Ｖｃｃによって駆動される。よって、図１０に示す回路は、第１の昇圧電位ＶＰＰＳを消費しない。

図１１に示す回路は、信号ＯＵＴを受けて信号Ａおよび信号Ｄを生成する回路である。この回路は、ＮＯＲゲートＧ１１を備えている。このＮＯＲゲートＧ１１は、信号ＯＵＴと、遅延回路ＤＬＹ１によって遅延された信号ＯＵＴの反転信号とを入力する。ＮＯＲゲートの出力は、インバータＩｎ１１に供給される。インバータＩｎ１１は、第１の昇圧電位ＶＰＰＳからの電力を受け、信号Ａを出力する。信号Ａは、信号ＯＵＴがロウになった時点ｔ１から、遅延回路ＤＬＹ１によって決定される所定期間の経過時ｔ２までの間、ハイレベルになる。インバータＩｎ１１を除き、図１１に示す素子は、電源電位Ｖｃｃからの電力供給を受ける。

図１２に示す回路は、信号ＯＵＴおよび信号Ｄを受けて信号Ｂおよび信号Ｃを生成する回路である。この回路は、ＮＯＲゲートＧ１２を備えている。このＮＯＲゲートＧ１１は、信号ＯＵＴと、信号Ｄとを入力する。ＮＯＲゲートの出力は、インバータＩｎ１２に供給される。インバータＩｎ１２は、第１の昇圧電位ＶＰＰＳからの電力を受け、信号Ｂを出力する。信号Ｂは、時点ｔ２から信号ＯＵＴがハイレベルになる時点ｔ３までの間、ロウレベルになる。インバータＩｎ１２を除き、図１２に示す素子は、電源電位Ｖｃｃからの電力供給を受ける。

図１３は、図９から図１２に示したパルス発生回路ＰＧ２の動作を示すタイミング図である。ｔ４からｔ６におけるパルス発生回路ＰＧ２の動作は、ｔ１からｔ３におけるパルス発生回路ＰＧ２の動作と同様である。図１３に示すように、信号Ａおよび信号Ｂが動作することによって、ノードＥｐにパルス信号が供給される。

このように、ｔ１〜ｔ２において信号Ａが活性（ハイ）であるときに、ノードＥｐは、ゼロ（Ｖｓｓ）からＶｃｃまで昇圧される。ｔ２〜ｔ３において信号Ｂが活性（ロウ）であるときに、ノードＥｐは、ＶｃｃからＶＰＰＳまで昇圧される。図９から図１２に示すパルス発生回路ＰＧ２は、第１の昇圧電位ＶＰＰＳの消費が少なくなるので、昇圧効率が改善する。

第１の実施形態に従った昇圧回路１００の回路図。 パルス発生器ＰＧ１の具体例を示す回路図。 パルス発生器ＰＧ２の具体例を示す回路図。 第２のチャージポンプ回路ＣＰ２の等価回路図。 第２の実施形態による昇圧回路２００の回路図。 第３の実施形態による昇圧回路３００の回路図。 第４の実施形態による昇圧回路４００の回路図。 パルス発生回路ＰＧ２の代替的な実施形態を示す回路図。 パルス発生回路ＰＧ２のさらに他の実施形態を示す回路図。 パルス発生回路ＰＧ２のさらに他の実施形態を示す回路図。 パルス発生回路ＰＧ２のさらに他の実施形態を示す回路図。 パルス発生回路ＰＧ２のさらに他の実施形態を示す回路図。 図９から図１２に示したパルス発生回路ＰＧ２の動作を示すタイミング図。

符号の説明

Ｖｃｃ・・・電源電位
ＶＰＰＳ・・・第１の昇圧電位
ＶＰＰＷ・・・第２の昇圧電位
ＣＰ１・・・第１のチャージポンプ回路
ＣＰ２・・・第２のチャージポンプ回路
ＰＧ１、ＰＧ２・・・パルス発生器
Ｃｐｗ、Ｃｐｓ・・・キャパシタ
Ｔ１〜Ｔ７・・・トランジスタ

Claims (5)

1. 電源電位から該電源電位よりも高い第１の昇圧電位へ昇圧する第１のチャージポンプ回路と、
   前記第１の昇圧電位を受けて該第１の昇圧電位のパルス信号を出力するパルス発生器、および、前記第１の昇圧電位のパルスを受けて前記電源電位を前記第１の昇圧電位よりも高い第２の昇圧電位へ昇圧するキャパシタを含む第２のチャージポンプ回路と、を備えた半導体集積回路装置。
2. 電源電位から該電源電位よりも高い第１の昇圧電位へ昇圧する第１のチャージポンプ回路と、
   前記第１の昇圧電位を受けて該第１の昇圧電位のパルス信号を出力するパルス発生器、および、前記第１の昇圧電位のパルスを受けて前記第１の昇圧電位を前記第１の昇圧電位よりも高い第２の昇圧電位へ昇圧するキャパシタを含む第２のチャージポンプ回路と、を備えた半導体集積回路装置。
3. 前記キャパシタは、前記第１の昇圧電位のパルスを受ける入力側電極と、前記第２の昇圧電位を生成する出力側電極とを含み、
   前記出力側電極の電位は、電源によって前記電源電位まで充電され、前記第１のチャージポンプの出力によって前記第１の昇圧電位まで昇圧され、さらに、前記入力側電極に入力される前記第１の昇圧電位のパルスによって前記第２の昇圧電位まで昇圧されることを特徴とする請求項２に記載の半導体集積回路装置。
4. 電源電位から該電源電位よりも高い第１の昇圧電位へ昇圧する第１のチャージポンプ回路と、
   前記電源電位を受けて該電源電位のパルス信号を出力するパルス発生器、および、前記電源電位のパルスを受けて前記第１の昇圧電位を前記第１の昇圧電位よりも高い第２の昇圧電位へ昇圧するキャパシタを含む第２のチャージポンプ回路とを備え、
   前記キャパシタは、前記電源電位のパルスを受ける入力側電極と、前記第２の昇圧電位を生成する出力側電極とを含み、
   前記出力側電極の電位は、電源によって前記電源電位まで充電され、前記第１のチャージポンプの出力によって前記第１の昇圧電位まで昇圧され、さらに、前記入力側電極に入力される前記電源電位のパルスによって前記第２の昇圧電位まで昇圧されることを特徴とする半導体集積回路装置。
5. 前記パルス発生器は、前記第１の昇圧電位のパルスまたは前記電源電位のパルスを生成するために、前記電源電位で駆動される遅延回路を含むことを特徴とする請求項１から請求項４のいずれか一項に記載の半導体集積回路装置。

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