JP4746380B2 - チャージポンプ回路 - Google Patents
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Description
まず、接地電圧レベルの信号CON1,CON2が印加されると、ノードA,B,Cのそれぞれが電圧2VCC−Vth、電圧VCC、及び電圧VCCにプレチャージされ、ノードDの電圧は電圧Vccレベルになる。この状態で電源電圧VCCレベルの信号CON1が印加されると、ノードAの電圧が電圧VCC−Vthになり、ノードBの電圧が電圧2VCCに昇圧される。すると、NMOSトランジスタN7がオンされてノードDの電圧が電圧VPP−Vthレベルになる。そして、電源電圧レベルの信号CON2が印加されると、ノードAの電圧が電圧Vcc−Vthになり、ノードCの電圧が電圧VCC+VPPレベルになる。すると、NMOSトランジスタN6がオンされてノードBと高電圧発生端子VPPとの間に電荷共有動作が行われ、高電圧発生端子VPPの電圧レベルが増加する。NMOSトランジスタN8がオンされて高電圧発生端子VPPの電圧が徐々に増加する。即ち、電荷共有動作が行われる間にNMOSトランジスタN8がオンされて高電圧発生端子VPPの電圧レベルが増加するに従い、ノードDの電圧レベルが増加する。即ち、図6のチャージポンプ回路では信号CON1が電源電圧VCCレベルに遷移すると、NMOSトランジスタN7がオンされてNMOSトランジスタN6のバルクのノードDの電圧が増加することにより、NMOSトランジスタN6のソースとバルクとの間の電圧差を減らす。また、信号CON2が電源電圧VCCレベルに遷移して高電圧発生端子VPPの電圧が増加すると、NMOSトランジスタN8がオンされてNMOSトランジスタN6のバルクのノードDの電圧を増加させることにより、NMOSトランジスタN6のソースとバルクとの間の電圧差を減らす。
そこで、本発明の目的は、従来の問題点を解消することができるチャージポンプ回路を提供することにある。
本発明の又他の目的は、ボディエフェクトを減らす場合に電荷伝送トランジスタのバルクまたは基板がフローティングされないようにする半導体メモリ用チャージポンプ回路を提供することにある。
本発明の又他の目的は、電荷伝送トランジスタのしきい電圧上昇を最小化または減少させて電荷伝送動作をより効果的に行い得る半導体メモリ装置用高電圧発生回路を提供することにある。
本発明の又他の目的は、チャージ伝達区間では電荷伝送トランジスタの高電圧発生端子をバルクに連結してボディエフェクトを除去し、チャージ未伝達区間ではラッチアップを防止することができるチャージポンプ回路を提供することにある。
まず、信号CON1,CON2がローまたはハイレベルに印加されるとき、電荷伝送トランジスタ30を有するチャージポンピング部50の基本的な動作は上述の図4または図6の動作と同一である。図2に示した信号波形Vgがローレベルに維持されたタイム区間、即ち、チャージ未伝達区間では電荷伝送トランジスタ30はターンオフされる。このとき、バルクノードVbの電圧レベルは電荷伝送トランジスタ30のソース及びドレインの電圧よりも低くなるので、ラッチアップの発生が防止される。インバータIN1の反転動作により信号波形Vgbがハイレベルに生成されるため、バルク連結スイッチング部100内のN型MOSトランジスタNT1がターンオンされる。これにより、バルクノードVbは図2の信号波形Vlowで示すようなロー電圧のレベルに維持される。このロー電圧は昇圧ノードVpまたは高電圧発生端子Vo,VPPに現れる電圧よりも低いレベルとなる。好ましくは、ロー電圧Vlowは接地電圧、例えば0Vで提供される。従って、電荷未伝達区間ではバルクノードVbの電圧レベルが電荷伝送トランジスタ30のソース及びドレインの電圧より低いため、ラッチアップの発生が確実に防止される。
Claims (9)
- 制御ノードの電圧に応じて昇圧ノードの電圧を高電圧発生端子に伝送する電荷伝送トランジスタと、
チャージ伝達区間では前記高電圧発生端子が前記電荷伝送トランジスタのバルクに連結されるようにし、チャージ未伝達区間では前記バルクが前記電荷伝送トランジスタの前記昇圧ノードまたは前記高電圧発生端子に現れる電圧よりも低いレベルのロー電圧に連結されるようにするバルク連結スイッチング部と、
を備え、
前記バルク連結スイッチング部は、ハイ区間よりロー区間が短くなり、前記制御ノードの電圧とは反対位相のゲート入力電圧を生成するインバータと、
前記ゲート入力電圧にゲートが連結され、前記ロー電圧にソースが連結され、前記バルクにドレインが連結される第1MOSトランジスタと、
前記ゲート入力電圧にゲートが連結され、前記バルクにドレインが連結され、ソースが前記高電圧発生端子に連結された第2MOSトランジスタと、
を備えることを特徴とするチャージポンプ回路。 - 前記ロー電圧は接地電圧レベルであることを特徴とする請求項1に記載のチャージポンプ回路。
- 前記電荷伝送トランジスタはN型MOSトランジスタであることを特徴とする請求項1に記載のチャージポンプ回路。
- 前記第1MOSトランジスタはN型MOSトランジスタであることを特徴とする請求項1に記載のチャージポンプ回路。
- 前記第2MOSトランジスタはP型MOSトランジスタであることを特徴とする請求項4に記載のチャージポンプ回路。
- 半導体メモリ用チャージポンプ回路において、
同一位相の第1,2パルス信号に応じて制御ノードと昇圧ノードとに電圧を提供するキャパシタ部と、
前記制御ノードの電圧に応じて前記昇圧ノードの電圧を高電圧発生端子に伝送する電荷伝送トランジスタと、
チャージ伝達区間では前記高電圧発生端子が前記電荷伝送トランジスタの基板に連結されるようにし、チャージ未伝達区間では前記基板が接地電圧に連結されるようにするバルク連結スイッチング部と、
を備え、
前記バルク連結スイッチング部は、ハイ区間よりロー区間が短くなり、前記制御ノードの電圧とは反対位相のゲート入力電圧を生成するインバータと、
前記ゲート入力電圧にゲートが連結され、前記ロー電圧にソースが連結され、前記バルクにドレインが連結される第1MOSトランジスタと、
前記ゲート入力電圧にゲートが連結され、前記バルクにドレインが連結され、ソースが前記高電圧発生端子に連結された第2MOSトランジスタと、
を備えることを特徴とする半導体メモリ用チャージポンプ回路。 - 前記電荷伝送トランジスタはN型MOSトランジスタであることを特徴とする請求項6に記載の半導体メモリ用チャージポンプ回路。
- 前記第1MOSトランジスタはN型MOSトランジスタであることを特徴とする請求項7に記載の半導体メモリ用チャージポンプ回路。
- 前記第2MOSトランジスタはP型MOSトランジスタであることを特徴とする請求項8に記載の半導体メモリ用チャージポンプ回路。
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