JP5583890B2 - 昇圧回路および半導体装置 - Google Patents

Description

本発明は昇圧回路に関し、特に、複数の昇圧レベルを有する昇圧回路に関する。

外部電源ＶＤＤが低電圧化された場合には、３倍昇圧回路を用いて内部電源ＶＰＰの昇圧が行われる。また、内部電源ＶＰＰが供給されていた回路の一部に対して、内部電源ＶＰＰよりも低い内部電源ＶＰＥＱを用いることによって、消費電力を削減する技術が知られている。ここで、内部電源ＶＰＰ及びＶＰＥＱは、外部電源ＶＤＤよりも高い電位の内部電源であり、内部電源ＶＰＥＱは内部電源ＶＰＰよりも低い電位である。

図４は従来の３倍昇圧回路（ＶＰＰ昇圧回路）１２０の構成を示すブロック図であり、図４を参照すると、ＶＤＤ供給回路１１１は、ノードＡの振幅が低いときノードＢにＶＤＤを供給し、ノードＡの振幅が高くなる前にノードＢをＶＤＤから切り離してノードＢを昇圧させる。ＶＳＳ供給回路１１２は、ノードＢにＶＤＤが供給されるときにノードＣにＶＳＳを供給し、ノードＢがＶＤＤから切り離されると同時にノードＣをＶＳＳから切り離す。ＶＰＰラッチ回路１１３は、ノードＣにＶＳＳが供給されるときにノードＤにＶＤＤを供給するとともに、ノードＣがＶＳＳから切り離されると同時にノードＤをＶＤＤから切り離し、ノードＣがノードＢと接続されることで昇圧されるノードＤの電位をＶＰＰに供給する。

図５は従来の２倍昇圧回路（ＶＰＥＱ昇圧回路）１１０の構成を示すブロック図である。図５のＶＰＥＱラッチ回路１１４は、ノードＡの振幅が低いときノードＢにＶＤＤを供給し、ノードＡの振幅が高くなる前にノードＢをＶＤＤから切り離して、昇圧されるノードＢをＶＰＥＱに供給する。ＶＰＥＱ昇圧回路１１０には２倍昇圧回路が用いられ、ＶＰＥＱラッチ回路１１４がノードＢをＶＤＤ以上に保つ状態でノードＡをＶＤＤ振幅させることで、ノードＡ−Ｂ間のポンプ（キャパシタ）によって昇圧されたノードＢのレベルをＶＰＥＱラッチ回路１１４がＶＰＥＱへ引き抜く。これらの動作タイミングをパルスＢ及びパルスＤによって制御する。

ＶＰＰ昇圧回路１２０はノードＢをＶＤＤ以上に保つＶＤＤ供給回路１１１、ノードＣをＶＳＳに引き抜くＶＳＳ供給回路１１２を備え、ノードＡをＶＤＤ振幅させることによって、ノードＡ−Ｂ間、ノードＣ−Ｄ間の２段階のポンプ（キャパシタ）で昇圧されたノードＤのレベルをＶＰＰラッチ回路１１３がＶＰＰへ引き抜くように構成される。これらの動作タイミングは、パルスＡ〜Ｃ及びパルスＥによって制御される。ここで、パルスＡ〜Ｃ及びパルスＥは、内部電源の利得を最大にするよう調整されたパルスである。

特許文献１において、第１電圧を発生させるための第１電圧発生回路のポンピングキャパシタとしても利用されるのみならず第２電圧を発生させるための第２電圧発生回路のポンピングキャパシタとしても利用される共有キャパシタを備える電圧発生回路が記載されている。特許文献１に記載の電圧発生回路は、一つのポンピング用キャパシタを用いて第１電圧及び第２電圧を発生するように構成されているためにレイアウト面積を減らすことができる。

特開２００３−１５１２７９号公報

以下の分析は、本発明者によってなされたものである。上記の方法を用いる場合、昇圧回路の制御回路は図３に示す構成となる。したがって、大きいポンプ容量（キャパシタ）が必要とされるＶＰＰ昇圧回路１２０とＶＰＥＱ昇圧回路１１０とを個別に作成する必要がある。ＶＰＥＱ検知回路１２１は、ＶＰＥＱの電位を検出し、設計値より低いときにＶＰＥＱオシレータ１２２を動作させるＶＰＥＱＯＮを発生する。ＶＰＥＱオシレータ１２２は、一定周期のパルス１を発生させる。ＶＰＰ昇圧回路１２０用のタイミング調整ディレイ回路１３３は、パルスＡ〜Ｃ及びパルスＥを発生させ、ＶＰＥＱ昇圧回路１１０用のタイミング調整ディレイ回路１２３は、パルスＢ及びパルスＤを発生する。ＶＰＰ検知回路１３１は、ＶＰＰの電位を検出し、設計値より低いときにＶＰＰオシレータ１３２を動作させるＶＰＰＯＮを発生する。ＶＰＰオシレータ１３２は、一定周期のパルス２を発生させる回路である。

図３で示す構成では、２倍昇圧回路（ＶＰＥＱ昇圧回路）１１０、及び、３倍昇圧回路（ＶＰＰ昇圧回路）１２０のそれぞれにおいてポンプ容量（キャパシタ）が必要とされ、回路面積が増大するという問題がある。また、図４のノードＢに図５のＶＰＥＱラッチ回路１１４を接続する方法が考えられるが、ＶＰＰ及びＶＰＥＱが同時に昇圧されるため、正しいレベルを供給することができないという問題がある。

特許文献１において開示された、電圧発生回路は、第１及び第２の電圧発生回路の間で、ポンピング用キャパシタの一つを共有することによって、レイアウト面積を減らすことができる。しかしながら、一つのキャパシタを共有することで減らすことのできる面積はわずかなものに過ぎないという問題がある。

そこで、複数の昇圧レベルを有する昇圧回路の回路面積を削減することが課題となる。

本発明の第１の視点に係る昇圧回路は、
第１のノードと第２のノードとの間に接続された第１のキャパシタと、
第３のノードと第４のノードとの間に接続された第２のキャパシタと、
前記第１のノードと前記第３のノードとの間に接続された第１のスイッチと、
前記第２のノードと前記第４のノードとの間に接続された第２のスイッチと、
前記第２のノードと前記第３のノードとの間に接続された第３のスイッチと、
前記第１のノードが接続された第１の端子と、
前記第２のノードが接続され、入力電圧が入力される第２の端子と、
第３の端子と、
前記第４のノードと前記第３の端子との間に接続された第４のスイッチと、
前記第２の端子の電圧を第１の所定基準電圧と比較しつつ検出する第１の電圧検出回路と、
前記第３の端子の電圧を第２の所定基準電圧と比較しつつ検出する第２の電圧検出回路と、
前記第１及び第２の電圧検出回路による検出信号を入力して前記第１乃至第４のスイッチを制御するスイッチ制御回路と、
前記第３のスイッチと直列に接続され、ゲート制御信号が所定のパルス信号に接続された第５のスイッチとを備え、
前記第２の端子の電圧が前記第１の所定基準電圧よりも低く、前記第３の端子の電圧が前記第２の所定基準電圧よりも高いという条件に該当する場合には、前記スイッチ制御回路が前記第１及び第２のスイッチを導通状態とするとともに前記第３及び第４のスイッチを非導通状態とし、さらに、前記第１の端子から所定のパルス信号を入力することによって、前記第１及び第２のキャパシタは前記第２の端子へ昇圧された第１の昇圧電圧を出力する。
本発明の第２の視点に係る昇圧回路は、
第１のキャパシタと第２のキャパシタと、
前記第１のキャパシタの第１の端子と前記第２のキャパシタの第１の端子とを接続する第１のスイッチと、
前記第１のキャパシタの第２の端子と前記第２のキャパシタの第２の端子とを接続する第２のスイッチと、
前記第１のキャパシタの第２の端子と前記第２のキャパシタの第１の端子とを接続する第３のスイッチと、
前記第３のスイッチと直列に接続され、ゲート制御信号が所定のパルス信号に接続された第４のスイッチと、
前記第１、第２及び第３のスイッチを制御するスイッチ制御回路とを備え、
前記第１のキャパシタの第２の端子は、入力電圧が入力され、
第１の昇圧動作モードにおいて、前記スイッチ制御回路により前記第１及び第２のスイッチを非接続状態とするとともに前記第３のスイッチを接続状態とすることにより前記第１及び第２のキャパシタを直列に接続し、さらに、前記第１のキャパシタの第１の端子へ所定のパルス信号を入力することによって、前記第１のキャパシタはその第２の端子から昇圧された第１の昇圧電圧を出力するとともに前記第２のキャパシタはその第２の端子から該第１の昇圧電圧よりも高い値に昇圧された第２の昇圧電圧を出力し、
第２の昇圧動作モードにおいて、前記スイッチ制御回路により前記第１及び第２のスイッチを接続状態とするとともに前記第３のスイッチを非接続状態とすることにより前記第１及び第２のキャパシタを並列に接続し、さらに、前記第１及び第２のキャパシタの第１の端子へ所定のパルス信号を入力することによって、前記第１及び第２キャパシタはそれぞれの第２の端子から昇圧された第１の昇圧電圧を出力する。
本発明の第３の視点に係る昇圧回路は、
第１のキャパシタと第２のキャパシタとを備え、
第１の昇圧動作によって第１の昇圧レベルの電位を発生させるとともに第２の昇圧動作によって第２の昇圧レベルの電位を発生させる昇圧回路であって、
前記第１及び第２のキャパシタは、前記第１の昇圧動作において直列に接続されるとともに前記第２の昇圧動作において並列に接続される。

第１の展開形態の昇圧回路は、前記条件に該当しない場合には、前記スイッチ制御回路が前記第１及び第２のスイッチを非導通状態とするとともに前記第３及び第４のスイッチを導通状態とし、さらに、前記第１の端子から所定のパルス信号を入力することによって、前記第１のキャパシタは前記第２の端子へ昇圧された第１の昇圧電圧を出力するとともに前記第２のキャパシタは前記第３の端子へ昇圧された第２の昇圧電圧を出力することが好ましい。
第２の展開形態の昇圧回路は、前記第１の昇圧電圧は、前記第２の昇圧電圧よりも低いことが好ましい。
第３の展開形態の昇圧回路は、前記パルス信号の電圧振幅値が、前記第１の昇圧電圧よりも低いことが好ましい。
第４の展開形態の昇圧回路は、前記スイッチ制御回路が、前記第１及び第２の電圧検出回路による検出信号並びに前記第２の昇圧電圧を入力する電圧レベル変換回路を備え、
前記電圧レベル変換回路の出力信号は、前記第１ないし第４のスイッチにそれぞれ供給されることが好ましい。
第５の展開形態の昇圧回路は、前記第１及び第２の昇圧電圧よりも低く、グランド電圧値よりも高い前記入力電圧を出力する第１の電源と、前記第２のノードと前記第１の電源との間に接続された第６のスイッチとをさらに備え、前記第６のスイッチは、前記スイッチ制御回路によって制御されることが好ましい。
第６の展開形態の昇圧回路は、前記第３のノードとグランド電源との間に接続された第７のスイッチをさらに備え、前記第７のスイッチは、前記スイッチ制御回路によって制御されることが好ましい。
第８の展開形態の昇圧回路は、前記第２のノードと前記第２の端子間に接続された第８のスイッチをさらに備え、前記第８のスイッチは、前記パルス信号の活性期間において導通状態とされることが好ましい。
第９の展開形態の昇圧回路は、前記スイッチ制御回路が、前記第１及び第２の昇圧電圧を、それぞれ、第１及び第２所定基準電圧と比較しつつ検出し、前記第１の昇圧電圧が前記第１所定基準電圧よりも高く、前記第２の昇圧電圧が前記第２所定基準電圧よりも低いという条件に該当する場合には、前記第２の昇圧動作モードに応じて、前記第１、第２及び第３のスイッチを制御し、前記条件に該当しない場合には、前記第１の昇圧動作モードに応じて、前記第１、第２及び第３のスイッチを制御することが好ましい。
第１０の展開形態の昇圧回路は、前記第１の昇圧動作が３倍の昇圧動作であって、前記第２の昇圧動作が２倍の昇圧動作であることが好ましい。
第１１の展開形態の昇圧回路は、前記第１の昇圧動作がＭ倍（Ｍは４以上の自然数である。）の昇圧動作であって、前記第２の昇圧動作がＮ倍（Ｎは２以上であって（Ｍ−１）以下の自然数である。）の昇圧動作であることが好ましい。
第１２の展開形態の昇圧回路は、
前記第１及び第２の昇圧動作によって発生された電位をそれぞれ検出し、前記第１の昇圧動作によって発生された電位が所定の昇圧レベルの電位を発生させ、かつ、前記第２の昇圧動作によって発生された電位が所定の昇圧レベルの電位を発生させない場合には前記第１及び第２のキャパシタを並列に接続して前記第２の昇圧動作をさせるとともに、それ以外の場合には前記第１及び第２のキャパシタを直列に接続して前記第１の昇圧動作をさせる制御回路を備えることが好ましい。

第１３の展開形態の昇圧回路は、
前記第１の昇圧動作が３倍の昇圧動作であって、
前記第２の昇圧動作が２倍の昇圧動作であってもよい。

第１４の展開形態の昇圧回路は、
前記第１の昇圧動作がＭ倍（Ｍは４以上の自然数である。）の昇圧動作であって、
前記第２の昇圧動作がＮ倍（Ｎは２以上であって（Ｍ−１）以下の自然数である。）の昇圧動作であってもよい。
第１５の展開形態の半導体装置は、上記の昇圧回路により発生された電位が供給される半導体装置であることが好ましい。

本発明の昇圧回路よって、複数の昇圧レベルを有する昇圧回路の面積を削減することができる。昇圧回路に設けた第１のポンプ容量（キャパシタ）及び第２のポンプ容量（キャパシタ）は、両昇圧動作において共用とされるため、昇圧レベルに応じて別個にポンプ容量（キャパシタ）を設ける必要がないからである。

本発明の実施形態に係る昇圧回路について図面を参照して説明する。図１を参照すると、昇圧回路１０は、第１のポンプ容量（キャパシタ）Ｃ１と第２のポンプ容量（キャパシタ）Ｃ２とを備える。昇圧回路１０は、第１の昇圧動作によって第１の昇圧レベルの電位を発生させるとともに第２の昇圧動作によって第２の昇圧レベルの電位を発生させるように構成される。第１及び第２のポンプ容量（キャパシタ）Ｃ１、Ｃ２は、第１の昇圧動作において直列に接続されるとともに第２の昇圧動作において並列に接続される。

また、昇圧回路１０は、図２に示す制御回路（スイッチ制御回路）３０を備えることが好ましい。制御回路（スイッチ制御回路）３０は、第１及び第２の昇圧動作によって発生された電位（ＶＰＰ、ＶＰＥＱ）をそれぞれ検出する。制御回路（スイッチ制御回路）３０は、第１の昇圧動作によって発生された電位ＶＰＰが所定の昇圧レベルの電位を発生させ、かつ、第２の昇圧動作によって発生された電位ＶＰＥＱが所定の昇圧レベルの電位を発生させない場合には第１及び第２のポンプ容量（キャパシタ）Ｃ１、Ｃ２を並列に接続して第２の昇圧動作をさせる。制御回路（スイッチ制御回路）３０は、それ以外の場合には第１及び第２のポンプ容量（キャパシタ）Ｃ１、Ｃ２を直列に接続して第１の昇圧動作をさせる。

さらに、上記第１の昇圧動作は３倍の昇圧動作であって、第２の昇圧動作は２倍の昇圧動作であってもよい。

また、上記第１の昇圧動作はＭ倍（Ｍは４以上の自然数とする。）の昇圧動作であって、上記第２の昇圧動作はＮ倍（Ｎは２以上であって（Ｍ−１）以下の自然数とする。）の昇圧動作であってもよい。

次に、本発明の第１の実施例について図面を参照して詳細に説明する。図１は、本実施例に係るＶＰＰ／ＶＰＥＱ昇圧回路１０の構成を示すブロック図である。回路ＴＧ及び／ＴＧはＶＰＰ駆動するトランスファゲート（Ｔｒａｎｓｆｅｒ Ｇａｔｅ）である。パルスＡ〜Ｅは、内部電源の利得を最大にするよう調整されたパルスである。本実施例におけるＶＤＤ供給回路１１、ＶＳＳ供給回路１２、ＶＰＰラッチ回路１３及びＶＰＥＱラッチ回路１４の動作は、上記の従来技術におけるＶＤＤ供給回路１１１、ＶＳＳ供給回路１１２、ＶＰＰラッチ回路１１３及びＶＰＥＱラッチ回路１１４の動作と同様であるため、説明を省略する。

図２は、本実施例に係る制御回路（スイッチ制御回路）３０の構成を示すブロック図である。制御回路（スイッチ制御回路）３０は、ＶＰＰ／ＶＰＥＱ昇圧回路１０（図１）を制御する。図２を参照すると、制御回路（スイッチ制御回路）３０は、ＶＰＥＱ検知回路（第１の電圧検出回路）２１、ＶＰＰ検知回路（第２の電圧検出回路）３１、オシレータ２２、タイミング調整ディレイ回路２３及びレベル変換回路２５を備える。

ＶＰＥＱ検知回路（第１の電圧検出回路）２１は、ＶＰＥＱの電位を検出し、設計値より低いときにＶＰＥＱオシレータ２２を動作させるＶＰＥＱＯＮを発生する。ＶＰＰ検知回路（第２の電圧検出回路）３１は、ＶＰＰの電位を検出し、設計値より低いときにＶＰＰオシレータ２２を動作させるＶＰＰＯＮを発生する。オシレータ２２は、ＶＰＥＱＯＮ又はＶＰＰＯＮが発生されているとき、一定周期のパルス３を発生させる。タイミング調整ディレイ回路２３は、パルス３から、パルスＡ〜Ｅを発生させる回路である。レベル変換回路２５は、ＶＤＤからＶＰＰへ駆動レベルをシフトさせる。信号ＶＰＥＱＳＥＬはＶＰＰ／ＶＰＥＱ昇圧回路１０のＴＧ及び／ＴＧを制御する。

信号ＶＰＥＱＳＥＬがＴｒｕｅの場合にはＴＧは導通（Ｃｌｏｓｅ）、／ＴＧは非導通（Ｏｐｅｎ）となり、Ｂａｒの場合にはＴＧは非導通（Ｏｐｅｎ）、／ＴＧは導通（Ｃｌｏｓｅ）となる。信号ＶＰＥＱＳＥＬは、ＶＰＰＯＮが発生されず、かつ、ＶＰＥＱＯＮが発生されているときに発生する（Ｔｒｕｅとなる）信号であって、ＶＰＥＱのみ昇圧したいときに発生する。図２及び図１の構成によって、ＶＰＰが消費された場合にはＶＰＰの３倍昇圧回路として動作し、ＶＰＥＱが消費された場合にはＶＰＥＱの２倍昇圧回路として動作する。

３倍昇圧回路を２倍昇圧回路としても使用することで、大きなポンプ容量（キャパシタ）Ｃ１、Ｃ２による面積増加を抑えつつ、ＶＰＥＱの供給によって消費電力も削減することができる。また、３倍昇圧用の２つのポンプ容量（キャパシタ）Ｃ１、Ｃ２を２倍昇圧用として用いることで、ＶＰＥＱの供給能力を向上させることができる。

上記第１の実施例においては、３倍昇圧回路と２倍昇圧回路とを併存させる構成とした。しかしながら、４倍昇圧回路以上の昇圧回路であってもポンプ容量（キャパシタ）を共有することによって、それよりも小さい倍数の昇圧回路を構成することが可能である。以上の記載は実施例に基づいて行ったが、本発明は、上記実施例に限定されるものではない。

本発明に係る昇圧回路は、３倍昇圧回路を有する低電圧用途の装置に対して適用することができる。

本発明の実施例に係る昇圧回路の構成を示すブロック図である。 本発明の実施例に係る制御回路（スイッチ制御回路）の構成を示すブロック図である。 従来の昇圧回路の制御回路の構成を示すブロック図である。 従来の３倍昇圧回路（ＶＰＰ昇圧回路）の構成を示すブロック図である。 従来の２倍昇圧回路（ＶＰＥＱ昇圧回路）の構成を示すブロック図である。

符号の説明

１０ ＶＰＰ／ＶＰＥＱ昇圧回路（昇圧回路）
１１、１１１ ＶＤＤ供給回路
１２、１１２ ＶＳＳ供給回路
１３、１１３ ＶＰＰラッチ回路
１４、１１４ ＶＰＥＱラッチ回路
２１、１２１ ＶＰＥＱ検知回路（第１の電圧検出回路）
２２ オシレータ
２３、１２３、１３３ タイミング調整ディレイ回路
２５ レベル変換回路
３０、１３０ 制御回路（スイッチ制御回路）
３１、１３１ ＶＰＰ検知回路（第２の電圧検出回路）
１１０ ＶＰＥＱ昇圧回路（２倍昇圧回路）
１２０ ＶＰＰ昇圧回路（３倍昇圧回路）
１２２ ＶＰＥＱオシレータ
１３２ ＶＰＰオシレータ
Ｃ１、Ｃ２ ポンプ容量（キャパシタ）

Claims (12)

1. 第１のノードと第２のノードとの間に接続された第１のキャパシタと、
   第３のノードと第４のノードとの間に接続された第２のキャパシタと、
   前記第１のノードと前記第３のノードとの間に接続された第１のスイッチと、
   前記第２のノードと前記第４のノードとの間に接続された第２のスイッチと、
   前記第２のノードと前記第３のノードとの間に接続された第３のスイッチと、
   前記第１のノードが接続された第１の端子と、
   前記第２のノードが接続され、入力電圧が入力される第２の端子と、
   第３の端子と、
   前記第４のノードと前記第３の端子との間に接続された第４のスイッチと、
   前記第３のスイッチと直列に接続され、ゲート制御信号が所定のパルス信号に接続された第５のスイッチと、
   前記第２の端子の電圧を第１の所定基準電圧と比較しつつ検出する第１の電圧検出回路と、
   前記第３の端子の電圧を第２の所定基準電圧と比較しつつ検出する第２の電圧検出回路と、
   前記第１及び第２の電圧検出回路による検出信号を入力して前記第１乃至第４のスイッチを制御するスイッチ制御回路とを備え、
   前記第２の端子の電圧が前記第１の所定基準電圧よりも低く、前記第３の端子の電圧が前記第２の所定基準電圧よりも高いという条件に該当する場合には、前記スイッチ制御回路が前記第１及び第２のスイッチを導通状態とするとともに前記第３及び第４のスイッチを非導通状態とし、さらに、前記第１の端子から所定のパルス信号を入力することによって、前記第１及び第２のキャパシタは前記第２の端子へ昇圧された第１の昇圧電圧を出力する、昇圧回路。
2. 前記条件に該当しない場合には、前記スイッチ制御回路が前記第１及び第２のスイッチを非導通状態とするとともに前記第３及び第４のスイッチを導通状態とし、さらに、前記第１の端子から所定のパルス信号を入力することによって、前記第１のキャパシタは前記第２の端子へ昇圧された第１の昇圧電圧を出力するとともに前記第２のキャパシタは前記第３の端子へ昇圧された第２の昇圧電圧を出力する、請求項１に記載の昇圧回路。
3. 前記第１の昇圧電圧は、前記第２の昇圧電圧よりも低い、請求項２に記載の昇圧回路。
4. 前記パルス信号の電圧振幅値は、前記第１の昇圧電圧よりも低い、請求項２又は３に記載の昇圧回路。
5. 前記スイッチ制御回路は、前記第１及び第２の電圧検出回路による検出信号並びに前記第２の昇圧電圧を入力する電圧レベル変換回路を備え、
   前記電圧レベル変換回路の出力信号は、前記第１ないし第４のスイッチにそれぞれ供給される、請求項２に記載の昇圧回路。
6. 前記第１及び第２の昇圧電圧よりも低く、グランド電圧値よりも高い前記入力電圧を出力する第１の電源と、
   前記第２のノードと前記第１の電源との間に接続された第６のスイッチとをさらに備え、
   前記第６のスイッチは、前記スイッチ制御回路によって制御される、請求項２に記載の昇圧回路。
7. 前記第３のノードとグランド電源との間に接続された第７のスイッチをさらに備え、
   前記第７のスイッチは、前記スイッチ制御回路によって制御される、請求項６に記載の昇圧回路。
8. 第１のキャパシタと第２のキャパシタと、
   前記第１のキャパシタの第１の端子と前記第２のキャパシタの第１の端子とを接続する第１のスイッチと、
   前記第１のキャパシタの第２の端子と前記第２のキャパシタの第２の端子とを接続する第２のスイッチと、
   前記第１のキャパシタの第２の端子と前記第２のキャパシタの第１の端子とを接続する第３のスイッチと、
   前記第３のスイッチと直列に接続され、ゲート制御信号が所定のパルス信号に接続された第４のスイッチと、
   前記第１、第２及び第３のスイッチを制御するスイッチ制御回路と、を備え、
   前記第１のキャパシタの第２の端子は、入力電圧が入力され、
   第１の昇圧動作モードにおいて、前記スイッチ制御回路により前記第１及び第２のスイッチを非接続状態とするとともに前記第３のスイッチを接続状態とすることにより前記第１及び第２のキャパシタを直列に接続し、さらに、前記第１のキャパシタの第１の端子へ所定のパルス信号を入力することによって、前記第１のキャパシタはその第２の端子から昇圧された第１の昇圧電圧を出力するとともに前記第２のキャパシタはその第２の端子から該第１の昇圧電圧よりも高い値に昇圧された第２の昇圧電圧を出力し、
   第２の昇圧動作モードにおいて、前記スイッチ制御回路により前記第１及び第２のスイッチを接続状態とするとともに前記第３のスイッチを非接続状態とすることにより前記第１及び第２のキャパシタを並列に接続し、さらに、前記第１及び第２のキャパシタの第１の端子へ所定のパルス信号を入力することによって、前記第１及び第２キャパシタはそれぞれの第２の端子から昇圧された第１の昇圧電圧を出力する、昇圧回路。
9. 前記スイッチ制御回路は、前記第１及び第２の昇圧電圧を、それぞれ、第１及び第２所定基準電圧と比較しつつ検出し、
   前記第１の昇圧電圧が前記第１所定基準電圧よりも高く、前記第２の昇圧電圧が前記第２所定基準電圧よりも低いという条件に該当する場合には、前記第２の昇圧動作モードに応じて、前記第１、第２及び第３のスイッチを制御し、
   前記条件に該当しない場合には、前記第１の昇圧動作モードに応じて、前記第１、第２及び第３のスイッチを制御する、請求項８に記載の昇圧回路。
10. 前記第１の昇圧動作は３倍の昇圧動作であって、
    前記第２の昇圧動作は２倍の昇圧動作である、請求項８または９に記載の昇圧回路。
11. 前記第１の昇圧動作はＭ倍（Ｍは４以上の自然数である。）の昇圧動作であって、
    前記第２の昇圧動作はＮ倍（Ｎは２以上であって（Ｍ−１）以下の自然数である。）の昇圧動作である、請求項８または９に記載の昇圧回路。
12. 請求項１ないし１１のいずれか１項に記載の昇圧回路により発生された電位が供給される、半導体装置。

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