CN1115103A - 具有自动预充电功能的同步半导体存储器装置 - Google Patents
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Abstract
根据本发明的半导体存储器装置，具有许多存储体，行地址选通信号缓冲器，列地址缓冲器和列地址发生器，并与具有预定频率的系统时钟有关的脉冲串长度和等待时间信息响应，执行数据选取操作，包括在存储体地址操作完成后，响应行地址选通信号和具有脉冲串长度和等待时间信息，产生对一个存储体自动预充电的信号的信号发生装置。
Description
本发明涉及对行链预充电的半导体存储器装置，特别涉及对行链自动预充电的同步半导体存储器装置。
已经开发出的具有高速操作能力的同步半导体存储器装置，它能够对应从外部提供的具有恒定周期的系统时钟(或同步时钟)执行选取数据一切所需的操作。由于模式设置寄存器的使用，这样，同步半导体存储器设置了各种测定等待时间和脉冲长度的操作模式。在半导体存储器装置中，如果完成了一行的读或写，必须对启动行链预充电以便完成下一行的读或写操作。如图1所示，在常规的半导体存储器装置中，在一行启动后，只有当施加来自外部预充电命令时，行链才被预充电。在对应系统时钟操作和根据测定脉冲串长度和等待时间信息执行读/写操作的同步半导体存储器装置中，如果响应如上所述的来自外部的预充电命令执行对行链的预充电操作，其缺点是对行链预充电的适当时间点会强行检测，并难以实行有效的(例如，电能消耗减小)预充电操作。
因而，本发明的目的是提供一种能够在其内部对行链自动预充电的同步半导体存储器装置。
本发明的另一个目的是提供一种具有可靠地对行链预充电功能的同步半导体存储器装置。
为完成上述目的，根据本发明的半导体存储器装置包括：许多存储体，行地址选通信号缓冲器，列地址信号缓冲器和列地址发生器，及对应与具有预测定频率的系统时钟相关的脉冲串长度和等待时间信息执行数据存取操作，还包括一个信号发生装置，在一个存储器体的地址操作完成后，响应行地址选通脉冲信号产生一个自动预充电存储体用的信号，信号具有脉冲串长度和等待时间信息的。这样，预充电信号就可以传输到行地址选通信号缓冲器，从而允许行地址选通信号缓冲器对一个存储体预充电。
下面的本发明的优选实施例的详细说明将参照附图进行。
图1是显示根据惯用预充电方法的时序图；
图2是本发明的预充电功能结构的方框图；
图3是图2中的本发明RAS缓冲器的电路图；
图4是图2中所示的本发明的脉冲串/等待时间信息信号发生器的电路图；
图5是图2中所示的本发明的脉冲串/等待时间信息信号探测器的电路图；
图6是图2中所示的本发明的预充电信号发生器的电路图；
图7是根据本发明自动预充电方法操作的时序图，假定系统时钟为66MHZ，脉冲串长度为4，CAS等待时间为2；
图8是根据本发明自动预充电方法操作的时序图，假定系统时钟为66MHZ，脉冲串长度为2，CAS等待时间为2。
为完成根据本发明的自动预充电功能，图2所需的结构包括接收行地址选通脉冲信号
RAS然后产生行主时钟φR1和φR2的
RAS缓冲器100；接收列地址选通脉冲信号
CAS并产生驱动列关联的控制电路的列主时钟φC的缓冲器200；接收并缓冲地址信号Ai至CMOS电平，然后产生来自缓冲地址信号的许多列地址信号(包括CA10，CA11和CA11)的列地址发生器300；接收列主时钟φC和计算列地址信号然后产生检测脉冲串长度结束状态的脉冲串长度探测信号COSI的脉冲串检测器400的末端；接收行主时钟φR1和φR2然后产生定时控制信号φS1DQ和φS2DQ的定时控制器500；接收脉冲串长度检测信号COSI、
CAS等待时间信息信号CLm(＂m＂表示取数时间数值)，WE启动信息信号φWR(
WE是能写信号)和脉冲串长度信号
SZn(＂n＂表示脉冲串长度)然后产生脉冲串/等待时间信息信号COSA的脉冲串/等待时间信息信号发生器600；接收定时控制信号φSIDO和φS2DO，脉冲串/等待时间信息信号COSA，由预充电信号发生器800产生的列地址启动检测信号CA11A和
CA11A，然后产生脉冲串/等待时间信息检测信号COSAP的脉中串/等待时间信息检测器700；接收列地址信号CA10、CA11和
CA11脉冲串长度检测信号COSI和脉冲串/等待时间信息检测信号COSAP，然后对
RAS缓冲器100产生和提供预充电信号
φAP1和
φAP2和对脉冲串/等待时间信息检测器700产生和提供启动检测信号CA11A和
CA11A的预充电信号产生器800。
图3是图2中
RAS缓冲器100的具体电路图，示出了为完成本发明自动预充电功能必需的最低限度的结构。P-沟道输入型差动放大器10接收参考电压VREF和行地址选选通信号
RAS，将行地址选通信号
RAS放大与参考电压与行地址选通信号间的差值相同的量，然后输出已整形成CMOS电平的内部行地址通信号
RAS。差动放大器10的输出信号通过三个反相器11送入传输门电路14。传输门电路14的操作由系统时钟CLK控制，通过传输门电路14的信号送到锁存器15。锁存器15的输出信号被反相并加到反相器16的PMOS晶体管17和NMOS晶体管19，PMOS晶体管17的源极与电源电压Vcc相接，NMOS晶体管19的漏极与反相器16的输出端相接，接收系统时钟CLK和单片选择信号φCS的与非门13的输出信号加到连接在PMOS晶体管17的和NMOA晶体管19的漏极之间的PMOS晶体管18的栅极。被反相的输出信号加到连接在NMOS晶体管19和衬底电压(地电压)之间的NMOS晶体管20的栅极。反相器16的输出信号通过两个反相器21加到脉冲整形电路22。
选择存储体的地址信号SRA11通过两个反相器24加到与非门29并通过反相器27加到与非门31。在写启动信号
WE被启动后，被启动的信号φWRCF通过反相器25加到与非门29和31，并通过反相器26加到与非门32和34上。与非门29的输出信号加到与非门32和33上，反相器26的输出信号通过反相器30加到与非门33和35上，与非门31的输出信号加到与非门34和35上，脉冲整形电路22的输出信号共同加到与非门32、33、34和35上。与非门32的输出信号加到PMOS晶体管38的栅极，PMOS晶体管的源-漏极通路连接在电源电压Vcc和第一检测节点40之间。与非门33的输出信号通过反相器36加到其漏-源极通路连接在第一检测节点40和衬底电压Vss(地电压)之间的NMOS晶体管39的栅极，与非门34的输出信号加到其源-漏极通路连接在电源电压Vcc和第二检测节点43之间的PMOS晶体管41的栅极。与非门35的输出信号通过反相器37加到其漏-源极通路接在第二检测节点43和地电压Vss之间的NMOS晶体管42的栅极。
在第一检测节点40和衬底电压Vss之间连接NMOS晶体管46的漏-源极通路。NMOS晶体管46的栅极与接收电源电压值检测信号φVCCH和从图2中的预充电信号发生器800产生的第一预充电信号
φAP1的与非门1的输出端相接。同样，在第二检测点43与衬底电压Vss之间连接NMOS晶体管48的漏-源极通路，NMOS晶体管48的栅极与接收电源电压值检测信号φVCCH和从图2中的预充电信号发生器800产生的第二预充电信号
φAP2的与非门2的输出端连接。第一和第二检测节点40和43上的信号通过锁存器45、47和反相器49、50分别产生第一和第二行主时钟φR1和φR2。行主时钟加到行关联的控制电路上。也就是加到控制存储体并驱动字线的电路上。
图4是图2中脉冲串/等待时间信息信号发生器600的具体电路图，从图2中的脉冲串检测器400的末端产生的脉冲串长度检测信号COSI通过CMOS型传输门63、锁存器65和传输门67传输到锁存器73上。传输门63的n型电极和传输门67的P型电极由被反相器61反相的系统时钟CLK控制。传输门63的P型电极和传输门67的n型电极由通过反相器61和69的系统时钟CLK控制。PMOS晶体管71的源-漏极通路连接在电源电压Vcc和锁存器73之间。电源电压值检测信号φVCCH加到PMOS晶体管71的栅极。脉冲串长度检测信号COSI通过传输门64输出作为脉冲串/等待时间信息信号COSA的信号，锁存器73的输出信号通过传输门68也输出作为脉冲串/等待时间信息信号COSA的信号。传输门64和68响应接收
CAS等待信息信号CLm、脉冲串长度信号
SZn和
WE启动信息信号φWR的或非门62的输出信号而被控制。传输门64的n型电极和传输门68的P型电极直接与或非门62的输出端相接。传输门64的P型电极和传输门68的n型电极由通过反相器66的或非门62的输出信号控制。通过传输门64和68产生的脉冲串/等待时间信息信号COSA传输到图2中的脉冲串/等待时间信息控制器700。
图5是图2中脉冲串/等待时间信息检测器700的具体电路图。脉冲串/等待时间信息信号加到脉冲整形电路75上，脉冲整形电路75的输出端与其源-漏极通路连接在电源电压Vcc和节点74之间的PMOS晶体管76的栅极相接，NMOS晶体管77的漏-源极通路连接在节点74与衬底电压Vss之间。节点74通过锁存器78和反相器79同与非门83的输入端相接。与非门83的另一输入端同与非门82的输出端相接。与非门82输出从图2中预充电发生器800产生的列地址启动检测信号CA11A和CA11A与从图2中定时控制器500产生的定时控制信号φS1DQ和φS2DQ之间的逻辑比较组合状态。定时控制信号φS1DQ和列地址启动检测信号
CA11A加到与非门80上。定时控制信号φS2DQ和列地址启动探测信号CA11A加到与非门81上，与非门80和81的输出信号加到与非门82上。通过脉冲整形电路84产生的与非门83的输出信号作为脉冲串/等待时间检测信号COSAP。脉冲整形电路84的输出端通过脉冲整形电路85与NMOS晶体管77的栅极相接。
图6是图2中预充电信号发生器800的具体电路图。列地址信号CA11和CA11分别加到与非门86和87，列地址信号CA10共同加到与非门86和87上。通过传输门90和锁存器92产生的与非门86的输出信号作为列地址启动检测信号
CA11A。通过传输门91和锁存器93产生的与非门87的输出信号作为列地址启动检测信号CA11。传输门90和91由接收脉冲串长度检测信号COSI的脉冲整形电路88的输出信号控制。传输门90和91的P型电极直接与脉冲整形电路88的输出端相接，其n型电极通过反相器89与脉冲整形电路88的输出端相接。锁存器92和93的输出信号分别加到共同接收脉冲串/等待时间信息检测信号COSAP的与非门94和95上。通过反相器96和97分别产生的与非门94和95的输出信号作为第一和第二预充电信号
φAP1和φAP2。
下面结合图7的时序描述根据本发明的自动预充电操作，这里假设系统时钟CLK的频率为66MHZ，脉冲串长度为4，CAS等待时间值为2。首先说明在始于时间t1时刻的阅读周期中的自动预充电操作。在时刻t1，如果行地址选通信号RAS对低状态启动，行地址被锁存。参照图3，差动放大器10的输出信号变成由启动的行地址选通信号RAS触发的逻辑高状态，如果系统时钟CLK处于逻辑低状态，逻辑低状态信号加到反相器16的PMOS晶体管17的栅极。系统时钟CLK呈现逻辑高状态(时钟1)、传输门电路14断开，反相器16的P通道晶体管18导通(单片选择信号φCS在操作中保持在逻辑高状态)，使反相器16的输出结果呈现逻辑高状态。这样，使脉冲整形电路22的输出信号变成逻辑高状态的短脉冲，然后加到与非门32、33、34和35，以启动这些与非门。由于信号φWRCF处于逻辑低状态(因为写启动信号
WE未启动)，如果存储体选择信号SRA11呈现逻辑高状态，逻辑高状态的行主时钟φR2由被逻辑低状态的与非门34输出信号导通的PMOS晶体管41产生。假设这个行主时钟φR2加到第二存储体的行关联电路(本发明是加到具有两个存储体的半导体存储器装置上)，按逻辑高状态的存储体选择信号SRA11的量被输入，行主时钟φR2通过锁存器47保持在逻辑高状态，如图7所示。与此相反，如果输入逻辑低状态的存储体选择信号SRA11是输出逻辑高状态的行主时钟φR1而不是输出行主时钟φR2，以启动第一存储体的行关联电路。
在时刻t2，由于列地址选通信号
CAS被启动，列地址CAi被锁存。自动预充电是否进行，通过使用列地址信号CA10和CA11的逻辑状态来测定，即，如图7所示，如果列地址信号CA10和CA11处于逻辑高状态，测定执行自动预充电操作。
在图4中，如果在
CAS等待时间信息信号中m为3(当
CAS等待时间为3时变为逻辑高状态)，在脉冲串长度信号
SZn中n为2(当脉冲串长度为2时变为逻辑高状态)，由于在图7中
CAS等待时间为＂2＂，脉冲串长度为＂4＂，CL3和
SZ2都处于逻辑低状态。还由于处于阅读周期，
WE启动信息信号φWR保持在逻辑低状态。所以传输门64导通，传输门68断开，以便在时刻t3启动的脉冲长度检测信号COSI通过传输门64(下文中提及的＂直接传输通路601＂)产生作为逻辑高状态的脉冲串长度/等待时间信息信号COSA。参照图5，逻辑高状态的脉冲串/等待时间信息信号COSA通过脉冲整形电路75，然后加到PMOS晶体管76极的栅极作为逻辑低状态短脉冲。此后通过锁存器78和反相器79，逻辑高状态的短脉冲从节点74加到与非门83。由于定时控制信号φS1DQ和列地址启动检测信号
CA11A处于逻辑低状态，定时控制信号φS2DQ和列地址起动检测信号CA11A处于逻辑高状态，施加到与非门83上的与非门82的输出信号呈现逻辑高状态。从而使与非门83的输出信号变为逻辑低状态信号。因此，该逻辑低状态信号通过脉冲整形电路84输出作为短脉冲逻辑高状态的脉冲串/等待信息检测信号COSAP，如图7所示。在脉冲整形电路84和NMOS晶体管77之间构成反馈环路的脉冲整形电路85检测到逻辑高状态的脉冲串/等待时间信息检测信号COSAP已转变为逻辑低状态，然后，把逻辑高状态短脉冲信号加到NMOS晶体管77的栅极，这样，用以关闭脉冲串/等待时间信息检测信号COSAP。
参照图6，列地址启动检测信号
CA11A和CA11A是靠逻辑高状态的列地址信号CA10和CA11从锁存器92和93分别以逻辑低和高状态产生的。传输门90和91由响应逻辑高状态的脉冲串长度检测信号COSI的逻辑低状态短脉冲导通。这样，锁存器92和93通过脉冲串长度检测信号COSI保持存储列地址信号CA11的逻辑状态。由于产生于图5的脉冲串/等待时间信息检测信号COSAP处于逻辑高状态，第一预充电信号
φAP1呈现逻辑高状态(未启动状态)，第二预充电信号
φAP2呈现逻辑低状态(启动状态)。
参照图3，从图6分别产生的逻辑高状态和低状态的第一和第二预充电信号预充电信号
φAP1和
φAP2分别加到与非门1和2。因而逻辑低状态信号加到接在检测节点40和衬底电压Vss之间的NMOS晶体管46的栅极，逻辑高状态信号加到连接在检测节点43和衬底电压Vss之间的NMOS晶体管48的栅极。结果，保持逻辑高状态的行主时钟φR2通过下拉NMOS晶体管48的导通变为逻辑低状态，如图6所示。即，因为驱动未起动的第二存储体的行主时钟φR2(例如驱动阅读操作)已经启动，第二存储体自动执行预充电操作。第二存储体(未显示)的预充电操作以公知的方法进行，所以不在本发明的优选实施例中描述。在现有技术中，为了在一个周期阅读操作完成后对任一存储体预充电，预充电命令必须从外部强迫加入。
在始于时刻t4的写周期自动预充电操作中，由于
WE启动信息信号φWR变成图4中的逻辑高状态，以作为在时刻t5对逻辑低状态启动写启动信号
WE，在延迟来自脉冲串长度检测信号COSI的系统时钟的一个时钟相同时间后，产生脉冲串/等待时间信息信号COSA，如图7所示。也就是说随着系统时钟CLK的时钟14变为逻辑低状态，脉冲串长度检测信号COSI通过传输门63在锁存器65上储存(在这一时刻，传输门67断开)。随着系统时钟CLK的时钟15变为逻辑高状态，储存在锁存器65上的信号通过传输门67，锁存器73和传输门68(下文中提及的＂延迟通路602＂)，然后产生作为延迟与来自脉冲串长度检测信号COSI的一个时钟时间的脉冲串/等待时间信息信号COSA。保持间隔等于上述阅读同期的长度，因为在时刻t6，启动第二存储体的行主时钟φR2被逻辑低状态的第二预充电信号
φAP2制约对逻辑低状态不启动，第二存储体的自动预充电操作被完成。
参照在脉冲串长度为2时显示根据本发明的自动预充电方法的图8，当脉冲串长度信号
SZn(n＝2)处于逻辑高状态和或非门62呈现逻辑低状态时，脉冲串长度探测信号COSI通过延时通路602传输。随后，当延迟与来自脉冲串长度检测信号COSI的系统时钟CLK的一个时钟相同时间后，产生脉冲串/等待时间信息信号COSA。此外，由于作为通过脉冲整形电路75的短脉冲输出的脉冲串/等待时间信息信号COSA对应从
RAS启动时间点产生的具有预检测时间间隔的定时控制信号φS2DQ的逻辑状态，以便通过与非门83，如果定时控制信号φS1DQ处于逻辑高状态，则脉冲串/等待时间信息检测信号COSAP呈现逻辑低状态。图8中的虚线显示了
RAS信息未控制自动预充电的情况。因此，图8显示了产生自动预充电信号
φAP1和
φAP2所需的脉冲串/等待时间信息检测信号COSAP被关
RAS的信息和关联脉冲串长度和
CAS等待时间的信息干扰的事实。
由于根据本发明的所述自动预充电信号的产生于与同步半导体存储器装置中使用的脉冲串长度和等待时间有关的信息，并与在半导体存储器装置中基本上用于数据选取的行和列地址选通信号
RAS，
CAS有关的信息对应，这样就可以实现有效和可靠的自动预充电功能。
为了反映产生自动预充电信号所需要的信息，图4-图7显示了本发明上述实施例使用的电路构造，然而根据本发明的自动预充电信号还可以由其它电路结构产生。
Claims (5)
1.使用行和列地址选通信号并具有由许多存储单元组成的许多存储体半导体存储器装置，所述的半导体存储器装置包括：
信号发生装置，在存储体地址操作完成后，响应对应行和列地址选通信号的信号，产生对一个存储体自动预充电的信号。
2.半导体存储器装置具有许多存储体，行地址选通信号缓冲器，列地址信号缓冲器和列地址发生器，并与具有预定频率的系统时钟相关的脉冲串长度和等待时间信息响应执行数据存取操作，所述的半导体存储器装置包括；
信号发生装置，在存储体地址操作完成后，响应所述地址选通信号产生对一个存储体自动预充电的信号、信号具有所述脉冲串长度和等待时间信息。
3.半导体存储器装置具有包括许多存储单元的许多存储体，产生驱动行关联控制电路的行主时钟的电路，该行关联控制电路包含一个存储体，响应从外部施加的行地址选通信号和存储体选择信号，并与具有预定频率的系统时钟相关的脉冲长度和等待时间信息响应，执行数据存取操作，所述半导体存储器装置包括：
电路信号供给装置，完成一个存储体的地址操作后，响应行地址选通信号，电路产生列地址时钟，信号具有脉冲串长度的等待时间信息。
4.半导体存储器装置具有：包括许多存储单元的许多存储体；产生驱动行关联控制电路的行主时钟的电路，该行关联控制电路包含在一个存储体中，响应从外部加入的行地址选通信号和存储体选择信号；接收来自外部的列地址选通信号并随后产生驱动列关联控制电路的列主时钟的电路；该列关联控制电路包含在一个存储体中；接收外来地址信号并随后产生列地址信号的电路；电路响应与具有预定频率的系统时钟相关的脉冲串长度和等待时间信息，执行数据存取操作，所述半导体存储器装置包括：
电路信号供给装置，在完成一个存储体的地址操作后，产生所述列地址主时钟以响应行地址选通信号，信号具有脉冲串长度和等待时间信息。
5.半导体存储器装置具有：包括许多存储单元的许多存储体；产生驱动行关联控制电路的行主时钟的电路，该行关联控制电路包含在一个存储体中，响应从外加的行地址选通信号和存储体选择信号；接收外来的列地址选通信号并随后产生驱动列关联控制电路的列主时钟的电路，该列关联控制电路包含在一个存储体中；接收外来地址信号并随后产生列地址信号的电路；并响应与具有预定频率的系统时钟相关的脉冲串长度和等待时间信息，执行数据存取操作，所述半导体存储器装置包括：
产生对应行主时钟的定时控制信号的装置；
接收定时控制信号和具有脉冲串长度和取数时间信息信号并随后产生列地址选通信号和具有所述脉冲串长度和等待时间信号的信息的检测信号的装置。
给电路传输信号的装置，该装置产生所述的行主时钟预定电信号，与所述脉冲串长度，所述列地址信号和所述信息检测信号的检测信号响应。
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