CN102446544B - 半导体存储器件和具有所述半导体存储器件的存储系统 - Google Patents

半导体存储器件和具有所述半导体存储器件的存储系统 Download PDF

Info

Publication number
CN102446544B
CN102446544B CN201110083302.6A CN201110083302A CN102446544B CN 102446544 B CN102446544 B CN 102446544B CN 201110083302 A CN201110083302 A CN 201110083302A CN 102446544 B CN102446544 B CN 102446544B
Authority
CN
China
Prior art keywords
semiconductor storage
latent time
data
latent
acquiescence
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110083302.6A
Other languages
English (en)
Other versions
CN102446544A (zh
Inventor
文眞永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102446544A publication Critical patent/CN102446544A/zh
Application granted granted Critical
Publication of CN102446544B publication Critical patent/CN102446544B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Dram (AREA)

Abstract

本发明公开了一种半导体存储器件，包括：内部时钟信号发生器，被配置为通过对外部时钟信号的频率进行分频来产生内部时钟信号；默认潜伏时间确定器，被配置为确定在输出信号时的默认潜伏时间；以及潜伏时间反映器，被配置为响应于半潜伏时间选择信息信号来针对连续命令中的每个选择性地将等于内部时钟信号的半个周期的半潜伏时间附加至默认潜伏时间。

Description

半导体存储器件和具有所述半导体存储器件的存储系统
相关申请的交叉引用
本申请要求2010年10月11日提交的韩国专利申请No.10-2010-0098803的优先权，其全部内容以引用的方式并入在本文中。
技术领域
本发明的示例性实施例涉及半导体器件设计技术，且更具体而言涉及半导体存储器件和包括所述半导体存储器件的半导体存储系统。
背景技术
诸如动态随机存取存储(DRAM)器件的半导体存储器件的操作速度和集成度不断提高。在提高DRAM器件的操作速度方面，已使用了可以与从外部输入的外部时钟信号同步地操作的同步动态随机存取存储器(SDRAM)器件。SDRAM器件的最初形式是单数据速率(SDR)SDRAM器件，所述单数据速率(SDR)SDRAM器件与外部时钟信号的上升沿同步地输入和输出数据以经由数据引脚来输入/输出数据。
为了进一步提高操作速度，正使用在一个时钟周期内处理两个数据的双数据速率(DDR)SDRAM器件。此处，DDRSDRAM器件与从外部输入的外部时钟信号的上升沿和下降沿两者同步，以连续地输入/输出两个数据。因此，尽管外部时钟信号的频率并未增大，但DDRSDRAM器件可以实现现有的SDRSDRAM器件的带宽的至少两倍的带宽，且因而DDRSDRAM器件可以高速操作。
DDRSDRAM器件的实例是DDR2SDRAM器件、DDR3SDRAM器件和DDR4SDRAM器件。DDRSDRAM器件在输入/输出期间执行2比特预取操作以支持2比特数据的突发长度(BL)，而DDR2SDRAM器件在输入/输出期间执行4比特预取操作以支持4比特数据的突发长度(BL)。DDR3SDRAM器件在输入/输出期间执行8比特预取操作以支持8比特数据的突发长度(BL)，而DDR4SDRAM器件支持8或10比特数据的突发长度(BL)。此处，10比特数据的突发长度表示10比特数据是经由数据引脚与外部时钟信号的时钟边沿同步而连续地输入/输出的。此后，将连续地输入/输出多个数据的方案称为突发传输方案。
图1A和图1B是说明现有的DDR4SDRAM器件中所支持的突发传输方案的时序图。图1A示出了8比特突发长度(BL8)传输模式中的突发传输方案的时序图，且图1B示出了10比特突发长度(BL10)传输模式中的突发传输方案的时序图。
此处，在描述图1A和图1B的现有技术时，以读取操作的突发传输方案为例，其中使用通过将外部时钟信号EX_CLK的频率进行2分频而获得的内部时钟信号IN_CLK。此处，使用分频后的内部时钟信号IN_CLK来充分地保证读取命令RD_CMD<1>和RD_CMD<2>的余量。
参见图1A，在8比特突发长度(BL8)传输模式中，将读取命令RD_CMD<1>与RD_CMD<2>之间的时钟间隙(tCCD，tCCD是CAS命令到CAS命令的延迟)设定为4tCK，其中tCK表示外部时钟信号EX_CLK的一个周期。因此，当与内部时钟信号IN_CLK的上升沿同步地输入读取命令RD_CMD<1>和RD_CMD<2>时，在读取潜伏时间RL1之后经由数据引脚顺序地输出8比特读取数据G1和G2，其中读取潜伏时间RL1是基于施加相应的读取命令RD_CMD<1>或RD_CMD<2>的时刻来被确定的。此处，将读取潜伏时间RL1定义为CAS潜伏时间CL1与附加潜伏时间AL1之和。
参见图1B，在10比特突发长度(BL10)传输模式中，将读取命令RD_CMD<1>与RD_CMD<2>之间的时钟间隙tCCD设定为6tCK，其中tCK表示外部时钟信号EX_CLK的一个周期。因此，当与内部时钟信号INCLK的上升沿同步地输入读取命令RD_CMD<1>和RD_CMD<2>时，在读取潜伏时间RL2之后经由数据引脚连续地输出10比特读取数据G3和G4，其中读取潜伏时间RL2是基于施加相应的读取命令RD_CMD<1>或RD_CMD<2>的时刻来被确定的。
由现有的DDR4SDRAM器件所支持的突发传输方案具有以下特征。
参见图1A，在8比特突发长度(BL8)传输模式中，可以以在基于连续读取命令RD_CMD<1>和RD_CMD<2>而被连续地输出的读取数据G1与G2之间没有间隙的方式顺序地输出读取数据G1和G2。然而，在图1B中所示的10比特突发长度(BL10)传输模式中，在分别对应于连续读取命令RD_CMD<1>和RD_CMD<2>而输出的读取数据G3与G4之间存在等于1tCK的间隙。归因于10比特突发长度(BL10)传输模式中的这种间隙，每单位时间的数据传输速率(也就是带宽)可能减小。如果读取命令RD_CMD<1>与RD_CMD<2>之间的时钟间隙tCCD没有被设定为6tCK而被设定为5tCK，则可以防止每单位时间的数据传输速率的减小。然而，内部时钟信号IN_CLK的周期不与等于5tCK的时钟间隙tCCD一起工作，故不将读取命令RD_CMD<1>与RD_CMD<2>之间的时钟间隙tCCD设定为5tCK。这是因为与外部时钟信号EX_CLK的5tCK相对应的内部时钟信号IN_CLK的一部分A并非如外部时钟信号EX_CLK一样是上升沿而是下降沿。
如上所述，因为内部时钟信号IN_CLK具有与外部时钟信号EX_CLK的时钟周期两倍的时钟周期，所以内部时钟信号IN_CLK可以满足读取命令RD_CMD<1>与RD_CMD<2>之间的对应于外部时钟信号EX_CLK的偶数个周期诸如2tCK、4tCK、6tCK等的时钟间隙tCCD。因此，在10比特突发长度(BL10)传输模式的情况下，因为读取命令RD_CMD<1>与RD_CMD<2>之间的时钟间隙tCCD被设定为6tCK，所以在连续输出的读取数据G3与G4之间发生1tCK的时钟间隙，且由此每单位时间的数据传输速率(其对应于数据传输的带宽)减小。
发明内容
本发明的实施例涉及一种半导体存储器件和包括所述半导体存储器件的半导体存储系统，所述半导体存储器件在当对应于连续列命令的列数据连续地输入时，可以在所述列数据之间不带时钟间隙地连续地输入/输出所述列数据。
根据本发明的一个实施例，一种半导体存储器件包括：内部时钟信号发生器，被配置为通过对外部时钟信号的频率进行分频来产生内部时钟信号；默认潜伏时间确定器，被配置为确定在输出信号时的默认潜伏时间；以及潜伏时间反映器，被配置为响应于半潜伏时间选择信息信号来针对连续命令中的每个选择性地将等于所述内部时钟信号的半个周期的半潜伏时间附加至所述默认潜伏时间。
根据本发明的另一个实施例，一种半导体存储器件包括：内部时钟信号发生器，被配置为通过对外部时钟信号的频率进行分频来产生内部时钟信号；潜伏时间控制器，被配置为基于默认潜伏时间和列地址选通(CAS)潜伏时间来确定默认读取潜伏时间；数据输出单元，被配置为响应于连续读取命令中的每个来锁存对应于突发长度的读取数据，且响应于默认读取潜伏时间来顺序地输出锁存的读取数据；半潜伏时间选择信息信号输出单元，被配置为针对连续命令中的每个来锁存半潜伏时间选择信息信号且响应于默认读取潜伏时间来输出锁存的半潜伏时间选择信息信号；以及数据输出控制器，被配置为响应于半潜伏时间选择信息信号输出单元的输出信号来选择性地将从数据输出单元顺序地输出的锁存的读取数据中的每个延迟等于内部时钟信号的半个周期的半潜伏时间，并将被选择性地延迟了的读取数据输出。
根据本发明的又一个实施例，一种半导体存储系统，所述半导体存储系统具有用于储存和提供数据的半导体存储器件和用于控制半导体存储器件的存储器控制器，所述半导体存储系统包括：所述存储器控制器，所述存储器控制器被配置为将外部时钟信号和连续列命令传送至所述半导体存储器件，其中所述存储器控制器被配置为以在连续列命令之间的第一时钟间隙和第二时钟间隙来交替地将连续列命令传送至半导体存储器件，且将针对所述连续列命令中的每个的半潜伏时间选择信息信号传送至所述半导体存储器件；以及半导体存储器件，被配置为接收外部时钟信号和连续列命令，通过对外部时钟信号的频率进行分频来产生内部时钟信号，且响应于半潜伏时间选择信息信号来选择性地将等于内部时钟信号的半个周期的半潜伏时间附加至默认读取潜伏时间。
附图说明
图1A是说明基于8比特突发长度(BL8)传输模式的突发传输方案的时序图；
图1B是说明基于10比特突发长度(BL10)传输模式的突发传输方案的时序图；
图2是说明根据本发明的一个实施例的半导体存储系统的框图；
图3是说明图2所示的半导体存储器件的框图；
图4是说明图3所示的潜伏时间反映器的框图；
图5是说明图4所示的数据输出控制器的框图；
图6是描述基于10比特突发长度(BL10)传输模式的半导体存储系统的操作的时序图；以及
图7是详细描述图6的时序图的时序图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当解释为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，且将会向本领域技术人员充分传达本发明的范围。在本说明书中，在本发明的各个附图和实施例中相同的附图标记表示相同的部分。
在本发明的实施例中，在描述本发明的精神和范围时，为了方便起见以半导体存储器件的读取路径为例。此外，在本发明的实施例中，以每单位时间的数据传输速率(对应于数据传输的带宽)的特定突发长度传输模式诸如10比特突发长度(BL10)传输模式为例来进行说明。此处，10比特突发长度(BL10)传输模式表示经由数据引脚与外部时钟信号的时钟沿同步而连续地输入/输出的数据的比特为10。
图2是说明根据本发明的一个实施例的半导体存储器件和包括所述半导体存储器件的半导体存储系统的框图。
参见图2，半导体存储系统100包括用于控制读取路径操作的存储器控制器200，和用于在存储器控制器200的控制下将读取数据提供至存储器控制器200的半导体存储器件300。
此处，存储器控制器200在特定的突发长度传输模式中交替使用第一时钟间隙和第二时钟间隙来将外部时钟信号EX_CLK和连续读取命令RD_CMD<1:3>传送至半导体存储器件300，还传送半附加潜伏时间选择信息信号HAL<1:3>，其中HAL<1:3>是用于连续读取命令RD_CMD<1:3>中的每一个。此处，第一时钟间隙和第二时钟间隙对应于外部时钟信号EX_CLK的“4tCK”和“6tCK”，且半附加潜伏时间选择信息信号HAL<1:3>针对连续读取命令RD_CMD<1:3>中的每个而更新。
此处，半导体存储器件300经由分别地分配的引脚来从存储器控制器200接收外部时钟信号EX_CLK、连续读取命令RD_CMD<1:3>和半附加潜伏时间选择信息信号HAL<1:3>，产生内部时钟信号IN_CLK，并响应于半附加潜伏时间选择信息信号HAL<1:3>来选择性地将半附加潜伏时间HAL附加至默认读取潜伏时间RL，其中，所述内部时钟信号IN_CLK是通过将外部时钟信号EX_CLK的频率进行2分频而产生的时钟信号，所述半附加潜伏时间HAL具有对应于内部时钟信号IN_CLK的半个周期的值，所述默认潜伏读取潜伏时间RL被用于输出读取数据。
图3是说明图2中所示的半导体存储器件300的框图。图4是说明图3所示的潜伏时间反映器330的框图。图5是说明图4所示的数据输出控制单元339的框图。
参见图3，半导体存储器件300包括内部时钟信号发生器310、潜伏时间确定器320和潜伏时间反映器330。内部时钟信号发生器310通过对外部时钟信号EX_CLK的频率进行分频来产生内部时钟信号IN_CLK。潜伏时间确定器320设定默认附加潜伏时间AL和默认CAS潜伏时间CL。潜伏时间反映器330从存储器单元(未图示)接收与连续读取命令RD_CMD<1:3>相对应的读取数据CORE_DATA<G1:G3>，根据半附加潜伏时间选择信息信号HAL<1:3>来选择性地将半附加潜伏时间HAL施加至默认读取潜伏时间RL，以在当输入的读取数据CORE_DATA<G1:G3>被输出至存储器控制器200时将半附加潜伏时间HAL反映在输入的读取数据CORE_DATA<G1:G3>中。此处，将默认读取潜伏时间RL定义为默认附加潜伏时间AL与默认CAS潜伏时间CL之和，且内部时钟信号发生器310通过将外部时钟信号EX_CLK的频率进行2分频来产生内部时钟信号IN_CLK。
可以由存储器控制器200在潜伏时间确定器320的初始操作期间设定默认附加潜伏时间AL和默认CAS潜伏时间CL，且潜伏时间确定器320可以是模式寄存器组(MRS)。
此外，如图4所示，潜伏时间反映器330包括潜伏时间控制单元331、数据输出单元335、半附加潜伏时间选择信息信号输出单元337和数据输出控制单元339。潜伏时间控制单元331响应于连续读取命令RD_CMD<1:3>中的每个，基于默认附加潜伏时间AL和默认CAS潜伏时间CL来确定默认读取潜伏时间RL。数据输出单元335响应于通过在延迟单元333中将连续读取命令RD_CMD<1:3>延迟适当的持续时间而获得的延迟读取命令DELY_RD_CMD<1:3>来将读取数据CORE_DATA<G1:G3>分别锁存，且响应于默认读取潜伏时间RL来顺序地输出锁存读取数据LAT_DATA<G1:G3>。
半附加潜伏时间选择信息信号输出单元337响应于延迟读取命令DELY_RD_CMD<1:3>中的每个来锁存半附加潜伏时间选择信息信号HAL<1:3>，且输出与默认读取潜伏时间RL相对应的锁存半附加潜伏时间选择信息信号LAT_HAL<1:3>。数据输出控制单元339响应于半附加潜伏时间选择信息信号输出单元337的输出信号LAT_HAL<1:3>来选择性地将从数据输出单元335顺序地输出的锁存读取数据LAT_DATA<G1:G3>和内部时钟信号IN_CLK延迟等于半附加潜伏时间HAL的延迟，并最终输出与连续读取命令RD_CMD<1:3>相对应的读取数据DATA。
此处，数据输出单元335包括用于分别锁存与连续读取命令RD_CMD<1:3>相对应的读取数据CORE_DATA<G1:G3>的第一至第三管线锁存器(pipelatch)PIPE1、PIPE2和PIPE3。半附加潜伏时间选择信息信号输出单元337可以包括第四管线锁存器PIPE4，因为半附加潜伏时间选择信息信号HAL<1:3>在产生时被实时输入。
如图5所示，数据输出控制单元339包括第一至第三D型触发器339_1、339_2和339_3、第一至第三多路复用器339_4、339_5和339_6、以及并行到串行(P2S)转换器339_7。第一至第三D型触发器339_1、339_2和339_3将从半附加潜伏时间选择信息信号输出单元337输出的锁存读取数据LAT_DATA<G1:G3>延迟等于半附加潜伏时间HAL的延迟，并输出延迟读取数据DELY_LAT_DATA<G1:G3>，所述半附加潜伏时间HAL是内部时钟信号IN_CLK的半个周期。第一至第三多路复用器339_4、339_5和339_6响应于半附加潜伏时间选择信息信号HAL<1:3>来选择性地输出分别从半附加潜伏时间选择信息信号输出单元337输出的锁存读取数据LAT_DATA<G1:G3>和从第一至第三D型触发器339_1、339_2和339_3输出的延迟读取数据DELY_LAT_DATA<G1:G3>中的任一个。并行到串行(P2S)转换器339_7并行地接收第一至第三多路复用器339_4、339_5和339_6的输出信号SEL_DATA<G1:G3>，并将所述输出信号SEL_DATA<G1:G3>串行地输出。
此处，第一至第三D型触发器339_1、339_2和339_3不是在内部时钟信号IN_CLK的上升沿而是延迟了半个周期即在内部时钟信号IN_CLK的下降沿开始输出延迟读取数据DELY_LAT_DATA<G1:G3>。此处，任何用于将内部时钟信号IN_CLK延迟半个周期并输出延迟内部时钟信号IN_CLK的合理合适的延迟电路都可以应用于第一至第三D型触发器339_1、339_2和339_3。
第一至第三多路复用器339_4、339_5和339_6基于半附加潜伏时间选择信息信号HAL<1:3>来交替地选择和输出锁存读取数据LAT_DATA<G1:G3>和延迟读取数据DELY_LAT_DATA<G1:G3>。例如，第一多路复用器339_4响应于逻辑低电平的锁存半附加潜伏时间选择信息信号LAT_HAL<1>来选择和输出锁存读取数据LAT_DATA<G1>，且第二多路复用器339_5响应于逻辑高电平的锁存半附加潜伏时间选择信息信号LAT_HAL<2>来选择和输出延迟读取数据DELY_LAT_DATA<G2>。第三多路复用器3396响应于逻辑低电平的锁存半附加潜伏时间选择信息信号LAT_HAL<3>来选择和输出锁存读取数据LAT_DATA<G3>。
此处，并行到串行(P2S)转换器339_7并行地接收被选择性地执行了延迟操作的读取数据，诸如从第一多路复用器339_4传送来的锁存读取数据LAT_DATA<G1>、从第二多路复用器339_5传送来的延迟读取数据DELY_LAT_DATA<G2>、以及从第三多路复用器339_6传送来的锁存读取数据LAT_DATA<G3>，将所接收的并行读取数据转换为串行数据，并将最终的读取数据DATA传送至存储器控制器200。
下面参照图6和图7来描述根据本发明的所述实施例所制造的半导体存储器件300和包括半导体存储器件300的半导体存储系统100的操作。
图6是描述基于10比特突发长度(BL10)传输模式的半导体存储系统100的操作的时序图。图7是详细描述图6的时序图的时序图。
参见图6，首先，存储器控制器200以将连续读取命令RD_CMD<1:3>之间的时钟间隙tCCD交替地设定为外部时钟信号EX_CLK的“4tCK”和“6tCK”的方式来向半导体存储器件300传送连续读取命令RD_CMD<1:3>。更具体而言，存储器控制器200传送第一读取命令RD_CMD<1>，且在从存储器控制器200传送第一读取命令RD_CMD<1>的时刻开始经过4tCK之后，存储器控制器200传送第二读取命令RD_CMD<2>。在从存储器控制器200传送第二读取命令RD_CMD<2>的时刻开始经过6tCK之后，存储器控制器200传送第三读取命令RD_CMD<3>。尽管图中未示出，但如果存储器控制器200接着第一至第三读取命令RD_CMD<1:3>的传送来连续地传送第四读取命令和第五读取命令，则存储器控制器200在从存储器控制器200传送第三读取命令RD_CMD<3>的时刻开始经过4tCK之后传送第四读取命令RD_CMD<4>且在从存储器控制器200传送第四读取命令RD_CMD<4>的时刻开始经过6tCK之后传送第五读取命令RD_CMD<5>。这是为了通过使用两个时钟间隙单位来使得读取命令之间的时钟间隙tCCD能够在BL10的情形下操作，且相应地，在使用时钟来传送数据时，在10比特突发长度(BL10)传输模式中传送至存储器控制器200的读取数据DATA之间不具有任何间隙。
同时，存储器控制器200还将根据连续读取命令RD_CMD<1:3>中的每个而更新的半附加潜伏时间选择信息信号HAL<1:3>传送至半导体存储器件300，并将连续读取命令RD_CMD<1:3>传送至半导体存储器件300。更具体而言，存储器控制器200在传送第一读取命令RD_CMD<1>的同时传送逻辑低电平的半附加潜伏时间选择信息信号HAL<1>，在传送第二读取命令RD_CMD<2>的同时传送逻辑高电平的半附加潜伏时间选择信息信号HAL<2>，且在传送第三读取命令RD_CMD<3>的同时传送逻辑低电平的半附加潜伏时间选择信息信号HAL<3>。尽管图中未图示，但如果存储器控制器200连续地传送第四读取命令和第五读取命令，则存储器控制器200在传送第四读取命令RD_CMD<4>的同时传送逻辑高电平的半附加潜伏时间选择信息信号HAL<1>，且在传送第五读取命令RD_CMD<5>的同时传送逻辑低电平的半附加潜伏时间选择信息信号HAL<2>。换言之，半附加潜伏时间选择信息信号HAL<1:3>的逻辑电平根据连续读取命令RD_CMD<1:3>中的每个而轮换，且当连续读取命令RD_CMD<1:3>的数量增加时触发。
如上所述，存储器控制器200在向半导体存储器件300传送连续读取命令RD_CMD<1:3>时，同时地实时传送针对连续读取命令RD_CMD<1:3>中的每个而更新的半附加潜伏时间选择信息信号HAL<1:3>。
然后，半导体存储器件300无延迟地将与第一读取命令RD_CMD<1>相对应的读取数据SEL_DATA<G1>传送至存储器控制器200。半导体存储器件300将与第二读取命令RD_CMD<2>相对应的读取数据SEL_DATA<G2>延迟等于内部时钟信号IN_CLK的半个周期——对应于外部时钟信号EX_CLK的“1tCK”——的延迟，并向存储器控制器200传送延迟数据。半导体存储器件300响应于触发的半附加潜伏时间选择信息信号HAL<1:3>而无延迟地向存储器控制器200传送与第三读取命令RD_CMD<3>相对应的读取数据SEL_DATA<G3>。此处，与第二读取命令RD_CMD<2>相对应的读取数据SEL_DATA<G2>的输出实质上应开始于从传送第二读取命令RD_CMD<2>的时刻经过默认读取潜伏时间RL之后的时间点B处，但因为半附加潜伏时间HAL被施加给默认读取潜伏时间RL，所以读取数据SEL_DATA<G2>的输出在被延迟了内部时钟信号IN_CLK的半个周期的时刻开始。当然，对应于第一读取命令RD_CMD<1>和第三读取命令RD_CMD<3>的第一读取数据SEL_DATA<G1>和第三读取数据SEL_DATA<G3>在不施加半附加潜伏时间HAL而仅施加默认读取潜伏时间RL的时刻开始输出。
因此，半导体存储器件300以无间隙的方式来向存储器控制器200顺序地传送与连续读取命令RD_CMD<1:3>相对应的读取数据DATA。
下面参照图7详细描述图6的时序图。
一旦存储器控制器200将连续读取命令RD_CMD<1:3>和分别对应于连续读取命令RD_CMD<1:3>的半附加潜伏时间选择信息信号HAL<1:3>传送至半导体存储器件300，则半导体存储器件300将来自内部单元(未图示)的相应的读取数据CORE_DATA<G1:G3>锁存在数据输出单元335中所包括的第一至第三管线锁存器PIPE1、PIPE2和PIPE3中，且在从传送连续读取命令RD_CMD<1:3>中的每个的时刻开始经过默认读取潜伏时间RL之后向数据输出控制单元339输出锁存读取数据LAT_DATA<G1:G3>。当然，半附加潜伏时间选择信息信号HAL<1:3>也被锁存在半附加潜伏时间选择信息信号输出单元337中，且接着在默认读取潜伏时间RL之后向数据输出控制单元339输出。
数据输出控制单元339通过交替地延迟锁存读取数据LAT_DATA<G1:G3>来无延迟地将对应于连续读取命令RD_CMD<1:3>的读取数据DATA顺序地传送至存储器控制器200。更具体而言，第一至第三D型触发器339_1、339_2和339_3将锁存读取数据LAT_DATA<G1:G3>延迟等于内部时钟信号IN_CLK的半个周期的延迟以产生延迟读取数据DELY_LAT_DATA<G1:G3>，且第一至第三多路复用器339_4、339_5和339_6基于半附加潜伏时间选择信息信号HAL<1:3>来选择相应的锁存读取数据LAT_DATA<G1:G3>和延迟读取数据DELY_LAT_DATA<G1:G3>中的一个，并输出所选中的读取数据。例如，第一多路复用器339_4响应于逻辑低电平的锁存的半附加潜伏时间选择信息信号LAT_HAL<1>来选择锁存读取数据LAT_DATA<G1>，并将其输出作为所选中的读取数据SEL_DATA<G1>。第二多路复用器339_5响应于逻辑高电平的锁存的半附加潜伏时间选择信息信号LAT_HAL<2>来选择延迟读取数据DELY_LAT_DATA<G2>，并将其输出作为所选中的读取数据SEL_DATA<G2>。第一多路复用器339_6响应于逻辑低电平的锁存的半附加潜伏时间选择信息信号LAT_HAL<3>来选择锁存的读取数据LAT_DATA<G3>，并将其输出作为所选中的读取数据SEL_DATA<G3>。因此，并行到串行转换器339_7并行地接收从第一至第三多路复用器339_4、339_5和339_6所选择并输出的所选中的读取数据SEL_DATA<G1>、SEL_DATA<G2>和SEL_DATA<G3>，将并行数据转换为串行数据，且无间隙地向存储器控制器200顺序地传送与连续读取命令RD_CMD<1:3>相对应的读取数据DATA。
同时，尽管已经在10比特突发长度(BL10)传输模式中描述了根据本发明的所述实施例的半导体存储器件和半导体存储系统，但本发明的技术也可以应用于4突发长度(BL4)传输模式和8比特突发长度(BL8)传输模式。更具体而言，在4突发长度(BL4)传输模式和8比特突发长度(BL8)传输模式中，存储器控制器200在连续读取命令RD_CMD<1:3>之间采用一致的时钟间隙tCCD来传送连续读取命令RD_CMD<1:3>，且存储器控制器200不传送针对连续读取命令RD_CMD<1:3>中的每个而触发的半附加潜伏时间选择信息信号HAL<1:3>，而是传送针对连续读取命令RD_CMD<1:3>具有相同的逻辑电平的半附加潜伏时间选择信息信号HAL<1:3>。然后，数据输出控制单元339在不将半附加潜伏时间HAL施加至默认读取潜伏时间RL的状态下输出读取数据DATA。
根据上述的本发明的示例性实施例，由于无间隙地连续地输出对应于连续读取命令的读取数据，因此可以获得合适的每单位时间的数据传输速率、即带宽。
根据本发明的示例性实施例，当在诸如10比特突发长度(BL10)传输模式的突发长度传输模式中连续地输入/输出列数据时，通过无间隙地输入/输出对应于连续列命令的列数据，可以获得合适的每单位时间的数据传输速率(对应于数据传输的带宽)。
虽然已经参照具体的实施例来描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求书所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
例如，以读取路径操作为例来描述本发明的实施例，但本发明的技术也可以应用于写入路径操作。

Claims (36)

1.一种半导体存储器件，包括：
内部时钟信号发生器，所述内部时钟信号发生器被配置为通过对外部时钟信号的频率进行分频来产生内部时钟信号；
默认潜伏时间确定器，所述默认潜伏时间确定器被配置为确定在输出信号时的默认潜伏时间；以及
潜伏时间反映器，所述潜伏时间反映器被配置为：通过响应于半潜伏时间选择信息信号而选择性地将等于所述内部时钟信号的半个周期的半潜伏时间附加至所述默认潜伏时间来控制针对连续命令中的每个连续命令的对应潜伏时间。
2.如权利要求1所述的半导体存储器件，其中，所述内部时钟信号是通过将所述外部时钟信号的频率进行2分频而获得的时钟信号。
3.如权利要求1所述的半导体存储器件，其中，在4比特突发长度传输模式或8突发长度即BL8传输模式中，所述连续命令的传送之间的时钟间隙相同。
4.如权利要求3所述的半导体存储器件，其中，所述潜伏时间反映器被配置为响应于所述默认潜伏时间来锁存数据而不将锁存数据延迟等于所述外部时钟信号的一个时钟周期的延迟，并响应于所述半潜伏时间选择信息信号来将所述锁存数据或延迟了的所述锁存数据输出。
5.如权利要求1所述的半导体存储器件，其中，在10比特突发长度即BL10传输模式中，在所述连续命令中的连续的命令之间用第一时钟间隙和与所述第一时钟间隙不同的第二时钟间隙来交替地传输所述连续命令。
6.如权利要求5所述的半导体存储器件，其中，所述第一时钟间隙和所述第二时钟间隙分别对应于所述外部时钟信号的四个时钟周期和六个时钟周期。
7.如权利要求5所述的半导体存储器件，其中，所述潜伏时间反映器被配置为针对所述命令中的交替的命令来选择性地将所述半潜伏时间附加至所述默认潜伏时间。
8.如权利要求1所述的半导体存储器件，其中，所述潜伏时间反映器被配置为当所述命令之间的时钟间隙是所述外部时钟信号的四个时钟周期时，将所述半潜伏时间附加至所述默认潜伏时间。
9.如权利要求1所述的半导体存储器件，其中，所述潜伏时间反映器被配置为当所述命令之间的时钟间隙是所述外部时钟信号的六个时钟周期时，不将所述半潜伏时间附加至所述默认潜伏时间。
10.如权利要求1所述的半导体存储器件，其中，所述潜伏时间反映器被配置为针对所述连续命令之中第一个发生的命令，不将所述半潜伏时间附加至所述默认潜伏时间。
11.如权利要求1所述的半导体存储器件，其中，所述默认潜伏时间由模式寄存器组MRS来设定。
12.如权利要求1所述的半导体存储器件，其中，所述半潜伏时间选择信息信号是经由引脚而施加的。
13.一种半导体存储器件，包括：
内部时钟信号发生器，所述内部时钟信号发生器被配置为通过对外部时钟信号的频率进行分频来产生内部时钟信号；
潜伏时间控制器，所述潜伏时间控制器被配置为基于默认潜伏时间和列地址选通CAS潜伏时间来确定默认读取潜伏时间；
数据输出单元，所述数据输出单元被配置为响应于连续读取命令中的每个来锁存对应于突发长度的读取数据，且响应于所述默认读取潜伏时间来顺序地将锁存读取数据输出；
半潜伏时间选择信息信号输出单元，所述半潜伏时间选择信息信号输出单元被配置为针对连续命令中的每个来锁存半潜伏时间选择信息信号，并响应于所述默认读取潜伏时间来将锁存半潜伏时间选择信息信号输出；以及
数据输出控制器，所述数据输出控制器被配置为响应于所述半潜伏时间选择信息信号输出单元的输出信号来选择性地将从所述数据输出单元顺序地输出的所述锁存读取数据中的每个延迟等于所述内部时钟信号的半个周期的半潜伏时间，并将被选择性地延迟了所述读取数据输出。
14.如权利要求13所述的半导体存储器件，其中，所述内部时钟信号是通过将所述外部时钟信号的频率进行2分频而获得的时钟信号。
15.如权利要求13所述的半导体存储器件，其中，所述数据输出单元包括用于锁存与所述连续读取命令相对应的所述读取数据的多个管线锁存器。
16.如权利要求15所述的半导体存储器件，其中，所述数据输出控制器包括：
多个延迟电路，所述多个延迟电路用于将从所述多个管线锁存器输出的所述锁存读取数据延迟等于所述半潜伏时间的延迟，并将延迟读取数据输出；
多个多路复用器，所述多个多路复用器用于响应于所述半潜伏时间选择信息信号输出单元的输出信号来选择性地将从所述多个管线锁存器输出的所述锁存读取数据和从所述多个延迟电路输出的所述延迟读取数据输出；以及
并行到串行转换器，所述并行到串行转换器用于并行地接收所述多个多路复用器的输出信号，并将所接收的输出信号串行地输出。
17.如权利要求13所述的半导体存储器件，其中，在4比特突发长度传输模式或8比特突发长度传输模式中，所述连续读取命令的传输之间的时钟间隙是相同的。
18.如权利要求17所述的半导体存储器件，其中，所述数据输出控制器被配置为接收所述内部时钟信号但并不是响应于所述内部时钟信号而将所述锁存读取数据中的每个延迟。
19.如权利要求13所述的半导体存储器件，其中，在10比特突发长度传输模式中，在所述连续读取命令之间用第一时钟间隙和与所述第一时钟间隙不同的第二时钟间隙来交替地传输所述连续读取命令。
20.如权利要求19所述的半导体存储器件，其中，所述第一时钟间隙和所述第二时钟间隙分别对应于所述外部时钟信号的四个时钟周期和六个时钟周期。
21.如权利要求19所述的半导体存储器件，其中，所述数据输出控制器被配置为响应于所述连续读取命令中的交替的命令而将从所述数据输出单元输出的所述读取数据延迟并输出。
22.如权利要求20所述的半导体存储器件，其中，所述数据输出控制器被配置为当所述连续读取命令之间的时钟间隙是所述外部时钟信号的四个时钟周期时将从所述数据输出单元输出的读取数据延迟等于所述半潜伏时间的延迟并输出延迟的读取数据，且所述数据输出控制器被配置为当所述读取命令之间的时钟间隙是所述外部时钟信号的六个时钟周期时将从所述数据输出单元输出的读取数据无延迟地输出。
23.如权利要求22所述的半导体存储器件，其中，所述数据输出控制器被配置为针对所述连续读取命令之中第一个发生的读取命令，将从所述数据输出单元输出的所述锁存读取数据无延迟地输出。
24.如权利要求13所述的半导体存储器件，其中，所述默认潜伏时间和所述CAS潜伏时间由模式寄存器组MRS来设定。
25.如权利要求13所述的半导体存储器件，其中，所述半潜伏时间选择信息信号是经由引脚而施加的。
26.一种半导体存储系统，所述半导体存储系统具有用于储存和提供数据的半导体存储器件和用于控制所述半导体存储器件的存储器控制器，所述半导体存储系统包括：
所述存储器控制器，所述存储器控制器被配置为将外部时钟信号和连续列命令传送至所述半导体存储器件，其中，所述存储器控制器被配置为以在连续列命令之间的第一时钟间隙和第二时钟间隙交替地将所述列命令传送至所述半导体存储器件，且将针对所述连续列命令中的每个的半潜伏时间选择信息信号传送至所述半导体存储器件；以及
所述半导体存储器件，所述半导体存储器件被配置为接收所述外部时钟信号和所述连续列命令，通过对所述外部时钟信号的频率进行分频来产生内部时钟信号，且响应于所述半潜伏时间选择信息信号来选择性地将等于所述内部时钟信号的半个周期的半潜伏时间附加至默认读取潜伏时间。
27.如权利要求26所述的半导体存储系统，其中，所述半导体存储器件包括：
内部时钟信号发生器，所述内部时钟信号发生器被配置为通过对所述外部时钟信号的频率进行2分频来产生所述内部时钟信号；
默认潜伏时间确定器，所述默认潜伏时间确定器被配置为确定所述默认读取潜伏时间；以及
潜伏时间反映器，所述潜伏时间反映器被配置为响应于所述半潜伏时间选择信息信号来将所述半潜伏时间附加至所述默认读取潜伏时间。
28.如权利要求26所述的半导体存储系统，其中，特定突发长度传输模式是10比特突发长度传输模式。
29.如权利要求28所述的半导体存储系统，其中，所述第一时钟间隙和所述第二时钟间隙分别对应于所述外部时钟信号的四个时钟周期和六个时钟周期。
30.如权利要求29所述的半导体存储系统，其中，所述半导体存储器件被配置为在所述列命令具有等于四个时钟周期的时钟间隙时将所述半潜伏时间附加至所述默认读取潜伏时间，而在所述列命令具有等于六个时钟周期的时钟间隙时不将所述半潜伏时间附加至所述默认读取潜伏时间。
31.如权利要求30所述的半导体存储系统，其中，所述半导体存储器件被配置为响应于与所述连续列命令之中第一个发生的列命令相对应的所述半潜伏时间选择信息信号来将所述半潜伏时间附加至所述默认读取潜伏时间。
32.如权利要求26所述的半导体存储系统，其中，所述存储器控制器被配置为：
在所述存储器控制器传送所述连续列命令时用一致的时钟间隙来传送所述连续列命令，和
针对所述连续列命令中的每个传送具有相同逻辑电平的半潜伏时间选择信息信号。
33.如权利要求32所述的半导体存储系统，其中，所述存储器控制器被配置为在4比特突发长度传输模式或8比特突发长度传输模式中用一致的时钟间隙来传送所述连续列命令。
34.如权利要求33所述的半导体存储系统，其中，所述半导体存储器件被配置为响应于所述默认读取潜伏时间来锁存数据而不将所述锁存数据延迟等于所述外部时钟信号的一个时钟周期的延迟，并响应于所述半潜伏时间选择信息信号来输出所述锁存数据或被延迟了的所述锁存数据。
35.如权利要求26所述的半导体存储系统，其中，所述默认读取潜伏时间由模式寄存器组MRS来设定。
36.如权利要求26所述的半导体存储系统，其中，所述半潜伏时间选择信息信号是经由引脚而连续地施加的。
CN201110083302.6A 2010-10-11 2011-04-02 半导体存储器件和具有所述半导体存储器件的存储系统 Active CN102446544B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100098803A KR101145784B1 (ko) 2010-10-11 2010-10-11 반도체 메모리 장치 및 그를 포함하는 메모리 시스템
KR10-2010-0098803 2010-10-11

Publications (2)

Publication Number Publication Date
CN102446544A CN102446544A (zh) 2012-05-09
CN102446544B true CN102446544B (zh) 2016-05-11

Family

ID=45925043

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110083302.6A Active CN102446544B (zh) 2010-10-11 2011-04-02 半导体存储器件和具有所述半导体存储器件的存储系统

Country Status (5)

Country Link
US (1) US8432769B2 (zh)
JP (1) JP5751909B2 (zh)
KR (1) KR101145784B1 (zh)
CN (1) CN102446544B (zh)
TW (1) TWI493546B (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9117544B2 (en) * 2012-06-30 2015-08-25 Intel Corporation Row hammer refresh command
US9236110B2 (en) 2012-06-30 2016-01-12 Intel Corporation Row hammer refresh command
US9384821B2 (en) 2012-11-30 2016-07-05 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9251885B2 (en) 2012-12-28 2016-02-02 Intel Corporation Throttling support for row-hammer counters
KR102047825B1 (ko) 2013-03-06 2019-11-22 삼성전자 주식회사 분주 클록 생성 장치 및 분주 클록 생성 방법
KR102161083B1 (ko) * 2013-12-04 2020-10-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102223132B1 (ko) * 2014-12-08 2021-03-05 에스케이하이닉스 주식회사 어드레스 비교회로 및 이를 포함하는 메모리 장치 및 메모리 시스템
JP6232109B1 (ja) 2016-09-27 2017-11-15 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および連続読出し方法
KR102355437B1 (ko) * 2017-05-11 2022-01-26 에스케이하이닉스 주식회사 클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템
KR20190009534A (ko) * 2017-07-19 2019-01-29 에스케이하이닉스 주식회사 반도체장치
KR20190068094A (ko) 2017-12-08 2019-06-18 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR102512897B1 (ko) * 2018-01-11 2023-03-23 에스케이하이닉스 주식회사 반도체 장치와 그를 포함하는 반도체 시스템
KR102491691B1 (ko) * 2018-02-23 2023-01-27 에스케이하이닉스 주식회사 읽기 타임아웃 관리부 및 이를 포함하는 메모리 시스템과, 읽기 타임아웃 관리방법
KR102517462B1 (ko) * 2018-04-23 2023-04-05 에스케이하이닉스 주식회사 반도체장치
US10372330B1 (en) 2018-06-28 2019-08-06 Micron Technology, Inc. Apparatuses and methods for configurable memory array bank architectures
KR20200082918A (ko) * 2018-12-31 2020-07-08 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
KR20210028856A (ko) * 2019-09-05 2021-03-15 에스케이하이닉스 주식회사 컬럼 제어회로 및 이를 포함하는 반도체 장치
US11531366B2 (en) * 2021-01-21 2022-12-20 Cisco Technology, Inc. Integrated circuit with clock gapping
KR20230032217A (ko) 2021-08-30 2023-03-07 에스케이하이닉스 주식회사 데이터 출력 제어 회로 및 이를 포함하는 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115103A (zh) * 1994-03-03 1996-01-17 三星电子株式会社 具有自动预充电功能的同步半导体存储器装置
CN1117642A (zh) * 1994-03-03 1996-02-28 三星电子株式会社 具有写等待时间控制功能的同步半导体存储器装置
US6347064B1 (en) * 1999-11-05 2002-02-12 Samsung Electronics Co., Ltd. Synchronous mask ROM device operable in consecutive read operation
CN1599246A (zh) * 2003-09-08 2005-03-23 三星电子株式会社 扩频时钟发生器
JP2009020932A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
KR100816718B1 (ko) * 2002-03-28 2008-03-27 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
KR100626375B1 (ko) * 2003-07-21 2006-09-20 삼성전자주식회사 고주파로 동작하는 반도체 메모리 장치 및 모듈
JP4492938B2 (ja) * 2004-05-26 2010-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその動作方法
US7251172B2 (en) * 2005-03-03 2007-07-31 Promos Technologies Inc. Efficient register for additive latency in DDR2 mode of operation
KR100673904B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
JP4234126B2 (ja) * 2005-09-28 2009-03-04 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ、メモリ・アクセス制御方法
KR100671747B1 (ko) * 2006-01-04 2007-01-19 삼성전자주식회사 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법
KR100866958B1 (ko) * 2007-02-08 2008-11-05 삼성전자주식회사 고속 ｄｒａｍ의 정확한 독출 레이턴시를 제어하는 방법 및장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115103A (zh) * 1994-03-03 1996-01-17 三星电子株式会社 具有自动预充电功能的同步半导体存储器装置
CN1117642A (zh) * 1994-03-03 1996-02-28 三星电子株式会社 具有写等待时间控制功能的同步半导体存储器装置
US6347064B1 (en) * 1999-11-05 2002-02-12 Samsung Electronics Co., Ltd. Synchronous mask ROM device operable in consecutive read operation
CN1599246A (zh) * 2003-09-08 2005-03-23 三星电子株式会社 扩频时钟发生器
JP2009020932A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム

Also Published As

Publication number Publication date
TWI493546B (zh) 2015-07-21
US8432769B2 (en) 2013-04-30
TW201216280A (en) 2012-04-16
KR20120037191A (ko) 2012-04-19
JP2012084116A (ja) 2012-04-26
CN102446544A (zh) 2012-05-09
JP5751909B2 (ja) 2015-07-22
KR101145784B1 (ko) 2012-05-17
US20120087201A1 (en) 2012-04-12

Similar Documents

Publication Publication Date Title
CN102446544B (zh) 半导体存储器件和具有所述半导体存储器件的存储系统
US10146445B2 (en) Mechanism for enabling full data bus utilization without increasing data granularity
US6795899B2 (en) Memory system with burst length shorter than prefetch length
US7454555B2 (en) Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device
CN102194510B (zh) 半导体存储设备的数据输出电路
JP5261803B2 (ja) 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路
US20070088903A1 (en) Memory module, memory system and method for controlling the memory system
US7694099B2 (en) Memory controller having an interface for providing a connection to a plurality of memory devices
US8358557B2 (en) Memory device and method
KR20090080568A (ko) 비휘발성 메모리용 고속 인터페이스
CN101149961A (zh) 用于控制存储器接口的设备和方法
KR950025840A (ko) 케스케이드형 메모리셀 구조를 갖춘 다뱅크 싱크로너스 메모리 시스템
CN101169772A (zh) 用于传送命令和地址信号的方法和设备
CN101151603A (zh) 使用多组地址/数据线的存储器访问
CN1702768A (zh) 半导体存储装置
US11861369B2 (en) Processing-in-memory (PIM) device
CN102004626A (zh) 双口存储器
KR100225189B1 (ko) 반도체 메모리
CN108139993B (zh) 内存装置、内存控制器、数据缓存装置及计算机系统
US8482995B2 (en) Circuit for transmitting and receiving data and control method thereof
KR100571435B1 (ko) 메모리 디바이스 및 그 어드레스 지정 방법
CN102522113A (zh) 一种sdram桥接电路
WO2002008901A3 (en) Partitioned random access memory
CN117194288A (zh) 一种三维芯片、访问控制方法及电子设备
KR101285883B1 (ko) 다수의 프로세서 신호를 하나의 메모리로 전송하기 위한신호 처리 방법 및 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant