KR102223132B1 - 어드레스 비교회로 및 이를 포함하는 메모리 장치 및 메모리 시스템 - Google Patents

어드레스 비교회로 및 이를 포함하는 메모리 장치 및 메모리 시스템 Download PDF

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Abstract

본 기술은 메모리 장치의 어드레스 비교회로에 관한 것으로, 상기 메모리 장치로 입력되는 리드 명령 중에서 이전의 리드 명령에 대응하는 제1 어드레스와 현재의 리드 명령에 대응하는 제2 어드레스가 동일한 경우에 제1 제어신호를 활성화하는 제1 판단부, 상기 리드 명령이 소정 클럭수 이하의 간격으로 상기 메모리 장치에 연속하여 입력되는 경우에 제2 제어신호를 활성화하는 제2 판단부 및 상기 제1 및 제2 제어신호에 기초하여 컬럼 선택 신호 및 스트로브 신호의 생성을 제어하는 차단신호를 생성하는 차단신호 생성부를 포함할 수 있다.

Description

어드레스 비교회로 및 이를 포함하는 메모리 장치 및 메모리 시스템{ADDRESS COMPARATOR CIRCUIT AND MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 어드레스 비교회로 및 이를 포함하는 메모리 장치 및 메모리 시스템에 관한 것이다.
메모리 장치는 외부로부터 입력되는 데이터를 저장하고, 저장된 데이터를 출력한다. 메모리 장치 내부에는 데이터가 전송되는 통로인 데이터 입출력 라인이 존재하는데, 이러한 데이터 입출력 라인에는 데이터 입/출력 패드와 메모리 뱅크들 간의 데이터 전송을 담당하고 메모리 뱅크들에 의해 공유되는 글로벌 입출력 라인과, 각각의 메모리 뱅크별로 구비되는 로컬 입출력 라인이 있다. 이하, 메모리 장치에서의 데이터 전달에 대해 알아보기로 한다.
도 1은 메모리 장치의 데이터 입/출력 경로를 개략적으로 도시한 도면이다.
먼저, 외부로부터 데이터가 입력되는 라이트(write) 동작의 경우에 대해 살펴보면, 데이터 패드(DQ)로 입력된 데이터는 수신회로(102)를 거쳐 글로벌 입출력 라인(GIO)에 실린다. 그리고 상기 글로벌 입출력 라인(GIO)을 통해 상기 데이터는 메모리 뱅크들(110, 120) 부근에 도착한다. 제1 뱅크(110)가 선택된 경우, 라이트 드라이버(112, WTDRV: write drive)에 의해 상기 글로벌 입출력 라인(GIO)의 데이터는 제1 뱅크(110)의 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)에 실린다. 그리고 상기 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)에 실린 데이터는 제1 뱅크(110) 내부에서 선택된 메모리 셀에 라이트된다. 제2 뱅크(120)가 선택된 경우라면, 라이트 드라이버(122)에 의해 상기 글로벌 입출력 라인(GIO)의 데이터가 제2 뱅크(120)의 로컬 입출력 라인 쌍(LIO_B1, LIOb_B1)에 실력 제2 뱅크(120) 내부에서 선택된 메모리 셀에 라이트된다.
이제 데이터가 메모리 장치로부터 출력되는 리드(read) 동작의 경우에 대해 살펴보자. 상기 제1 뱅크(110)가 선택된 경우, 상기 제1 뱅크(110) 내부에서 선택된 메모리 셀에 저장된 데이터는 로컬 입출력 라인(LIO_B0, LIOb_B0)에 실리고, 이는 입출력 센스앰프(111, IOSA: I/O sense amp)에 의해 증폭되는 글로벌 입출력 라인(GIO)에 실린다. 그리고, 상기 글로벌 입출력 라인(GIO)에 의해 데이터 패드(DQ) 부근으로 전달된 데이터는 송신회로(101)에 의해 메모리 장치 외부로 출력된다. 상기 제2 뱅크(120)가 선택된 경우라면, 상기 제2 뱅크(120) 내부에서 선택된 메모리 셀에 저장된 데이터는 로컬 입출력 라인쌍(LIO_B1, LIOb_B1), 입출력 센스앰프(121), 글로벌 입출력 라인(GIO) 및 송신회로(101)를 통해 메모리 장치 외부로 출력된다.
도 2는 동일한 메모리 셀에 대한 리드 동작이 반복되는 경우에 발생하는 문제점을 도시한 도면이다. 도 2에서 이루어지는 액티브와 리드 동작은 하나의 워드라인과 하나의 비트라인에 대하여 이루어지는 것으로 가정한다.
도 2를 참조하면, 제1 시점(201)에서 액티브 명령에 의해 워드라인(WL)이 활성화된다. 상기 워드라인(WL)이 활성화되면 상기 워드라인(WL)에 대응하는 메모리 셀의 데이터가 비트라인 쌍(BL, BLb)에 실린다. 도면을 참조하면, 상기 메모리 셀과 상기 비트라인 쌍(BL, BLb) 간의 차지 쉐어링(charge sharing)에 의해 정비트라인(BL)의 레벨이 부비트라인(BLb)의 레벨보다 높아지는 것을 확인할 수 있다. 제2 시점(202)에서 비트라인 센스앰프가 활성화되고 상기 비트라인 센스앰프에 의해 상기 비트라인 쌍(BL, BLb)의 미약한 전위차가 증폭되어 상기 정비트라인(BL)은 코어전압(VCORE: 셀 영역에서 사용되는 하이 레벨의 전압임), 부비트라인(BLb)은 접지전압(VSS)의 레벨이 된다.
제3 내지 제5 시점들(203, 204, 205)은 상기 리드 명령에 의해 리드 동작이 수행되는 구간을 나타낸다. 상기 리드 동작이 수행되는 구간에서 상기 비트라인 쌍(BL, BLb)의 전압 레벨은 로컬 입출력 라인쌍(LIO, LIOb)으로 전달된다. 즉, 상기 비트라인 쌍(BL, BLb)에 의해 상기 로컬 입출력 라인쌍(LIO, LIOb)이 구동될 수 있다. 따라서, 상기 정비트라인(BL)의 전압 레벨은 순간적으로 낮아지고 상기 부비트라인(BLb)의 전압 레벨은 순간적으로 높아진다. 순간적으로 낮아지거나 높아진 비트라인 쌍(BL, BLb)의 전압 레벨은 센스앰프에 의해 다시 원래의 레벨로 회복되는데, 도면과 같이 리드 동작들(203, 204, 205)이 연속적으로 반복되는 경우에 상기 비트라인 쌍(BL, BLb)의 전압 레벨이 완전히 회복되지 못하고 비트라인 간의 전압 차이가 점점 줄어든다. 그리고, 결국에는 제6 시점(206)과 같이 상기 정비트라인(BL)과 상기 부비트라인(BLb)의 전압 차이가 줄어들어 상기 정비트라인(BL)과 상기 부비트라인(BLb)의 전압 레벨이 서로 바뀌는 페일 현상이 발생할 수도 있다.
메모리 장치의 동작 중에 동일한 메모리 셀에 대한 리드 동작이 연속적으로 반복되는 일은 빈번히 발생한다. 따라서, 동일한 메모리 셀에 대한 연속적인 리드 동작에 의한 페일을 방지할 수 있는 기술이 요구된다.
본 발명의 실시예들은, 메모리 장치에서 동일한 메모리 셀에 대해 연속적인 리드 동작이 수행되는 것에 의해 발생하는 페일을 방지하는 기술을 제공한다.
본 발명의 실시예에 따른 메모리 장치의 어드레스 비교회로는, 외부로부터 입력되는 리드 명령 중에서 이전의 리드 명령에 대응하는 제1 어드레스와 현재의 리드 명령에 대응하는 제2 어드레스가 동일한 경우에 제1 제어신호를 활성화하는 제1 판단부; 상기 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는 경우에 제2 제어신호를 활성화하는 제2 판단부; 및 상기 제1 및 제2 제어신호에 기초하여 컬럼 선택 신호 및 스트로브 신호의 생성을 제어하는 차단신호를 생성하는 차단신호 생성부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 장치는, 메모리 어레이; 상기 메모리 어레이와 외부 장치간에 데이터를 전달하는 데이터 인터페이스부; 및 상기 메모리 어레이의 컬럼 선택 신호와 스트로브 신호를 생성하는 액세스 신호 생성부를 포함하되, 상기 액세스 신호 생성부는 외부로부터 입력되는 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는지 여부에 따라 상기 컬럼 선택 신호와 상기 스트로브 신호를 생성할 수 있다.
바람직하게, 상기 액세스 신호 생성부는, 상기 메모리 장치로 입력되는 리드 명령이 연속하여 입력되는 경우, 이전의 명령에 대응하는 제1 어드레스와 현재의 리드 명령에 대응하는 제2 어드레스가 동일한지의 여부를 판단하기 위한 어드레스 비교부; 및 상기 리드 명령에 따른 리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터가 데이터 입출력 라인을 통해 상기 데이터 인터페이스부로 전달되도록 제어하되, 상기 어드레스 비교부에 의해 상기 두 어드레스가 동일하다고 판단되는 경우에는 상기 선택된 메모리 셀의 데이터가 상기 데이터 입출력 라인에 실리는 것을 차단하기 위한 데이터 전달 제어부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 시스템은, 메모리 컨트롤러 및 메모리 장치를 포함하되, 상기 메모리 컨트롤러는 상기 리드 명령과 상기 리드 명령에 대응하는 어드레스를 상기 메모리로 송신하고, 상기 메모리 장치는, 메모리 어레이; 상기 메모리 어레이와 상기 메모리 컨트롤러간에 데이터를 전달하는 데이터 인터페이스부; 및 상기 메모리 어레이의 컬럼 선택 신호와 스트로브 신호를 생성하는 액세스 신호 생성부를 포함하되, 상기 액세스 신호 생성부는 상기 메모리 장치로 입력되는 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는지 여부에 따라 상기 컬럼 선택 신호와 상기 스트로브 신호를 생성할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치에서 동일한 메모리 셀에 대한 연속적인 리드 동작이 수행되더라도, 페일이 발생하는 것을 방지할 수 있다.
도 1은 메모리 장치의 데이터 입/출력 경로를 개략적으로 도시한 도면이다.
도 2는 동일한 메모리 셀에 대한 리드 동작이 반복되는 경우에 발생하는 문제점을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구성도이다.
도 4는 도 3의 어드레스 비교부를 도시한 구성도이다.
도 5는 도 4의 제1 판단부를 도시한 구성도이다.
도 6은 도 4에 도시된 플래그 신호 생성부의 일 실시예를 도시한 구성도이다.
도 7은 도 6에 도시된 플래그 신호 생성부의 동작을 나타낸 타이밍 다이어그램이다.
도 8은 도 4에 도시된 플래그 신호 생성부의 이 실시예를 도시한 구성도이다.
도 9는 도 8에 도시된 플래그 신호 생성부의 동작을 나타낸 타이밍 다이어그램이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 구성도이다.
도 3을 참조하면, 메모리 장치는, 메모리 어레이(300), 데이터 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO), 액세스 신호 생성부(330, 340), 라이트 드라이버들(312, 322), 입출력 센스앰프들(311, 321), 래치부(303), 프리차지부들(304, 305), 컬럼 선택부들(313, 314), 데이터 인터페이스부(301, 302)를 포함할 수 있다.
상기 메모리 어레이(300)는 데이터를 저장하는 메모리 셀들의 어레이를 의미한다. 상기 메모리 어레이(300)는 다수의 메모리 뱅크(310, 320)를 포함할 수 있다. 상기 다수의 메모리 뱅크(310, 320) 각각은 다수의 메모리 셀들을 포함한다. 도 3에서는 상기 메모리 어레이(300)가 2개의 뱅크(310, 320)를 포함하는 것을 예시하였으나, 상기 메모리 어레이(300)에는 더 많은 개수의 뱅크들(예컨대, 8개, 16개)이 포함될 수 있다.
상기 데이터 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)은 리드 동작시에 상기 다수의 메모리 뱅크(310, 320)로부터 데이터 패드(DQ)로 리드 데이터를 전달하거나, 라이트 동작시에 상기 데이터 패드(DQ)로부터 상기 다수의 메모리 뱅크(310, 320)로 라이트 데이터를 전달할 수 있다.
상기 데이터 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)은 상기 다수의 메모리 뱅크(310, 320) 각각에 대응되는 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)과 상기 다수의 메모리 뱅크(310, 320)가 공유하는 글로벌 입출력 라인(GIO)을 포함할 수 있다.
상기 글로벌 입출력 라인(GIO)은 상기 리드 또는 라이트 동작시에 상기 다수의 메모리 뱅크(310, 320) 중 선택된 메모리 뱅크의 로컬 버스와 연결될 수 있다. 예컨대, 상기 다수의 메모리 뱅크(310, 320) 중 제1 메모리 뱅크(310)의 리드 동작시에 상기 글로벌 입출력 라인(GIO)은 제1 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)과 연결되고, 제2 메모리 뱅크(320)의 라이트 동작시에 상기 글로벌 입출력 라인(GIO)은 제2 로컬 입출력 라인쌍(LIO_B1, LIOb_B1)과 연결될 수 있다.
상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)은 디퍼런셜(differential) 방식으로 데이터를 전달하고, 상기 글로벌 입출력 라인(GIO)은 싱글 엔디드(single ended) 방식으로 데이터를 전달하는 것이 일반적이지만, 이는 설계에 따라 변경될 수 있다. 도 3에서는 상기 데이터 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)이 상기 리드 동작과 라이트 동작 모두에서 사용되는 것을 예시하였으나, 실시예에 따라 리드 동작용 데이터 입출력 라인과 라이트 동작용 데이터 입출력 라인이 분리될 수도 있다.
상기 액세스 신호 생성부(330, 340)는 어드레스 비교부(330) 및 데이터 전달 제어부(340)를 포함할 수 있다.
상기 어드레스 비교부(330)는 연속적인 리드(RD) 명령의 인가시에 이전의 어드레스와 현재의 어드레스가 동일한지의 여부를 판단할 수 있다. 즉, 상기 어드레스 비교부(330)는 동일한 메모리 셀에 대한 리드 동작이 연속적으로 수행되는지 아닌지를 판단할 수 있다. 상기 리드(RD) 명령이 연속적으로 인가되고 연속적인 리드(RD) 명령에 대응하는 어드레스가 서로 동일한 경우에, 상기 어드레스 비교부(330)는 데이터의 전송을 막기 위한 차단신호(BLOCK)를 활성화할 수 있다.
상기 어드레스 비교부(330)는 컬럼 어드레스(CA: column address)와 뱅크 어드레스(BA: bank address)를 입력받아 비교할 수 있다. 즉, 상기 어드레스 비교부(330)는 이전의 리드(RD) 명령과 함께 입력된 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)와 현재의 리드(RD) 명령과 함께 입력된 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)가 동일한지 아닌지를 비교할 수 있다. 상기 이전의 리드(RD) 명령과 함께 입력된 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)와 현재의 리드(RD) 명령과 함께 입력된 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)가 동일한 경우 상기 차단신호(BLOCK)는 활성화되도록 제어할 수 있고, 라이트(WT) 명령, 액티브(ACT), 4클럭 플래그 신호(4CLK_FLAG) 및 파워-업 신호(PWRUP)에 응답하여 상기 차단신호(BLOCK)가 비활성화되록 제어할 수 있다. 상기 4클럭 플래그 신호(4CLK_FLAG)는 상기 리드(RD) 명령이 연속적으로 입력되는 경우, 이전 리드(RD) 명령과 다음 리드(RD) 명령의 간격이 4-클럭 이상일 경우 생성되는 신호이다. 상기 연속적인 리드(RD) 명령의 인가시에 상기 이전 리드(RD) 명령과 다음 리드(RD) 명령의 간격이 가까우면 데이터를 셀로부터 다시 가져오는데 문제가 되지만, 상기 이전 리드(RD) 명령과 다음 리드(RD) 명령의 간격이 4-클럭 이상일 경우, 두 번째 리드(RD) 명령에 응답하여 데이터를 셀로부터 다시 가져오는데 충분한 시간이 있으므로 문제되는 것이 없다. 따라서 이전 리드(RD) 명령과 다음 리드(RD) 명령의 간격이 4-클럭 이상일 경우에는 데이터의 전송을 막기 위한 상기 차단신호(BLOCK)를 활성화시키지 않아도 되는 것이다.
한편, 기존에는 이전의 리드 명령과 함께 입력된 로우 어드레스(row address)와 현재의 리드 명령과 함께 입력된 로우 어드레스가 동일한지 아닌지도 비교하였다. 예컨대 명령이 액티브(ACT)-리드(RD)-프리차지(PCG)-액티브(ACT)-리드(RD)의 순서로 메모리가 액세스 될 경우, 앞의 리드(RD) 명령과 뒤의 리드(RD) 명령이 동일한 컬럼 어드레스라고 하더라고, 액티브(ACT) 되는 두 워드라인이 다를 경우(예컨대, 동일 뱅크 내 다른 워드라인일 경우를 말함), 컬럼 선택 신호(YI)를 모두 활성화 해 줘야 하는 상황이 발생할 수 있다. 이때, 로우 어드레스를 비교하지 않으면 뒤의 리드(RD) 명령에 해당하는 컬럼 선택 신호(YI)가 활성화되지 않아 페일이 발생할 수 있다.
그러나, 상기 이전 리드(RD) 명령과 다음 리드(RD) 명령의 간격이 3-클럭 이하일 경우에는 로우 어드레스가 변하지 않으므로 상기 로우 어드레스를 비교하지 않아도 된다. 따라서 상기 어드레스 비교부(330)는 리드 동작시에 상기 컬럼 어드레스(CA)와 상기 뱅크 어드레스(BA)만을 입력받아 어드레스 비교를 할 수 있으며, 상기 로우 어드레스는 비교하지 않아도 된다. 상기 어드레스 비교부(330)에 대해서는 도 4에서 상세히 설명될 것이다.
데이터 전달 제어부(340)는 상기 리드 동작시에 상기 데이터 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)을 통해 상기 메모리 어레이(300)로부터 상기 데이터 패드(DQ)로 데이터가 전달되도록 제어할 수 있다. 상기 차단신호(BLOCK)가 활성화되는 경우에, 즉 동일한 메모리 셀에 대한 리드 동작이 수행되는 경우 - 동일한 셀에 대한 리드 동작이 4-클럭 이내에 발생하는 경우를 말함 - 에 상기 데이터 전달 제어부(340)는 상기 메모리 어레이(300)로부터 상기 데이터 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)으로의 데이터 전달을 차단할 수 있다.
상기 데이터 전달 제어부(340)는 스트로브 신호 생성부(341)와 뱅크 선택부(342)를 포함할 수 있다.
상기 스트로브 신호 생성부(341)는 내부 리드 명령 신호(RD)가 활성화되는 리드 동작시에, 상기 메모리 어레이(300)로부터 상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)으로 데이터가 전달되는 시점을 결정하는 신호인 컬럼 선택 신호(YI)와 상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)으로부터 상기 글로벌 입출력 라인(GIO)으로 데이터가 전달되는 시점을 결정하는 신호인 스트로브 신호(IOSTBP)를 생성할 수 있다. 데이터는 상기 메모리 어레이(300) -> 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1) -> 글로벌 입출력 라인(GIO)으로 이동하므로, 상기 컬럼 선택 신호(YI)가 상기 스트로브 신호(IOSTBP)보다 먼저 활성화될 수 있다.
상기 데이터 전달 제어부(340)는 상기 내부 리드 명령 신호(RD)가 활성화될 때마다 상기 컬럼 선택 신호(YI)와 상기 스트로브 신호(IOSTBP)를 순차적으로 활성화시키지만, 상기 차단신호(BLOCK)가 활성화되는 경우에는 상기 내부 리드 명령 신호(RD)가 활성화되더라도 상기 컬럼 선택 신호(YI)와 상기 스트로브 신호(IOSTBP)를 활성화시키지 않을 수 있다. 상기 컬럼 선택 신호(YI)와 상기 스트로브 신호(IOSTBP)가 활성화되지 않으면 상기 메모리 어레이(300)로부터 상기 데이터 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1, GIO)으로의 데이터 전달이 차단될 수 있다.
뱅크 선택부(342)는 상기 뱅크 어드레스(BA), 상기 컬런 선택 신호(YI) 및 상기 스트로브 신호(IOSTBP)를 입력받아, 뱅크 컬럼 선택 신호들(YI_B0, YI_B1)과 스트로브 신호들(IOSTBP_B0, IOSTBP_B1)을 생성할 수 있다. 상기 뱅크 선택부(342)는 상기 컬럼 선택 신호(YI)의 활성화시에 상기 뱅크 어드레스(BA)에 의해 선택된 뱅크의 뱅크 컬럼 선택 신호를 활성화하고, 상기 스트로브 신호(IOSTBP)의 활성화시에 선택된 뱅크의 스트로브 신호를 활성화할 수 있다. 예컨대, 상기 뱅크 어드레스(BA)에 의해 상기 제2 뱅크(320)가 선택된 경우, 상기 컬럼 선택 신호(YI)가 활성화되면 제2 뱅크 컬럼 선택 신호(YI_B1)가 활성화되고, 상기 스트로브 신호(IOSTBP)가 활성화되면 제2 스트로브 신호(IOSTBP_B1)가 활성화될 수 있다.
상기 컬럼 선택부(313, 314) 중 제1 컬럼 선택부(313)는 상기 제1 뱅크 컬럼 선택 신호(YI_B0)와 상기 컬럼 어드레스(CA)를 입력받아, 컬럼 선택 신호들(YI0<0:N>)을 생성할 수 있다. 상기 제1 컬럼 선택부(313)는 상기 제1 뱅크 컬럼 선택 신호(YI_B0)의 활성화시에 상기 컬럼 선택 신호들(YI0<0:N>) 중 상기 컬럼 어드레스(CA)에 의해 선택되는 컬럼에 대응하는 컬럼 선택 신호를 활성화할 수 있다. 상기 제1 뱅크(310) 내부에서는 상기 컬럼 선택 신호들(YI0<0:N>) 중 활성화된 컬럼 선택 신호에 대응하는 컬럼으로부터 상기 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)으로 데이터가 전달될 수 있다.
마찬가지로 상기 컬럼 선택부(313, 314) 중 제2 컬럼 선택부(314)는 상기 제2 뱅크 컬럼 선택 신호(YI_B1)의 활성화시에 컬럼 선택 신호들(YI1<0:N>) 중 상기 컬럼 어드레스(CA)에 의해 선택되는 컬럼에 대응하는 컬럼 선택 신호를 활성화할 수 있다.
상기 입출력 센스앰프(311, 321) 중 제1 입출력 센스앰프(311)는 상기 제1 스트로브 신호(IOSTBP_B))의 활성화에 응답하여 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)의 데이터를 상기 글로벌 입출력 라인(GIO)으로 구동한다. 마찬가지로 상기 입출력 센스앰프(311, 321) 중 제2 입출력 센스앰프(321)는 상기 제2 스트로브 신호(IOSTBP_B1)의 활성화에 응답하여 로컬 입출력 라인쌍(LIO_B1, LIOb_B1)의 데이터를 상기 글로벌 입출력 라인(GIO)으로 구동할 수 있다.
상기 라이트 드라이버(312, 322) 중 제1 라이트 드라이버(312)는 상기 제1 뱅크(310)의 라이트 동작시에 상기 글로벌 입출력 라인(GIO)의 데이터를 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)으로 구동하기 위한 구성이며, 상기 라이트 드라이버(312, 322) 중 제2 라이트 드라이버(322)는 상기 제2 뱅크(320)의 라이트 동작시에 상기 글로벌 입출력 라인(GIO)의 데이터를 로컬 입출력 라인쌍(LIO_B1, LIOb_B1)으로 구동하기 위한 구성일 수 있다.
상기 데이터 인터페이스부(301, 302) 중 송신회로(301)는 리드 동작시에 상기 글로벌 입출력 라인(GIO)의 데이터를 상기 데이터 패드(DQ)를 통해 메모리 장치 외부로 출력하는 회로일 수 있으며, 상기 데이터 인터페이스부(301, 302) 중 수신회로(302)는 라이트 동작시에 메모리 장치 외부로부터 상기 데이터 패드(DQ)를 통해 입력되는 데이터를 수신하여 상기 글로벌 입출력 라인(GIO)으로 전달하는 회로일 수 있다.
상기 프리차지부들(304, 305)은 상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)이 사용되지 않는 구간 동안 - [리드 또는 라이트 동작]과 [리드 또는 라이트 동작] 사이의 구간 동안을 말함 - 에 상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)을 프리차지 전압의 레벨로 프리차지하기 위해 사용될 수 있다.
상기 래치(303)는 상기 글로벌 입출력 라인(GIO)의 불안정한 상태, 즉 플로팅(floating)를 방지하기 위해 구비될 수 있다. 한편, 상기 래치(303)는 상기 글로벌 입출력 라인(GIO)이 이전의 데이터 값을 유지하도록 하는 것에 의해 동일한 메모리 셀에 대한 연속적인 리드 동작시, 상기 메모리 어레이(300)로부터 데이터가 전달되지 않더라도 리드 동작이 가능하도록 할 수 있다.
이제 일반적인 리드 동작시와 동일한 메모리 셀에 대한 연속적인 리드 동작이 수행되는 경우를 나누어 리드 동작시 메모리 장친 내부에서의 데이터의 이동에 대해 알아보기로 한다.
먼저, 일반적인 리드 동작시에, 상기 차단신호(BLOCK)는 비활성화되고 상기 데이터 전달부(340)에 의해서 상기 뱅크 컬럼 선택 신호들(YI_B0, YI_B1) 및 상기 스트로브 신호들(IOSTBP_B0, IOSTBP_B1)이 정상적으로 생성될 수 있다. 그러므로 상기 메모리 어레이(300) -> 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1) -> 글로벌 입출력 라인(GIO) -> 송신회로(301)로의 데이터 전송이 수행될 수 있다. 예컨대, 상기 제1 뱅크(310)가 리드 동작을 하도록 선택된 경우에, 상기 제1 뱅크(310) 내부에서 선택된 컬럼의 데이터가 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)으로 실리고, 상기 로컬 입출력 라인쌍(LIO_B0, LIOb_B0)의 데이터가 상기 제1 입출력 센스앰프(311)에 의해 상기 글로벌 입출력 라인(GIO)에 실리고, 상기 글로벌 입출력 라인(GIO)의 데이터가 상기 송신회로(301)를 통해 메모리 장치 외부로 출력될 수 있다.
두 번째로, 동일한 메모리 셀에 대한 연속적인 리드 동작시 - 리드 명령이 연속적으로 인가(리드 명령의 간격이 3CLK 이하일 경우)되고 연속적으로 인가된 리드 명령에 대응하는 어드레스가 동일한 경우를 말함 - 상기 어드레스 비교부(330)에 의해 상기 차단신호(BLOCK)가 활성화될 수 있다. 상기 차단신호(BLOCK)가 활성화되는 경우에, 상기 데이터 전달 제어부(340)는 상기 뱅크 컬럼 선택 신호들(YI_B0, YI_B1) 및 상기 스트로브 신호들(IOSTBP_B0, IOSTBP_B1)을 활성화시키지 않을 수 있다. 그러므로 상기 메모리 어레이(300)로부터 상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)으로의 데이터 전달 및 상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)으로부터 상기 글로벌 입출력 라인(GIO)으로의 데이터 전달이 이루어지지 않는다. 그리고, 상기 글로벌 입출력 라인(GIO)에 실려있던 이전의 데이터가 상기 송신회로(301)를 통해 메모리 장치 외부로 출력될 수 있다. 이 경우에 상기 메모리 어레이(300) 내부에서 선택된 컬럼(비트라인)과 상기 로컬 입출력 라인(LIO_B0, LIOb_B0, LIO_B1, LIOb_B1)과의 접속이 이루어지지 않으므로, 동일한 메모리 셀에 대한 연속적인 리드 동작에 의한 페일이 발생하는 것을 방지할 수 있다.
도 4는 도 3의 어드레스 비교부(330)를 도시한 구성도이다.
도 4를 참조하면, 상기 어드레스 비교부(330)는 제1 판단부(410), 제2 판단부(420) 및 차단신호 생성부(430)를 포함할 수 있다.
상기 제1 판단부(410)는 이전의 리드(RD) 명령에 대응하는 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)의 각 비트와 현재의 리드(RD) 명령에 대응하는 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)의 각 비트를 비교해 모든 비트가 동일한 경우에 제1 제어신호(SAME)를 활성화할 수 있다. 상기 제1 판단부(410)는 상기 이전의 리드(RD) 명령과 현재 리드(RD) 명령에 대응하는 상기 컬럼 어드레스(CA) 및 뱅크 어드레스(BA)가 서로 동일한지 여부만 판단할 뿐, 이전의 리드(RD) 명령과 현재의 리드(RD) 명령 사이에 다른 명령이 인가된 적이 있는지 없는지까지, 즉 이전의 리드 명령과 현재의 리드 명령이 연속된 것인지까지 판단하지는 않는다.
상기 제2 판단부(420)는 D플립플롭(421), 플래그 신호 생성부(422), 오아게이트(423) 및 SR-래치(424)를 포함할 수 있다.
상기 D플립플롭(421)은 상기 리드 명령이 인가되면 활성화되는 내부 리드 신호(RD)를 클럭 신호(CLK)에 동기화할 수 있다.
상기 플래그 신호 생성부(422)는 상기 클럭 신호(CLK)에 응답하여 연속적인 리드 동작시 입력되는 상기 내부 리드 신호(RD)의 입력 간격이 4클럭 이상인 경우, 4클럭 플래그 신호(4CLK_FLAG)를 생성할 수 있다. 상기 플래그 신호 생성부(422)에 대한 상세한 설명은 도 5 및 도 7에서 하기로 한다.
상기 SR-래치(424)는 상기 D플립플롭(421)의 출력 신호의 활성화에 응답하여 연속 신호(CONT_RD)를 활성화하고, 상기 오아 게이트(423)를 통해 입력되는 파워업 신호(PWRUP), 내부 액티브 신호(ACT), 내부 라이트 신호(WT) 및 상기 4클럭 플래그 신호(4CLK_FLAG)에 응답하여 상기 연속 신호(CONT_RD)를 비활성화할 수 있다.
따라서, 상기 연속 신호(CONT_RD)는 리드 동작시 활성화되지만, 활성화 이후에 파워업, 액티브, 라이트 중 하나의 동작이 수행되거나 상기 연속적으로 입력되는 리드 신호의 간격이 4클럭 이상일 경우 비활성화될 수 있다. 즉, 상기 연속 신호(CONT_RD)는 연속적인 리드 동작이 수행되지 않는 경우와 상기 리드 동작이 연속적이더라도 입력되는 내부 리드 신호(RD)의 간격이 4CLK 이상일 경우에 비활성화될 수 있다.
상기 제2 차단신호 생성부(430)는 상기 제1 제어신호(SAME)가 활성화되고, 연속적인 리드 동작 상황이 맞는 경우에 활성화되는 상기 제2 제어신호(CONT_RD)에 따라서 차단신호(BLOCK)를 활성화할 수 있다. 상기 차단신호 생성부(430)는 앤드 게이트(AND gate)를 포함할 수 있다.
결국, 상기 차단신호(BLOCK)는 다른 동작이 수행됨이 없이 상기 리드 동작이 연속적으로 수행 - 연속적으로 수행되는 리드 동작의 간격이 4클럭 이상일 경우를 말함 - 되고, 상기 연속적인 리드 동작에 대응하는 어드레스가 서로 동일한 경우에 활성화되는 신호일 수 있다.
도 5는 도 4의 제1 판단부(410)를 도시한 구성도이다.
도 5를 참조하면, 상기 제1 판단부(410)는 다수의 D플립플롭(511-514), 다수의 XOR 게이트(521-524) 및 합산부(530)를 포함할 수 있다.
상기 다수의 D플립플롭(511-514)은 뱅크 어드레스(BA) 및 컬럼 어드레스(CA<0:m>)의 각비트들을 내부 리드 신호(RD)에 동기화하여 입력받을 수 있다. 상기 다수의 D플립플롭(511-514)으로 입력되는 상기 뱅크 어드레스(BA) 및 상기 컬럼 어드레스(CA<0:m>)는 현재의 리드 명령과 함께 입력된 어드레스가 되고, 상기 D플립플롭(511-514)에 저장된 어드레스는 이전의 리드 명령과 함께 입력된 어드레스가 될 수 있다. 여기서는 상기 뱅크 어드레스(BA)는 1비트로, 상기 컬럼 어드레스(CA<0:m>)는 m+1비트로 구성된 것을 예시하였지만, 어드레스의 비트 수가 설계에 따라 변경될 수 있음은 당연하다.
상기 다수의 XOR 게이트(521-524)는 상기 다수의 D플립플롭(511-514)에서 출력되는 이전의 어드레스의 각 비트와, 상기 다수의 D플립플롭(511-514)으로 입력되는 현재의 어드레스(BA, CA<0:m>)의 각 비트를 비교할 수 있다. 그리고 상기 합산부(530)는 상기 다수의 XOR 게이트(521-524)의 비교 결과를 합산하여 제1 제어신호(SAME)를 생성할 수 있다. 상세하게, 상기 합산부(530)는 상기 다수의 XOR 게이트(521-524)의 비교결과가 어드레스의 각 비트들이 동일함을 나타내는 경우에 상기 제1 제어신호(SAME)를 활성화할 수 있다.
도 6은 도 4에 도시된 플래그 신호 생성부(422)의 일 실시예를 도시한 구성도이다.
도 6을 참조하면, 상기 플래그 신호 생성부(422)는 다수의 D플립플롭(611-614) 및 AND 게이트(615)를 포함할 수 있다. 상기 다수의 D플립플롭(611-614)은 내부 리드 신호(RD)를 클럭 신호(CLK)에 동기화하여 순차적으로 딜레이시켜 상기 AND 게이트(615)와 로직으로 연결하여 4클럭 플래그 신호(4CLK_FLAG)를 생성할 수 있다. 한편, 중간에 인버터(INV1, INV2) 및 노아 게이트(NOR1, NOR2)를 각각 삽입하여, 이전 리드 신호(RD)와 현재 리드 신호(RD)의 간격이 2클럭 또는 3클럭일 경우 에는 다음 D플립플롭의 입력을 블락하여 상기 4클럭 플래그 신호(4CLK_FLAG)가 생성되지 않도록 제어할 수 있다.
도 7은 도 6에 도시된 상기 플래그 신호 생성부(422)의 동작을 나타낸 타이밍 다이어그램이다.
도 6 및 7을 참조하면, 리드 커맨드 입력에 따른 내부 리드 신호(RD)가 연속적으로 입력되고 있으며, 이전 리드 신호(RD)와 현재 리드 신호(RD)가 2클럭, 3클럭 및 4클럭의 간격을 두고 입력되는 것을 확인할 수 있다. 입력되는 리드 신호(RD)는 다수의 D플립플롭(611-614)을 통해 일정 시간 순차적으로 딜레이되어 출력되는 것을 볼 수 있는데, 리드 신호(RD) 간의 간격이 2클럭이거나 3클럭인 경우에는 중간에 딜레이 되지 않고 블락 처리될 수 있다. 따라서 리드 신호(RD) 간의 간격이 4클럭 이상이 되는 경우에만 4클럭 플래그 신호(4CLK_FLAG)가 활성화될 수 있다.
도 8은 도 4에 도시된 플래그 신호 생성부(422)의 이 실시예를 도시한 구성도이다.
도 8을 참조하면, 상기 플래그 신호 생성부(422)는 딜레이 회로(810) 및 클럭 카운터(820)를 포함할 수 있다.
상기 딜레이 회로(810)는 연속적으로 입력되는 내부 리드 신호(RD) 또는 상기 클럭 카운터(820)의 출력 신호 중 제3 카운트 신호(CNT<2>)를 피드백 받아 일정 시간 딜레이하여 상기 클럭 카운터(820)의 리셋 신호(RESET)로 입력될 수 있다.
상기 클럭 카운터(820)는 상기 내부 리드 신호(RD)가 새로 입력될 때마다 카운터를 리셋하여 처음부터 클럭을 카운트할 수 있다.
상기 클럭 카운터(820)는 상기 클럭 신호(CLK)를 순차적으로 카운트하여 제1 내지 제3 카운트 신호(CNT<0> - CNT<3>)를 생성할 수 있으며, 상기 제3 카운트 신호(CNT<3>)는 4클럭 플래그 신호(4CLK_FLAG)로 출력될 수 있다. 상기 제3 카운트 신호(CNT<3>)가 하이(high) 레벨이 되면 상기 클럭 신호(CLK)가 4번 토글한 상태가 되므로 그 시점에 상기 4클럭 플래그 신호(4CLK_FLAG)를 출력할 수 있도록 하며, 상기 클럭 신호(CLK)가 4번 토글하기 이전에 상기 내부 리드 신호(RD)가 입력되면 상기 클럭 카운터(820)는 리셋되어 다시 처음부터 상기 클럭 신호(CLK)를 카운트할 수 있다. 다시 말하면, 상기 내부 리드 신호(RD)의 입력 간격이 4클럭이 되기 전, 예컨대, 2클럭 또는 3클럭인 경우, 상기 내부 리드 신호(RD)의 딜레이 신호에 응답하여 상기 클럭 카운터(820)는 리셋될 수 있다.
도 9는 도 8에 도시된 플래그 신호 생성부(422)의 동작을 나타낸 타이밍 다이어그램이다.
도 9를 참조하면, 내부 리드 신호(RD)가 연속적으로 입력되며, 딜레이 회로(810)에 의해 일정 시간 딜레이되어 출력될 클럭 카운터(820)에 리셋 신호(RESET)로 입력될 수 있다. 상기 클럭 카운터(820)는 클럭 신호(CLK)를 순차적으로 카운팅하여 제1 내지 제3 카운트 신호(CNT<0> - CNT<2>)를 출력할 수 있다. 중간에 상기 내부 리드 신호(RD)가 입력되면서 - 리드 신호(RD)의 입력 간격이 2클럭 또는 3클럭일 경우를 말함 - 딜레이 된 상기 리셋 신호(RESET)가 활성화되고, 그에 따라서 상기 클럭 카운터(820)는 리셋되어 다시 처음부터 카운팅 되는 것을 확인할 수 있다. 상기 내부 리드 신호(RD) 간의 입력 간격이 4클럭인 경우(RD to RD 4CLK), 정상적으로 제3 카운트 신호(CNT<2>)가 활성화되고, 그로 인해 4클럭 플래그 신호(4CLK_FLAG)가 활성화될 수 있다. 만일 내부 리드 신호(RD) 간의 간격이 5클럭 이상일 경우, 상기 딜레이 회로(810)는 상기 제3 카운트 신호(CNT<2>)를 딜레이하여 생성된 신호를 상기 리셋 신호(RESET)로 생성하여 카운트 회로를 리셋시킬 수 있다.
도 6 및 도 8에 도시된 실시예들에 따라서 상기 4클럭 플래그 신호(4CLK_FLAG)를 생성할 수 있으며, 그로 인해 제1 제어신호(SAME)를 비활성화할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템의 구성도이다.
도 10을 참조하면, 상기 메모리 시스템은 도 3 내지 도 9를 참조하여 설명한 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함할 수 있다.
상기 메모리 컨트롤러(1200)는 커맨드(CMD)와 어드레스(ADD)를 상기 메모리 장치(1100)에 인가하고, 상기 메모리 장치(1100)와 데이터(DQ)를 주고 받으며 상기 메모리 장치(1100)의 동작을 제어할 수 있다. 상기 메모리 컨트롤러(1200)가 제어하는 상기 메모리 장치(1100)의 동작에는 액티브, 리드 및 라이트 동작 등이 있을 수 있다. 상기 메모리 컨트롤러(1200)가 상기 메모리 장치(1100)에 인가하는 상기 어드레스(ADD)는 뱅크 어드레스와 노멀 어드레스를 포함할 수 있다. 상기 노멀 어드레스는 로우 계열 명령, 예를 들어 액티브 명령과 함께 인가되는 경우에는 로우 어드레스로 인식되고, 컬럼 계열 명령, 예를 들어 리드 또는 라이트 명령과 함께 인가되는 경우에는 컬럼 어드레스로 인식될 수 있다.
상기 메모리 컨트롤러(1200)가 상기 메모리 장치(1100)에 상기 리드 명령을 인가하면, 상기 메모리 장치(1100) 내부의 메모리 어레이로부터 데이터가 리드되어 상기 메모리 컨트롤러(1200)로 전달될 수 있다. 그러나, 상기 메모리 컨트롤러(1200)가 상기 메모리 장치(1100)에 리드 명령을 연속적으로 인가 - 연속적으로 인가되는 리드 명령의 간격이 3클럭 이하일 경우 - 하고 리드 명령에 대응하는 어드레스(ADD)가 동일한 경우에 상기 메모리 장치(1100) 내부의 메모리 어레이로부터 데이터가 리드되지 않고, 상기 메모리 장치(1100) 내부의 데이터 입출력 라인에 이미 실려있는 데이터가 상기 메모리 컨트롤러(1200)로 전달될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
300 : 메모리 어레이 301, 302 : 데이터 인터페이스부
303 : 래치부 304, 305 : 프리차지부들
311, 321 : 입출력 센스앰프들 312, 322 : 라이트 드라이버들
313, 314 : 컬럼 선택부들 330 : 어드레스 비교부
340 : 데이터 전달 제어부
410 : 제1 판단부 420 : 제2 판단부
430 : 차단신호 생성부

Claims (19)

  1. 외부로부터 입력되는 리드 명령 중에서 이전의 리드 명령에 대응하는 제1 어드레스와 현재의 리드 명령에 대응하는 제2 어드레스가 동일한 경우에 제1 제어신호를 활성화하는 제1 판단부;
    상기 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는 경우에 제2 제어신호를 활성화하는 제2 판단부; 및
    상기 제1 및 제2 제어신호에 기초하여 컬럼 선택 신호 및 스트로브 신호의 생성을 제어하는 차단신호를 생성하는 차단신호 생성부를 포함하고,
    상기 제2 판단부는, 상기 리드 명령이 소정 클럭수를 초과하는 간격으로 연속하여 입력되는 경우에 플래그 신호를 활성화시키고, 상기 차단신호 생성부는, 상기 제1 어드레스와 상기 제2 어드레스가 동일한 경우라도 상기 플래그 신호가 활성화될 때 상기 차단신호를 비활성화시키는 어드레스 비교회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 판단부는,
    상기 리드 명령에 따라 생성되는 내부 리드 신호에 동기하여 상기 제2 어드레스를 상기 제1 어드레스로 저장하는 다수의 D플립플롭;
    상기 제2 어드레스의 각 비트와 상기 제1 어드레스의 각 비트를 비교하기 위한 다수의 XOR 게이트; 및
    상기 다수의 XOR 게이트의 비교결과를 합산하여 상기 제1 제어신호를 생성하는 합산부
    를 포함하는 어드레스 비교회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제2 판단부는,
    상기 내부 리드 신호를 클럭 신호에 동기하기 위한 D플립플롭;
    상기 내부 리드 신호 및 상기 클럭 신호에 응답하여 상기 이전의 리드 명령과 상기 현재의 리드 명령의 간격이 상기 소정 클럭수를 초과하는 경우, 상기 플래그 신호를 생성하기 위한 플래그 신호 생성부; 및
    상기 D플립플롭에서 출력되는 신호에 응답하여 상기 제2 제어신호를 활성화하고, 상기 플래그 신호, 파워 업 신호, 내부 액티브 신호 및 내부 라이트 신호에 응답하여 상기 제2 제어신호를 비활성화하는 SR 래치
    를 포함하는 어드레스 비교회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 차단신호 생성부는,
    상기 제1 및 제2 제어신호가 활성화되면 상기 차단신호를 활성화하기 위한 앤드 게이트
    를 포함하는 어드레스 비교회로.
  5. 메모리 어레이;
    상기 메모리 어레이와 외부 장치간에 데이터를 전달하는 데이터 인터페이스부; 및
    외부로부터 입력되는 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는지 여부에 따라 상기 메모리 어레이의 컬럼 선택 신호와 스트로브 신호의 생성을 제어하는 차단신호를 생성하는 액세스 신호 생성부를 포함하고,
    상기 액세스 신호 생성부는 상기 리드 명령 중에서 이전의 리드 명령에 대응하는 제1 어드레스와 현재의 리드 명령에 대응하는 제2 어드레스가 동일하고, 상기 이전의 리드 명령과 상기 현재의 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는 경우에 상기 차단신호를 생성하는 어드레스 비교부를 포함하고,
    상기 어드레스 비교부는,
    상기 제1 어드레스와 상기 제2 어드레스가 동일한 경우에 제1 제어신호를 활성화하는 제1 판단부;
    상기 이전의 리드 명령과 상기 현재의 리드 명령이 상기 소정 클럭수 이하의 간격으로 연속하여 입력되는 경우에 제2 제어신호를 활성화하는 제2 판단부; 및
    상기 제1 및 제2 제어신호에 기초하여 상기 차단신호를 생성하는 차단신호 생성부를 포함하고,
    상기 제2 판단부는, 상기 이전의 리드 명령과 상기 현재의 리드 명령이 소정 클럭수를 초과하는 간격으로 연속하여 입력되는 경우에 플래그 신호를 활성화시키고, 상기 차단신호 생성부는, 상기 제1 어드레스와 상기 제2 어드레스가 동일한 경우라도 상기 플래그 신호가 활성화될 때 상기 차단신호를 비활성화시키는 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 액세스 신호 생성부는,
    상기 리드 명령에 따른 리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터가 데이터 입출력 라인을 통해 상기 데이터 인터페이스부로 전달되도록 제어하되, 상기 차단신호에 따라 상기 선택된 메모리 셀의 데이터가 상기 데이터 입출력 라인에 실리는 것을 차단하기 위한 데이터 전달 제어부
    를 더 포함하는 메모리 장치.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 판단부는,
    상기 리드 명령에 따라 생성되는 내부 리드 신호에 동기하여 상기 제2 어드레스를 상기 제1 어드레스로 저장하는 다수의 D플립플롭;
    상기 제2 어드레스의 각 비트와 상기 제1 어드레스의 각 비트를 비교하기 위한 다수의 XOR 게이트; 및
    상기 다수의 XOR 게이트의 비교결과를 합산하여 상기 제1 제어신호를 생성하는 합산부
    를 포함하는 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2 판단부는,
    상기 내부 리드 신호를 클럭 신호에 동기하기 위한 D플립플롭;
    상기 내부 리드 신호 및 상기 클럭 신호에 응답하여 상기 이전의 리드 명령과 상기 현재의 리드 명령의 간격이 상기 소정 클럭수를 초과하는 경우, 상기 플래그 신호를 생성하기 위한 플래그 신호 생성부; 및
    상기 D플립플롭에서 출력되는 신호에 응답하여 상기 제2 제어신호를 활성화하고, 상기 플래그 신호, 파워 업 신호, 내부 액티브 신호 및 내부 라이트 신호에 응답하여 상기 제2 제어신호를 비활성화하는 SR 래치
    를 포함하는 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 차단신호 생성부는,
    상기 제1 및 제2 제어신호가 활성화되면 상기 차단신호를 활성화하기 위한 앤드 게이트
    를 포함하는 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 메모리 어레이는 각각 다수의 메모리 셀을 포함하는 다수의 메모리 뱅크를 포함하는 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 데이터 입출력 라인은,
    상기 다수의 메모리 뱅크 각각에 대응되는 다수의 로컬 입출력 라인쌍; 및
    상기 다수의 메모리 뱅크 중 선택된 메모리 뱅크에 대응하는 로컬 입출력 라인쌍의 데이터를 상기 데이터 인터페이스부로 전달하기 위한 글로벌 입출력 라인을 포함하되,
    상기 글로벌 입출력 라인에는 데이터의 논리값을 유지하기 위한 래치가 연결되는
    메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 어드레스 및 상기 제2 어드레스는 뱅크 어드레스 및 컬럼 어드레스를 포함하는 메모리 장치.
  14. 메모리 컨트롤러 및 메모리 장치를 포함하는 시스템에 있어서,
    상기 메모리 컨트롤러는 리드 명령과 상기 리드 명령에 대응하는 어드레스를 상기 메모리 장치로 송신하고,
    상기 메모리 장치는,
    메모리 어레이;
    상기 메모리 어레이와 상기 메모리 컨트롤러간에 데이터를 전달하는 데이터 인터페이스부; 및
    외부로부터 입력되는 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는지 여부에 따라 상기 메모리 어레이의 컬럼 선택 신호와 스트로브 신호의 생성을 제어하는 차단신호를 생성하는 액세스 신호 생성부를 포함하고,
    상기 액세스 신호 생성부는, 상기 리드 명령 중에서 이전의 리드 명령에 대응하는 제1 어드레스와 현재의 리드 명령에 대응하는 제2 어드레스가 동일하고, 상기 이전의 리드 명령과 상기 현재의 리드 명령이 소정 클럭수 이하의 간격으로 연속하여 입력되는 경우에 상기 차단신호를 생성하는 어드레스 비교부를 포함하고,
    상기 어드레스 비교부는,
    상기 제1 어드레스와 상기 제2 어드레스가 동일한 경우에 제1 제어신호를 활성화하는 제1 판단부;
    상기 이전의 리드 명령과 상기 현재의 리드 명령이 상기 소정 클럭수 이하의 간격으로 연속하여 입력되는 경우에 제2 제어신호를 활성화하는 제2 판단부; 및
    상기 제1 및 제2 제어신호에 기초하여 상기 차단신호를 생성하는 차단신호 생성부를 포함하고,
    상기 제2판단부는, 상기 이전의 리드 명령과 상기 현재의 리드 명령이 소정 클럭수를 초과하는 간격으로 연속하여 입력되는 경우에 플래그 신호를 활성화시키고, 상기 차단신호 생성부는, 상기 제1 어드레스와 상기 제2 어드레스가 동일한 경우라도 상기 플래그 신호가 활성화될 때 상기 차단신호를 비활성화시키는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 액세스 신호 생성부는,
    상기 리드 명령에 따른 리드 동작시에 상기 메모리 어레이에서 선택된 메모리 셀의 데이터가 데이터 입출력 라인을 통해 상기 데이터 인터페이스부로 전달되도록 제어하되, 상기 차단신호에 따라 상기 선택된 메모리 셀의 데이터가 상기 데이터 입출력 라인에 실리는 것을 차단하기 위한 데이터 전달 제어부
    를 더 포함하는 메모리 시스템.
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 판단부는,
    상기 리드 명령에 따라 생성되는 내부 리드 신호에 동기하여 상기 제2 어드레스를 상기 제1 어드레스로 저장하는 다수의 D플립플롭;
    상기 제2 어드레스의 각 비트와 상기 제1 어드레스의 각 비트를 비교하기 위한 다수의 XOR 게이트; 및
    상기 다수의 XOR 게이트의 비교결과를 합산하여 상기 제1 제어신호를 생성하는 합산부
    를 포함하는 메모리 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2 판단부는,
    상기 내부 리드 신호를 클럭 신호에 동기하기 위한 D플립플롭;
    상기 내부 리드 신호 및 상기 클럭 신호에 응답하여 상기 이전의 리드 명령과 상기 현재의 리드 명령의 간격이 상기 소정 클럭수를 초과하는 경우, 상기 플래그 신호를 생성하기 위한 플래그 신호 생성부; 및
    상기 D플립플롭에서 출력되는 신호에 응답하여 상기 제2 제어신호를 활성화하고, 상기 플래그 신호, 파워 업 신호, 내부 액티브 신호 및 내부 라이트 신호에 응답하여 상기 제2 제어신호를 비활성화하는 SR 래치
    를 포함하는 메모리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 차단신호 생성부는,
    상기 제1 및 제2 제어신호가 활성화되면 상기 차단신호를 활성화하기 위한 앤드 게이트
    를 포함하는 메모리 시스템.
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