CN117524287B - 内存芯片自测试电路和内存芯片自测试方法 - Google Patents
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Abstract
本发明提供一种内存芯片自测试电路和内存芯片自测试方法，通过读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器，可以测试DRAM和FLASH等产品的性能，包括PHY IO的性能以及整个数据通路的功能，同时电路实现简单、占用的芯片面积较小，且不会影响原有的电路功能。
Description
技术领域
本发明涉及内存测试技术领域，尤其涉及一种内存芯片自测试电路和内存芯片自测试方法。
背景技术
在DRAM（Dynamic Random Access Memory，动态随机存取存储器）、FLASH （FlashMemory，闪存）等高速的内存芯片中，需要一套测试电路既能测试到IO的性能（即模拟电路的功能），又需要能连接到正常的功能电路的通路，可便于PHY（Physical，物理层）自测试其性能。然而，在内存芯片中增添测试电路时，一方面不能相较于正常的数据通路有很大的电路改动，使得破坏了原有的电路功能，另一方面也不能新增很多电路，导致测试电路的部分面积占用较大的芯片空间，造成资源的浪费和芯片成本增加。因此，需要一种自测试电路和自测试方法来测试DRAM和FLASH产品的性能，包括PHY IO的性能，或者整个数据通路的功能，同时避免芯片面积过大，并不会影响原有的功能。
发明内容
本发明提供一种内存芯片自测试电路和内存芯片自测试方法，用以解决现有技术中可能破坏原有的电路功能以及占用面积较大的缺陷。
本发明提供一种内存芯片自测试电路，包括：
读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器；
其中，所述读写指令控制器的读写指令集输出端口与所述命令地址环路控制单元的输入端相连，所述读写指令控制器的写控制端口和环路使能端口与所述第一随机序列生成单元的输入端相连，所述读写指令控制器的读控制端口与所述第二随机序列生成单元的输入端相连；
所述第一随机序列生成单元的输出端和所述命令地址环路控制单元的输出端与所述命令地址环路比较器的输入端相连，所述命令地址环路控制单元的输出端还与从设备相连；所述第一随机序列生成单元的输出端还与所述命令地址环路控制单元和数据输入输出环路控制单元的输入端相连；
所述第二随机序列生成单元的输出端和所述数据输入输出环路控制单元的输出端与所述数据输入输出环路比较器的输入端相连；所述数据输入输出环路控制单元的输出端还与所述从设备相连；所述第二随机序列生成单元的输出端还与所述数据输入输出环路控制单元的输入端和所述读写数据比较器的输入端相连；所述读写数据比较器的输入端还与所述从设备相连。
根据本发明提供的一种内存芯片自测试电路，当所述读写指令控制器的环路使能端口输出高电平时，所述读写指令控制器用于基于所述写控制端口启动所述第一随机序列生成单元以生成第一随机序列；
所述命令地址环路控制单元基于所述第一随机序列生成单元生成的第一随机序列进行命令地址环路的内循环，接收所述从设备返回的命令地址环路反馈数据；所述命令地址环路比较器基于所述第一随机序列和所述命令地址环路反馈数据进行比较，输出命令地址环路测试结果。
根据本发明提供的一种内存芯片自测试电路，当所述读写指令控制器的环路使能端口输出高电平时，所述读写指令控制器用于基于所述读控制端口启动所述第二随机序列生成单元以生成第二随机序列；
所述数据输入输出环路控制单元基于所述第二随机序列生成单元生成的第二随机序列进行数据输入输出环路的内循环，接收所述从设备返回的数据输入输出反馈数据；所述数据输入输出环路比较器基于所述第二随机序列和所述数据输入输出反馈数据进行比较，输出数据输入输出环路测试结果。
根据本发明提供的一种内存芯片自测试电路，当所述读写指令控制器的环路使能端口输出低电平时，所述读写指令控制器用于基于所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元以生成第一随机序列；所述命令地址环路控制单元将所述写指令传送至所述从设备，所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；
所述读写指令控制器基于所述读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元以生成第二随机序列；所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；
所述读写数据比较器基于所述读回数据和所述第二随机序列进行比较，输出数据读写测试结果；
其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。
根据本发明提供的一种内存芯片自测试电路，所述第一随机序列生成单元的输出端基于多路选择器与所述命令地址环路控制单元的输入端和数据输入输出环路控制单元的输入端相连。
根据本发明提供的一种内存芯片自测试电路，所述命令地址环路控制单元包括串联的命令地址环路控制器和命令地址环路收发器；所述读写指令控制器的读写指令集输出端口和所述第一随机序列生成单元的输出端与所述命令地址环路控制器的输入端相连；所述命令地址环路收发器的输出端与所述命令地址环路比较器的输入端和所述从设备相连。
根据本发明提供的一种内存芯片自测试电路，所述数据输入输出环路控制单元包括串联的数据输入输出环路控制器和数据输入输出环路收发器；所述第一随机序列生成单元的输出端和所述第二随机序列生成单元的输出端与所述数据输入输出环路控制器的输入端相连；所述数据输入输出环路收发器的输出端与所述数据输入输出环路比较器的输入端和所述从设备相连。
本发明还提供一种基于如上述任一内存芯片自测试电路的内存芯片自测试方法，包括：
当所述读写指令控制器的环路使能端口输出高电平时，基于所述读写指令控制器的所述写控制端口启动所述第一随机序列生成单元；
基于所述第一随机序列生成单元生成第一随机序列；
基于所述命令地址环路控制单元，利用所述第一随机序列生成单元生成的第一随机序列进行命令地址环路的内循环，并接收所述从设备返回的命令地址环路反馈数据；
基于所述命令地址环路比较器对所述第一随机序列和所述命令地址环路反馈数据进行比较，并输出命令地址环路测试结果。
根据本发明提供的一种内存芯片自测试方法，当所述读写指令控制器的环路使能端口输出高电平时，所述方法还包括：
基于所述读写指令控制器的所述读控制端口启动所述第二随机序列生成单元；
基于所述第二随机序列生成单元生成第二随机序列；
基于所述数据输入输出环路控制单元，利用所述第二随机序列生成单元生成的第二随机序列进行数据输入输出环路的内循环，并接收所述从设备返回的数据输入输出反馈数据；
基于所述数据输入输出环路比较器对所述第二随机序列和所述数据输入输出反馈数据进行比较，并输出数据输入输出环路测试结果。
根据本发明提供的一种内存芯片自测试方法，当所述读写指令控制器的环路使能端口输出低电平时，所述方法还包括：
基于所述读写指令控制器的所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元；
基于所述第一随机序列生成单元生成第一随机序列；
基于所述命令地址环路控制单元将所述写指令传送至所述从设备，并基于所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；
基于所述读写指令控制器的读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元；
基于所述第二随机序列生成单元生成第二随机序列；
基于所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；
基于所述读写数据比较器对所述读回数据和所述第二随机序列进行比较，并输出数据读写测试结果；
其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。
本发明提供的内存芯片自测试电路和内存芯片自测试方法，通过读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器，可以测试DRAM和FLASH等产品的性能，包括PHY IO的性能以及整个数据通路的功能，同时电路实现简单、占用的芯片面积较小，且不会影响原有的电路功能。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的内存芯片自测试电路的结构示意图；
图2是本发明提供的内存芯片自测试方法的流程示意图之一；
图3是本发明提供的内存芯片自测试方法的流程示意图之二；
图4是本发明提供的内存芯片自测试方法的流程示意图之三。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明提供的内存芯片自测试电路的结构示意图，如图1所示，该电路包括：读写指令控制器110、第一随机序列生成单元120、第二随机序列生成单元130、命令地址环路比较器140、数据输入输出环路比较器150、命令地址环路控制单元160、数据输入输出环路控制单元170以及读写数据比较器180。
其中，读写指令控制器110的读写指令集输出端口与命令地址环路控制单元160的输入端相连，读写指令控制器110的写控制端口和环路使能端口与第一随机序列生成单元120的输入端相连，读写指令控制器110的读控制端口与第二随机序列生成单元130的输入端相连；
第一随机序列生成单元120的输出端和命令地址环路控制单元160的输出端与命令地址环路比较器140的输入端相连，命令地址环路控制单元160的输出端还与从设备190相连；第一随机序列生成单元120的输出端还与命令地址环路控制单元160和数据输入输出环路控制单元170的输入端相连；
第二随机序列生成单元130的输出端和数据输入输出环路控制单元170的输出端与数据输入输出环路比较器150的输入端相连；数据输入输出环路控制单元170的输出端还与从设备190相连；第二随机序列生成单元130的输出端还与数据输入输出环路控制单元170的输入端和读写数据比较器180的输入端相连；读写数据比较器180的输入端还与从设备190相连。
在一些实施例中，第一随机序列生成单元120的输出端基于多路选择器121与命令地址环路控制单元160的输入端和数据输入输出环路控制单元170的输入端相连。多路选择器121用于在读写指令控制器110的环路使能端口输出高电平时，将第一随机序列生成单元120的输出结果传递至命令地址环路控制单元160以用于测试命令地址环路；在读写指令控制器110的环路使能端口输出低电平时，将第一随机序列生成单元120的输出结果传递至数据输入输出环路控制单元170进行写入操作以用于测试电路读写功能。
在另一些实施例中，命令地址环路控制单元160包括串联的命令地址环路控制器161和命令地址环路收发器162；读写指令控制器110的读写指令集输出端口和第一随机序列生成单元120的输出端与命令地址环路控制器161的输入端相连；命令地址环路收发器162的输出端与命令地址环路比较器140的输入端和从设备190相连。
类似地，数据输入输出环路控制单元170包括串联的数据输入输出环路控制器171和数据输入输出环路收发器172；第一随机序列生成单元120的输出端和第二随机序列生成单元130的输出端与数据输入输出环路控制器171的输入端相连；数据输入输出环路收发器172的输出端与数据输入输出环路比较器150的输入端和从设备190相连。
具体而言，当读写指令控制器110的环路使能端口输出高电平时，表示进行命令地址环路的测试和数据输入输出环路的测试。其中，为了测试命令地址环路的功能，读写指令控制器110基于其写控制端口启动第一随机序列生成单元120以生成第一随机序列。命令地址环路控制单元160基于第一随机序列生成单元120生成的第一随机序列进行命令地址环路的内循环，并经过一定程度的延时（该延时时间可以通过训练电路训练得到）后接收从设备190返回的命令地址环路反馈数据。命令地址环路比较器140基于该第一随机序列和命令地址环路反馈数据进行比较，并输出命令地址环路测试结果。其中，若第一随机序列和命令地址环路反馈数据是一致的，则表明命令地址环路测试通过，否则表明命令地址环路测试不通过。
同时，为了测试数据输入输出环路的功能，读写指令控制器110基于其读控制端口启动第二随机序列生成单元130以生成第二随机序列。数据输入输出环路控制单元170基于第二随机序列生成单元130生成的第二随机序列进行数据输入输出环路的内循环，并经过一定程度的延时（该延时时间可以通过训练电路训练得到）后接收从设备190返回的数据输入输出反馈数据。数据输入输出环路比较器150基于上述第二随机序列和数据输入输出反馈数据进行比较，并输出数据输入输出环路测试结果。其中，若第二一随机序列和数据输入输出反馈数据是一致的，则表明数据输入输出环路测试通过，否则表明数据输入输出环路测试不通过。
当读写指令控制器110的环路使能端口输出低电平时，表示进行数据读写功能的测试。为了进行数据读写功能的测试，读写指令控制器110基于其读写指令集输出端口将写指令传送至命令地址环路控制单元160，并基于其写控制端口启动第一随机序列生成单元120以生成第一随机序列。命令地址环路控制单元160将上述写指令传送至从设备190，数据输入输出环路控制单元170则将该第一随机序列传送至从设备，以使得从设备190将上述第一随机序列写入至存储空间的写入地址。随后，读写指令控制器110基于其读写指令集输出端口将读指令传送至命令地址环路控制单元160，并基于其读控制端口启动第二随机序列生成单元130以生成第二随机序列。命令地址环路控制单元160将上述读指令传送至从设备190，使得从设备190从上述写入地址读取读回数据并将该读回数据传送至读写数据比较器180。读写数据比较器180则基于上述读回数据和第二随机序列进行比较，并输出数据读写测试结果。其中，第一随机序列生成单元120和第二随机序列生成单元130采用的随机种子是相同的，而该随机种子用于生成第一随机序列和第二随机序列，从而保证第一随机序列和第二随机序列是相同的。在此情形下，若读回数据和第二随机序列是一致的，则表明数据读写功能测试通过，否则表明数据读写功能测试不通过。
综上所述，本发明实施例提供的内存芯片自测试电路，通过读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器，可以测试DRAM和FLASH等产品的性能，包括PHY IO的性能以及整个数据通路的功能，同时电路实现简单、占用的芯片面积较小，且不会影响原有的电路功能。
下面对本发明提供的内存芯片自测试方法进行描述，该方法建立在上述任一实施例提供的内存芯片自测试电路基础上，下文描述的内存芯片自测试方法与上文描述的内存芯片自测试电路可相互对应参照。
基于上述任一实施例，图2是本发明提供的内存芯片自测试方法的流程示意图之一，如图2所示，该方法包括：
步骤210，当所述读写指令控制器的环路使能端口输出高电平时，基于所述读写指令控制器的所述写控制端口启动所述第一随机序列生成单元；
步骤220，基于所述第一随机序列生成单元生成第一随机序列；
步骤230，基于所述命令地址环路控制单元，利用所述第一随机序列生成单元生成的第一随机序列进行命令地址环路的内循环，并接收所述从设备返回的命令地址环路反馈数据；
步骤240，基于所述命令地址环路比较器对所述第一随机序列和所述命令地址环路反馈数据进行比较，并输出命令地址环路测试结果。
基于上述任一实施例，图3是本发明提供的内存芯片自测试方法的流程示意图之二，如图3所示，当所述读写指令控制器的环路使能端口输出高电平时，该方法还包括：
步骤310，基于所述读写指令控制器的所述读控制端口启动所述第二随机序列生成单元；
步骤320，基于所述第二随机序列生成单元生成第二随机序列；
步骤330，基于所述数据输入输出环路控制单元，利用所述第二随机序列生成单元生成的第二随机序列进行数据输入输出环路的内循环，并接收所述从设备返回的数据输入输出反馈数据；
步骤340，基于所述数据输入输出环路比较器对所述第二随机序列和所述数据输入输出反馈数据进行比较，并输出数据输入输出环路测试结果。
基于上述任一实施例，图4是本发明提供的内存芯片自测试方法的流程示意图之三，如图4所示，当所述读写指令控制器的环路使能端口输出低电平时，该方法还包括：
步骤410，基于所述读写指令控制器的所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元；
步骤420，基于所述第一随机序列生成单元生成第一随机序列；
步骤430，基于所述命令地址环路控制单元将所述写指令传送至所述从设备，并基于所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；
步骤440，基于所述读写指令控制器的读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元；
步骤450，基于所述第二随机序列生成单元生成第二随机序列；
步骤460，基于所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；
步骤470，基于所述读写数据比较器对所述读回数据和所述第二随机序列进行比较，并输出数据读写测试结果；
其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。
可见，本发明实施例提供的内存芯片自测试方法，通过读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器，可以测试DRAM和FLASH等产品的性能，包括PHY IO的性能以及整个数据通路的功能，同时电路实现简单、占用的芯片面积较小，且不会影响原有的电路功能。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (9)
1.一种内存芯片自测试电路，其特征在于，包括：
读写指令控制器、第一随机序列生成单元、第二随机序列生成单元、命令地址环路比较器、数据输入输出环路比较器、命令地址环路控制单元、数据输入输出环路控制单元以及读写数据比较器；
其中，所述读写指令控制器的读写指令集输出端口与所述命令地址环路控制单元的输入端相连，所述读写指令控制器的写控制端口和环路使能端口与所述第一随机序列生成单元的输入端相连，所述读写指令控制器的读控制端口与所述第二随机序列生成单元的输入端相连；
所述第一随机序列生成单元的输出端和所述命令地址环路控制单元的输出端与所述命令地址环路比较器的输入端相连，所述命令地址环路控制单元的输出端还与从设备相连；所述第一随机序列生成单元的输出端还与所述命令地址环路控制单元和数据输入输出环路控制单元的输入端相连；
所述第二随机序列生成单元的输出端和所述数据输入输出环路控制单元的输出端与所述数据输入输出环路比较器的输入端相连；所述数据输入输出环路控制单元的输出端还与所述从设备相连；所述第二随机序列生成单元的输出端还与所述数据输入输出环路控制单元的输入端和所述读写数据比较器的输入端相连；所述读写数据比较器的输入端还与所述从设备相连；
当所述读写指令控制器的环路使能端口输出低电平时，所述读写指令控制器用于基于所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元以生成第一随机序列；所述命令地址环路控制单元将所述写指令传送至所述从设备，所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；
所述读写指令控制器基于所述读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元以生成第二随机序列；所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；
所述读写数据比较器基于所述读回数据和所述第二随机序列进行比较，输出数据读写测试结果；
其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。
2.根据权利要求1所述的内存芯片自测试电路，其特征在于，当所述读写指令控制器的环路使能端口输出高电平时，所述读写指令控制器用于基于所述写控制端口启动所述第一随机序列生成单元以生成第一随机序列；
所述命令地址环路控制单元基于所述第一随机序列生成单元生成的第一随机序列进行命令地址环路的内循环，接收所述从设备返回的命令地址环路反馈数据；所述命令地址环路比较器基于所述第一随机序列和所述命令地址环路反馈数据进行比较，输出命令地址环路测试结果。
3.根据权利要求1所述的内存芯片自测试电路，其特征在于，当所述读写指令控制器的环路使能端口输出高电平时，所述读写指令控制器用于基于所述读控制端口启动所述第二随机序列生成单元以生成第二随机序列；
所述数据输入输出环路控制单元基于所述第二随机序列生成单元生成的第二随机序列进行数据输入输出环路的内循环，接收所述从设备返回的数据输入输出反馈数据；所述数据输入输出环路比较器基于所述第二随机序列和所述数据输入输出反馈数据进行比较，输出数据输入输出环路测试结果。
4.根据权利要求1至3任一项所述的内存芯片自测试电路，其特征在于，所述第一随机序列生成单元的输出端基于多路选择器与所述命令地址环路控制单元的输入端和数据输入输出环路控制单元的输入端相连。
5.根据权利要求1至3任一项所述的内存芯片自测试电路，其特征在于，所述命令地址环路控制单元包括串联的命令地址环路控制器和命令地址环路收发器；所述读写指令控制器的读写指令集输出端口和所述第一随机序列生成单元的输出端与所述命令地址环路控制器的输入端相连；所述命令地址环路收发器的输出端与所述命令地址环路比较器的输入端和所述从设备相连。
6.根据权利要求1至3任一项所述的内存芯片自测试电路，其特征在于，所述数据输入输出环路控制单元包括串联的数据输入输出环路控制器和数据输入输出环路收发器；所述第一随机序列生成单元的输出端和所述第二随机序列生成单元的输出端与所述数据输入输出环路控制器的输入端相连；所述数据输入输出环路收发器的输出端与所述数据输入输出环路比较器的输入端和所述从设备相连。
7.一种基于如权利要求1至6任一项所述的内存芯片自测试电路的内存芯片自测试方法，其特征在于，包括：
当所述读写指令控制器的环路使能端口输出高电平时，基于所述读写指令控制器的所述写控制端口启动所述第一随机序列生成单元；
基于所述第一随机序列生成单元生成第一随机序列；
基于所述命令地址环路控制单元，利用所述第一随机序列生成单元生成的第一随机序列进行命令地址环路的内循环，并接收所述从设备返回的命令地址环路反馈数据；
基于所述命令地址环路比较器对所述第一随机序列和所述命令地址环路反馈数据进行比较，并输出命令地址环路测试结果。
8.根据权利要求7所述的内存芯片自测试方法，其特征在于，当所述读写指令控制器的环路使能端口输出高电平时，所述方法还包括：
基于所述读写指令控制器的所述读控制端口启动所述第二随机序列生成单元；
基于所述第二随机序列生成单元生成第二随机序列；
基于所述数据输入输出环路控制单元，利用所述第二随机序列生成单元生成的第二随机序列进行数据输入输出环路的内循环，并接收所述从设备返回的数据输入输出反馈数据；
基于所述数据输入输出环路比较器对所述第二随机序列和所述数据输入输出反馈数据进行比较，并输出数据输入输出环路测试结果。
9.根据权利要求7所述的内存芯片自测试方法，其特征在于，当所述读写指令控制器的环路使能端口输出低电平时，所述方法还包括：
基于所述读写指令控制器的所述读写指令集输出端口将写指令传送至所述命令地址环路控制单元，并基于所述写控制端口启动所述第一随机序列生成单元；
基于所述第一随机序列生成单元生成第一随机序列；
基于所述命令地址环路控制单元将所述写指令传送至所述从设备，并基于所述数据输入输出环路控制单元将所述第一随机序列传送至所述从设备，使得所述从设备将所述第一随机序列写入至存储空间的写入地址；
基于所述读写指令控制器的读写指令集输出端口将读指令传送至所述命令地址环路控制单元，并基于所述读控制端口启动所述第二随机序列生成单元；
基于所述第二随机序列生成单元生成第二随机序列；
基于所述命令地址环路控制单元将所述读指令传送至所述从设备，使得所述从设备从所述写入地址读取读回数据并将所述读回数据传送至所述读写数据比较器；
基于所述读写数据比较器对所述读回数据和所述第二随机序列进行比较，并输出数据读写测试结果；
其中，所述第一随机序列生成单元和所述第二随机序列生成单元采用的随机种子是相同的；所述随机种子用于生成所述第一随机序列或所述第二随机序列。
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