JP2004070851A

JP2004070851A - データ入出力装置

Info

Publication number: JP2004070851A
Application number: JP2002232453A
Authority: JP
Inventors: Masaya Kondo; 近藤　真哉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-09
Filing date: 2002-08-09
Publication date: 2004-03-04

Abstract

【課題】本発明は、同一チップ上に搭載され、データを一時記憶するデータバッファメモリと順序制御手段から構成されているデータ入出力装置であって、データバッファメモリを使用して、外部からデータを取り込み、効率よく順序制御手段に外部からのデータを伝達するデータ入出力装置を提供する。
【解決手段】少なくとも、書込アドレス発生回路と、読出アドレス発生回路と、データ転送制御回路と、デュアルポートメモリとシングルポートメモリで構成するデータバッファと、順序制御手段とを有するデータ入力装置において、データ転送制御回路は書込と読出のアドレス間の比較手段と比較結果を表すステータス信号出力手段を備え、順序制御手段は前記ステータス信号に応じてデータバッファを制御する手段を備え、データバッファメモリは順序制御手段の制御により外部データを入出力する手段を備えていることにより、上記目的を達成する。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、同一チップ上に搭載され、デュアルポートメモリとシングルポートメモリから構成された、データを一時記憶するデータバッファメモリ及びプロセッサ（順序制御手段）から構成されていることを特徴とし、外部からデータを取り込み、効率よくプロセッサ（順序制御手段）に外部からのデータを伝達するデータ入出力装置に関する。
【０００２】
近年、画像処理装置、携帯機器等の電子機器の小型化の為に使用されるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と呼ばれる大規模集積回路では、高機能化要求による回路規模の増大が著しい。例えば、それらの機器が扱う画像又は音声のデータ量は急激に増加していることに伴って、大規模集積回路上の一時記憶の為のデータバッファメモリ容量が増大し、同一チップ上のメモリ部分が占める面積は総チップ面積の５割〜８割を占めるにいたっている。
【０００３】
そこで、高密度化によるチップ面積の縮小と共に、データ入出力装置の技術分野では、データバッファメモリ部分が占める面積縮小が求められている。
【０００４】
【従来の技術】
デュアルポートメモリ（以下「ＤＰＭ」という）とはデータ入出力、アドレス入力及びコントロール入力からなるポートを２ポート持ち、メモリ部に対し両ポートから独立してアクセス可能なメモリをいい、メモリ部を介するデータの入出力を２方向に対し並列で行える為、プロセッサ間のデータ経由手段、データバス間のデータ経由手段、チップ外部とチップ内部データバス或いはプロセッサ間のデータ経由手段として用いられている。
【０００５】
ＤＰＭの種類には、双方のポートからの同一アドレスに対する書き込み動作の競合を回避する為の手段として、調停回路を備える調停型ＤＰＭ、双方のポートに対して、専用のワード線、データ線及びアドレスデコーダ等を備える完全並列型ＤＰＭ等がある。
しかし、いずれのＤＰＭについても、シングルポートのメモリに比較し、調停回路などの周辺回路が余計に必要な為、プロセッサと同一チップ上に組み込む場合には、全体のチップ面積を増大させる原因となっている。
【０００６】
そこで、ＡＳＩＣにＤＰＭを用いる場合には、チップ面積増大の防止の為、図７に示す従来例（特開平７−３０２２４１　図１参照）が提案された。
ここで、図７に示されるデータプロセッサ２７は内部データバス３０に共通接続されたＣＰＵ２６、ＲＡＭ２５、外部インターフェイス回路４０、アドレスレジスタ回路５０、リードデータレジスタ回路６０、ライトデータレジスタ回路６５及びＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）７０を備えるとともにＤＭＡＣに接続されたデータ転送起動制御回路８０を備える。また、リードデータレジスタ回路６０及びライトデータレジスタ回路６５は内部データバスと外部とから双方向にデータを書込及び読出可能である。さらに、データプロセッサ２７は外部プロセッサ９０と伴に外部バス１００に接続している。
【０００７】
そして、上記のデータプロセッサ２７は、内部及び外部からのアクセスに対し、データレジスタ６０、６５をＲＡＭのバッファとして用い、該データレジスタに対する外部からのアクセスに同期してそのデータレジスタ６０、６５とＲＡＭ２５との間のデータ転送制御を行う構成によって、大記憶容量のＤＰＭと同様な機能をチップサイズの増大がなく実現させている。
【０００８】
【発明が解決しようとする課題】
上記のように、小記憶容量のＤＰＭと同様な機能をもつデータレジスタを一時記憶としてプロセッサ（順序制御手段）と同一チップに組み込む場合に、チップサイズの増大を防止する為、ＤＰＭとプロセッサ（順序制御手段）間のデータバス上にシングルポートメモリを接続して、外部データを一時退避させる構成をとると、次のような問題が生じる。
【０００９】
本来、外部データを取り込み一時記憶する為には、シングルポートメモリでもよいのであるが、プロセッサ（順序制御手段）がデータを要求した時と同時に外部からデータの入力があった時には、シングルポートメモリには１ポートしかないので、外部データの取り込みが優先となり、プロセッサ（順序制御手段）はデータが取り込めないという不都合があった。これを解消する為にＤＰＭが用いられていられているのである。しかるに、ＤＰＭ採用によるチップ面積増大を防止する為、プロセッサ（順序制御手段）とＤＰＭ間のデ−タバス上にシングルポートメモリを接続し、データを退避する構成をとった場合には、プロセッサ（順序制御手段）のデータ取り込みが外部データの取り込みにより中断するのは避けられるが、他方、ＤＰＭからシングルポートメモリへのデータ退避動作（以下「データ退避」という）と、シングルポートメモリからのデータ取り込み動作（以下「Ｓデータ取り込み」という）と、ＤＰＭからのデータ取り込み動作（以下「Ｄデータ取り込み」という）の間でＤＰＭとプロセッサ（順序制御手段）間のデータバス使用について調整を行う必要が生じた。
【００１０】
従って、外部データの取り込みにより、プロセッサ（順序制御手段）に対するデータ取り込みの中断が起きることはなくなったが、上記のデータバス使用についての調整の為、プロセッサ（順序制御手段）はＤＰＭ等に命令を送る必要があり、命令送付の間及び命令が各部分で実行されるまでの間はデータバス上のデータ転送に空白期間ができ、プロセッサ（順序制御手段）のデータ取り込みの期間が減少することとなった。
【００１１】
また、それまでは、プロセッサ（順序制御手段）はＤＰＭにデータ出力命令を出すだけであったが、上記のデータバス使用についての調整に伴って、Ｓデータ取り込み、Ｄデータ取り込み及びデータ退避の調整を行う為、シングルポートメモリ、ＤＰＭの状態の監視とその命令出力にその能力をとられ、負荷が増大することになった。
【００１２】
以上から、従来例ではＤＰＭの容量増加は避けられ、チップサイズの増大は抑えられることにはなるが、プロセッサ（順序制御手段）の負荷が増大すること及び、プロセッサ（順序制御手段）によるデータ取り込み期間の減少は避けられない。
そこで、本発明は上記課題に鑑み、
プロセッサ（順序制御手段）の負荷はそれ程増大させずに、プロセッサ（順序制御手段）のデータ取り込み期間を増加させ、より効率的に外部データがプロセッサ（順序制御手段）に入出力できる装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為、請求項１に記載した発明は
少なくとも第１のアドレス発生回路（書込アドレス発生回路）と、第２のアドレス発生回路（読出アドレス発生回路）と、データ転送制御回路と、デュアルポートメモリと、シングルポートメモリと、プロセッサ（順序制御手段）とを備えたデータ入出力装置であって、
前記書込アドレス発生回路はデータ入出力装置外部から入力されたの第１の命令信号（以下「外部入力命令信号」という）に応じて、前記デュアルポートメモリの第１のポートに第１のアドレス（書込アドレス）を順次増加させながら発生する手段を備え、
前記読出アドレス発生回路はプロセッサ（順序制御手段）から入力された第２の命令信号（読出信号）に応じて、前記デュアルポートメモリの第２のポートに第２のアドレス（読出アドレス）を順次増加させながら発生する手段を備え、
前記データ転送制御回路は前記書込アドレスと前記読出アドレスとを比較する手段と、前記読出アドレスと前記書込アドレスが異なる時は前記プロセッサ（順序制御手段）に第１のステータス信号を出力する手段を備え、
（ここで、ステータス信号とは、状態を知らせる信号を意味する。）
前記プロセッサ（順序制御手段）は前記第１のステータス信号に応じて、前記デュアルポートメモリの第２のポートと前記読出アドレス発生回路に前記読出命令信号（ＤＰＭからシングルポートメモリに対してのデータ退避の為に、ＤＰＭに命令する信号）を出力する手段と、前記シングルポートメモリに第３の命令信号（ＤＰＭからシングルポートメモリに対してのデータ退避為に、前記シングルポートメモリに命令する信号）と第４の命令信号（シングルポートメモリからプロセッサ（順序制御手段）へのＳデータ取り込み命令信号）と第３のアドレス（シングルポートメモリからプロセッサ（順序制御手段）へのＳデータ取り込み時に使用する読出アドレス）を出力する手段を備え、
前記ＤＰＭは前記外部入力命令信号に応じて、前記書込アドレスを用いて、前記デュアルポートメモリの第１のポートにデータ入出力装置外部から入力された第１のデータ（以下「外部データ」という）と第４のアドレス（データ入出力装置外部から入力されたアドレスをいい以下「外部アドレス」という）を記憶する手段と、前記読出命令信号に応じて前記第２のアドレスを用いて、前記第２のポートから前記外部データと前記外部アドレスを前記シングルポートメモリと前記ＤＰＭの前記第２ポート間の第１のデータバスを通じて出力する手段を備え、
前記シングルポートメモリは前記第３の命令信号に応じて、前記外部アドレスを用いて、前記外部データを記憶する記憶する手段と、前記第４の命令信号に応じて、前記第３のアドレスを用いて、前記外部データを前記プロセッサ（順序制御手段）と前記シングルポートメモリ間の第２のデータバスを通じて出力する手段を備えることを特徴とするデータ入出力装置を提供する。
【００１４】
上記のデータ入出力装置では、プロセッサ（順序制御手段）の外部データ取り込み動作はシングルポートメモリから行うＳデータ取り込みのみとなり、データバス上での競合をＳデータ取り込みとデータ退避に絞ることができる。従って、命令信号の切り換え頻度が減少し、命令信号の切り換えに伴うデータ転送の空白期間の減少が達成される為、プロセッサ（順序制御手段）による外部データの取り込みは効率よく行える。
【００１５】
また、プロセッサ（順序制御手段）はＤＰＭに関する外部データの入出力タイミング管理をデータ転送制御回路に任せた為、Ｓデータ取り込みとデータ退避間の調整のみを行えばよく、負荷が軽減する。
よって、データ入出力装置はより効率的に外部データの取り込みが行える。
また、請求項２に記載する発明では、
請求項１に記載したプロセッサ（順序制御手段）は前記第１のステータス信号に応じた前記第２の命令信号発生及び前記第３の命令信号発生が前記第４の命令信号発生とは排他とする手段をさらに備えることを特徴とする請求項１に記載のデータ入出力装置を提供する。
【００１６】
請求項２に記載のデータ入出力装置では、
データ退避信号である前記第２の信号及び第３の信号とＳデータ取り込み信号である前記第４の信号発生はプロセッサ（順序制御手段）の命令信号に含まれることとし、プロセッサ（順序制御手段）が前記第２の命令信号発生及び前記第３の命令信号発生と前記第４の信号発生を排他的に行うことによりデータ退避とＳデータ取り込みの調整を容易かつ確実なものとすることができる。
【００１７】
加えて、請求項３に記載する発明では、
請求項１に記載したデータ転送回路は前記プロセッサ（順序制御手段）が発生する同期クロックに同期してカウントを行い、所定の周期で第２のステータス信号を出力する時間計測回路と、前記第２のステータス信号及び前記第１のアドレスと前記第２のアドレスとを比較した結果を示す第３のステータス信号から前記第３の信号を発生する手段をさらに備え、請求項１に記載したプロセッサ（順序制御手段）は同期クロック発生回路と、前記第２の命令信号及び前記第３の命令信号及び前記第４の信号を含む命令信号を発生する手段と、前記第３のステータス信号を受けた際に、現在行っている命令信号発生の直後に第２の命令信号発生及び第３の命令信号発生を行う手段をさらに備えることを特徴とする請求項１に記載のデータ入出力装置を提供する。
【００１８】
請求項３に記載のデータ入出力装置では、プロセッサ（順序制御手段）は、データ退避とＳデータ取り込みの調整を所定の周期毎に判断すればよく、さらにプロセッサ（順序制御手段）の負荷を軽減する。
従って、プロセッサ（順序制御手段）の負荷はそれ程増大させずに、プロセッサ（順序制御手段）のデータ取り込み期間を増加させ、より効率的に外部データがプロセッサ（順序制御手段）に入出力できる装置を提供する。
【００１９】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
図１に、請求項１の発明に係わるデータ入出力部を示す。
請求項１の発明に係わるデータ入出力部はプロセッサ１（以下、プロセッサは順序制御回路及びクロック発生回路を含むとともに、一般的なプロセッサの機能をすべて備えるものとする）、アドレス切り換えスイッチ２、シングルポートメモリ３、ＤＰＭメモリ４、書込・読出信号切り換えスイッチ５、プロセッサ１とシングルポートメモリ間のデータバス６、シングルポートメモリ３とＤＰＭ間のデータバス７、ＤＰＭ用書き込みアドレス発生回路８、ＤＰＭ用読み出しアドレス発生回路９、データ転送制御部１０、読出信号オン・オフスイッチ１４を備え、シングルポートメモリ３はプロセッサ１の一時記憶領域として動作する。
【００２０】
また、図２に請求項２の発明に係わるデータ入出部を示す。請求項２の発明に係わるデータ入出力部は請求項１の発明に係わるデータ入出力部を構成するプロセッサ１が命令発生部１３をさらに備えていることにある。
ここで、本発明に係わるデータ入出力部は他の半導体集積回路とともに、１個の半導体基板上に形成され、大規模集積回路を構成し、外部機器等と接続されており、前記大規模集積回路のデータ入出力部分として動作し、外部機器からのランダムなデータ入力に対するインターフェイスとなっている。以下に本発明に係わる入出力部の詳細動作を説明する。
【００２１】
本発明に係わるデータ入出力部は外部データの受け取り、及び、ＤＰＭからシングルポートメモリへのデータ退避にあたって、図３の信号波形図で示すような動作をする。
ここで、信号波形は上段から下段に向け、外部からのデータ波形、外部からの書込信号波形、ＤＰＭ用書込アドレス信号波形、ＤＰＭ用読出アドレス信号波形、データ転送制御部からプロセッサに送付されるデータ転送可能信号、プロセッサからＤＰＭ及びシングルポートメモリに送付される読出・書込命令、ＤＰＭからシングルポートメモリに送付されるデータ波形を示している。
【００２２】
すなわち、大規模集積回路に対し、外部機器から、書き込み信号、アドレス情報及び外部データが入力された場合（図３に示す信号波形図中外部からのデータに相当）、ＤＰＭの外部側のポートからアドレス情報及び外部データを受け入れ、書き込み信号（図３に示す外部からの書込信号波形に相当）に応じて、書き込みアドレス発生回路が出力したアドレス（図３に示すアドレスＢすなわち、ＤＰＭ用書込アドレス信号波形に相当）を使用して、ＤＰＭはアドレス情報及び外部データを記憶する。
【００２３】
この時、書き込みアドレス発生回路は、書き込み信号に対して、シーケンシャルにアドレスを発生させる。
次にデータ転送制御回路は常に書き込みアドレス発生回路が保持しているアドレスと読み出しアドレス発生回路が保持しているアドレスを比較して、比較の結果、読み出しアドレスと書き込みアドレスが異なる場合は、プロセッサに対して、アドレスが異なっている旨の信号（以下「データ転送可能信号」という）を出力する。
【００２４】
上記データ転送可能信号を受けたプロセッサは、ＤＰＭの読み出し側のポートと読み出しアドレス発生回路に読み出し信号を、シングルポートメモリに書き込み信号を前記データ転送可能信号が出力されなくなるまで、データ退避の為、繰り返し出力する。従って、ＤＰＭからシングルポートメモリに対しデータ退避（図３に示すＤＰＭからシングルポートメモリに対するデータ退避に相当）が行われる。
【００２５】
この時、読み出しアドレス発生回路はプロセッサからのＤＰＭ読み出し信号に応じて、アドレス（図３に示すアドレスＡに相当）をシーケンシャルに発生する。
その結果、読み出しアドレスは順次インクリメントされ、最終的には書き込みアドレスと一致する。従って、データ転送制御部はデータ転送可能信号の出力を中止するので、ＤＰＭからシングルポートＲＡＭに向かって行う外部データとそれに付随するアドレス情報のデータ退避は終了する。
【００２６】
さらに、本発明に係わるデータ入出力部は、Ｓデータ取り込みの時に、次のように動作する。すなわち、プロセッサはデータ転送信号を受け取っていない場合には、動作切り換えスイッチに切り換え信号を出力し、ＤＰＭ及び読み出しアドレス発生回路には読み出し信号が到達しないように、スイッチを切り換え、また、プロセッサからのシングルポートメモリ用のアドレスのみをシングルポートに供給するようにスイッチを切り換える。
【００２７】
その後、プロセッサはシングルポートメモリに読み出し信号及び読み出しアドレスを出力することにより、Ｓデータ転送を実行する。
一方、プロセッサがデータ転送信号を受け取っているときには、Ｓデータ終了の後、前記のデータ退避動作を行う。
以上より、図１に記載したプロセッサはデータ退避の時期をデータ転送信号により、知ることができるので、Ｓデータ転送とデータ退避をプロセッサにとって都合のよいときに切り換えができる
また、図２に記載したプロセッサはシングルポートメモリに対する読出信号とＤＰＭとシングルポート間のデータ退避を行う為の信号とは、かならず排他的に出力されるので、図２中のアドレス切り換えスイッチ２、書込・読出信号切り換えスイッチ５及び読出信号オン・オフスイッチがなくても、シングルポートメモリ上で命令信号とアドレスが衝突することがなく、確実にＳデータ転送とデータ退避の調整を行うことができる。
【００２８】
図４及び図６に請求項３に係わる実施例を示す。
請求項３の発明に係わるデータ入出力部はプロセッサ１、アドレス切り換えスイッチ２、シングルポートメモリ３、ＤＰＭ４、書込・読出信号切り換えスイッチ５、プロセッサ１とシングルポートメモリ３間のデータバス６、シングルポートメモリ３とＤＰＭ４間のデータバス７、ＤＰＭ４用書き込みアドレス発生回路８、ＤＰＭ４用読み出しアドレス発生回路９、データ転送制御部１０、読出信号オン・オフスイッチ１４を備え、さらに、図６に示すように、データ転送制御部は書込アドレスと読出アドレスの比較回路１１及びタイマー部１２を備えている。（図６は図４に比較し、データ転送制御部を詳細に図示したものであり、その他の本発明に係わるデータ入出力部の構成部分は同じである）
ここで、シングルポートメモリ３はプロセッサ１の一時記憶領域として動作し、本データ入出力部は他の半導体集積回路とともに、１個の半導体基板上に形成され、大規模集積回路を構成する。加えて、請求項３の発明に係わるデータ入出力部は外部機器等と接続されており、前記大規模集積回路のデータ入出力部分として動作し、外部機器からのランダムなデータ入力に対するインターフェイスとなっている点は請求項１及び請求項２の発明に係わる実施例と同様である。以下に請求項３の発明に係わる入出力部の詳細動作を説明する。
【００２９】
請求項３の発明に係わるデータ入出力部は外部データの受け取り、及び、ＤＰＭからシングルポートメモリへのデータ退避にあたって、図５の信号波形図で示すような動作をする。
ここで、信号波形は上段から下段に向け、外部からのデータ波形、外部からの書込信号波形、ＤＰＭ用書込アドレス信号波形、ＤＰＭ用読出アドレス信号波形、データ転送制御部内の比較器１１の出力信号、データ転送制御部内のタイマー部１２からの出力信号、データ転送制御部からプロセッサに出力される割り込み信号、プロセッサからＤＰＭ及びシングルポートメモリに送付される読出・書込命令を示している。
【００３０】
すなわち、大規模集積回路に対し、外部機器から、書き込み信号、アドレス情報及び外部データが入力された場合（図５に示す信号波形図中外部からのデータに相当）、ＤＰＭの外部側のポートからアドレス情報及び外部データを受け入れ、書き込み信号（図５に示す外部からの書込信号波形に相当）に応じて、書き込みアドレス発生回路が出力したアドレス（図５に示すアドレスＢすなわち、ＤＰＭ用書込アドレス信号波形に相当）を使用して、ＤＰＭはアドレス情報及び外部データを記憶する。
【００３１】
この時、書き込みアドレス発生回路は、書き込み信号に対して、シーケンシャルにアドレスを発生させる。
次にデータ転送制御回路は常に書き込みアドレス発生回路が保持しているアドレスと読み出しアドレス発生回路が保持しているアドレスを比較して、比較の結果、読み出しアドレスと書き込みアドレスが異なる場合は、データ転送制御部内の比較器１１はアドレスが異なっている旨の信号（図５に示す比較器からの出力信号に相当）を出力する。一方、データ転送制御部内のタイマー部はプロセッサから送付されてきたクロックをカウントし、一定の周期毎に信号（図５に示すタイマー部からの出力信号に相当）を出力する。そこで、上記の比較結果の信号と一定周期の信号のアンド論理をとって、データ転送制御回路は割り込み信号（図５に示すデータ制御回路からの割り込み信号に相当）をプロセッサに対して出力する。
【００３２】
上記割り込み信号を受けたプロセッサは、ＤＰＭの読み出し側のポートと読み出しアドレス発生回路には読み出し信号を、シングルポートメモリには書込信号を前記割り込み信号が出力される度に、現在行っている命令信号の出力の後で、データ退避の為に出力する。従って、ＤＰＭからシングルポートメモリに対しデータの退避（図３示すＤＰＭからシングルポートメモリに対するデータ転送に相当）が行われる。
【００３３】
この時、読み出しアドレス発生回路はプロセッサからの読み出し信号に応じて、アドレス（図５に示すアドレスＡに相当）をシーケンシャルに発生する。
その結果、読み出しアドレスは順次インクリメントされ、最終的には書き込みアドレスと一致する。従って、データ転送制御部は割り込み信号の出力を中止するので、ＤＰＭからシングルポートＲＡＭに向かって行う外部データとそれに付随するアドレス情報のデータ退避は終了する。
【００３４】
さらに、請求項３の発明に係わるデータ入出力部は、Ｓデータ取り込みの時に、次のように動作する。すなわち、プロセッサは割り込み信号を受け取っていない場合には、動作切り換えスイッチに切り換え信号を出力し、ＤＰＭ及び読み出しアドレス発生回路には読み出し信号が到達しないように、スイッチを切り換え、また、プロセッサからのシングルポートメモリ用のアドレスのみをシングルポートに供給するようにスイッチを切り換える。
【００３５】
その後、プロセッサはシングルポートメモリに読み出し信号及び読み出しアドレスを出力することにより、Ｓデータ取り込みを実行する。
一方、プロセッサが割り込み信号を受け取っているときには、Ｓデータ取り込み終了の直後に前記のデータ退避動作を行う。
以上より、プロセッサによるデータ退避動作は、データ転送制御回路の割り込み信号受信の後、現在行っている命令信号の発生終了をまって行われることとしたので、Ｓデータ取り込みとデータ退避動作との切り換えをプロセッサは容易に行え、プロセッサの負荷が軽減される。
【００３６】
以上、実施例１、実施例２及び実施例３いずれも、本発明に係わるデータ入出力部が、大規模集積回路の入出力部として使用された場合を例としてあげたが、プロセッサ間のデータ経由手段、データバス間のデータ経由手段としても使用できる。
【００３７】
【発明の効果】
以上、説明したように、本発明によれば、
集積回路内のプロセッサの負荷はそれ程増大させずに、プロセッサのデータ取り込み期間を増加させ、より効率的に外部データをプロセッサに入出力できる装置を提供することができる。
【図面の簡単な説明】
【図１】実施例１
【図２】実施例２
【図３】信号波形図（実施例１及び２に対応）
【図４】実施例３
【図５】信号波形図（実施例３に対応）
【図６】実施例３の補足
【図７】従来例
【符号の説明】
１　プロセッサ
２　アドレス切り換えスイッチ
３　シングルポートメモリ
４　ＤＰＭ
５　書込・読出信号切り換えスイッチ
６　プロセッサとシングルポートメモリ間のデータバス
７　シングルポートメモリとＤＰＭ間のデータバス
８　ＤＰＭ用書込アドレス発生回路
９　ＤＰＭ用読出アドレス発生回路
１０　データ転送制御部
１１　比較器
１２　タイマー部
１３　命令発生部
１４　読出信号オン・オフスイッチ
１５　同一チップ上の他の回路
２０　外部機器
２５　ＲＡＭ
２６　ＣＰＵ
２７　データプロセッサ
３０　内部データバス
４０　外部インターフェイス回路
５０　アドレスレジスタ回路
６０　リードデータレジスタ回路
６５　ライトデータレジスタ回路
７０　ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）
８０　データ転送起動制御回路
９０　外部プロセッサ
１００　外部データバス

Claims

少なくとも第１のアドレス発生回路と、第２のアドレス発生回路と、データ転送制御回路と、デュアルポートメモリと、シングルポートメモリと、順序制御手段を備えたデータ入出力装置であって、
前記第１のアドレス発生回路は外部から入力された第１の命令信号に応じて、前記デュアルポートメモリの第１のポートに第１のアドレスを順次増加させながら発生する手段を備え、
前記第２のアドレス発生回路は前記順序制御手段から入力された第２の命令信号に応じて、前記デュアルポートメモリの第２のポートに第２のアドレスを順次増加させながら発生する手段を備え、
前記データ転送制御回路は前記第１のアドレスと前記第２のアドレスとを比較する手段と、前記第１のアドレスと前記第２のアドレスが異なる時は前記順序制御手段に第１のステータス信号を出力する手段を備え、
前記順序制御手段は前記第１のステータス信号に応じて、前記デュアルポートメモリの前記第２ポートと前記第２のアドレス発生回路に対して前記第２の命令信号を出力する手段と、前記シングルポートメモリに対して第３の命令信号、第４の命令信号及び第３のアドレスを出力する手段を備え、
前記デュアルポートメモリは前記第１の命令信号に応じて、前記第１のアドレスを用いて、前記第１のポートに外部から入力された第１のデータと第４のアドレスを記憶する手段と、前記第２の命令信号に応じて前記第２のアドレスを用いて、前記第２のポートから前記第１のデータと前記第４のアドレスを前記シングルポートメモリと前記第２のポート間の第１のデータバスを通じて出力する手段を備え、
前記シングルポートメモリは前記第３の命令信号に応じて、前記第４のアドレスを用いて、前記第１のデータを記憶する記憶する手段と、前記第４の命令信号に応じて、前記第３のアドレスを用いて、前記第１のデータを前記順序制御手段と前記シングルポートメモリ間の第２のデータバスを通じて出力する手段を備えたことを特徴とするデータ入出力装置。
請求項１に記載の順序制御手段は前記第２の命令信号発生及び前記第３の命令信号発生が前記第４の命令信号発生とは排他となる手段をさらに備えたことを特徴とする請求項１に記載のデータ入出力装置。
請求項１に記載のデータ制御回路は前記順序制御手段が発生する同期クロックに同期してカウントを行い、所定の周期で第２のステータス信号を出力する時間計測回路と、前記第２のステータス信号及び前記第１のアドレスと前記第２のアドレスとを比較した結果を示す第３のステータス信号から前記第１のステータス信号を発生する手段をさらに備え、
請求項１に記載の順序制御手段は同期クロック発生回路と、前記第２の命令信号及び前記第３の命令信号を含む命令信号を発生する手段と、前記第１のステータス信号を受けた際に、現在行っている命令信号発生の直後に前記第２の命令信号発生を行う手段をさらに備えることを特徴とする請求項１に記載のデータ入出力装置。