JPH023172A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、産業上の利用分野 ［産業上の利用分野］ この発明は、バッファ記憶制御技術さらにはＬＳＩチッ
プ間の同期化方式に適用して特に有効な技術に関し、例
えばバッファ記憶方式を採用した情報処理システムにお
けるキャッシュメモリに利用して有効な技術に関する。

［従来の技術］ 従来、バッファ記憶方式を採用したマイクロプロセッサ
−ユニットにおいて、ダイナミックＲＡＭ等からなる主
記憶装置内の情報のうち使用頻度の高いものをキャッシ
ュメモリ内に入れておいて。

これをキャッシュ・コントローラと呼ばれる記憶管理装
置によって制御して、スループットを向上させるように
されているものがある。

キャッシュメモリは、マイクロプロセッサ−ユニット（
以下、ＭＰＵと称する）から出力されるアドレスによっ
てアクセスされ、所望のデータがキャッシュメモリ内に
あると、つまりキャッシュがヒツトすると、ＭＰＵが直
ちにデータを得ることができるため、システムのスルー
プットが向上される。

キャッシュ・コントローラは、ＭＰＵから出力されるア
ドレスを内部のアドレスと比較して、所望のデータがキ
ャッシュメモリにないと判定すると、ミスヒツトを示す
信号を出力する。すると、ＭＰＵがメインメモリをアク
セスしてメインメモリからデータを得るようになってい
る。なお、−日本電気製μＰＤ４３６０８のようにキャ
ッシュ・コントローラを内蔵したキャッシュメモリも提
供されている（「日経マイクロデバイスＪ　１９８７年
４月号、ｐ８６〜ｐ９０参照）。

［発明が解決しようとする課題］ ところで、上記のようなバッファ記憶システムではキャ
ッシュメモリとメインメモリのアクセス速度が異なるた
め、各々周波数の異なるクロックに基づいて動作される
ことが多い。そのため、キャッシュメモリとメインメモ
リとの間でデータの転送を行なうときには同期をとって
やる必要がある。その場合の同期化方式としては、キャ
ッシュメモリ内部に同期回路を設ける方式と、外付は回
路で同期回路を構成する方式がある。

しかしながら、キャッシュメモリ内に同期回路を設ける
とユーザー側のシステム設計は容易になるが、メインメ
モリ側からキャッシュメモリに対してデータが準備でき
たことを示す信号（以下、データコンプリート信号と称
する）が非同期で入ってくるため内部でその信号を同期
化する際に、タイミングが悪いと１マシンサイクル分だ
けキャッシュメモリのアクセスが遅れ、システム全体の
スピードが低下するという欠点がある。

一方、同期回路をキャッシュメモリ内から除き、外付は
回路で構成するようにした場合は、キャッシュメモリの
クロックとメインメモリ側のクロックとが外付けの同期
回路で同期化される。そのため、メインメモリからキャ
ッシュメモリに供給されるデータコンプリート信号が常
に最適のタイミングで入力されるため、システムの処理
スピードが向上する。しかし、ユーザー側において外付
けの同期回路を設計しなければならないので、ユーザー
の負担が大きくなるという欠点がある。

このように従来のバッファ記憶システムにおける同期化
方式には一長一短があった。

本発明の目的は、ユーザーが必要に応じていずれの同期
化方式も選択できるようにしてキャッシュメモリの融通
性および使い易さを向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、キャッシュメモリ内にデータコンブノート信
号の同期回路と、データコンプリート信号をそのまま内
部のコントロール回路に供給するか同期回路を通してか
ら供給するかの切換えを行なう切換手段とを設け、外部
端子もしくはレジスタの設定値あるいはプログラム可能
な素子等によって切換手段の状態すなわち同期／非同期
の動作モードを設定できるようにするものである。

［作用］ 上記した手段によれば、キャッシュメモリを同期または
非同期のいずれのモードでも使用できるため、ユーザー
が自己の設計しようとするシステムに応じて、スピード
優先のシステムまたは外付は回路の不要な設計容易なシ
ステムのいずれかを選択することができるようになる。

［実施例］ 第１図には、本発明をキャッシュコントローラ内蔵のキ
ャッシュメモリに適用した場合の一実施例が、また第２
図にはこのキャッシュメモリを用いたマイクロプロセッ
サ−ユニットシステムの構成例が示されている。

第１図のキャッシュメモリ１は、１チツプで構成され、
一つの半導体基板上にディレクトリメモリ１１とデータ
メモリ１２とＬＲＵ　（Ｌ　ｅ　ａ　ｓ　ｔＲｅｃｅｎ
ｔｌｙ　　Ｕｓｅｄ）方式のブロック置換制御回路１３
．タグ比較器１４、書込みアドレスおよび書込みデータ
を一時的に保持するライトバッファ１５、およびこれら
の回路を制御するコントロールロジック１６等が形成さ
れており、第２図に示すようにメインメモリ３が接続さ
れたメモリバス２１とＭＰＵバス２２との間に接続され
るようにされる。

ディレクトリメモリ１１内には、データメモリ１２の同
一カラム位置に入っているデータのメインメモリ上での
アドレスの上位１０数ビツトがタグとして格納されてい
る。ＭＰ！Ｕ２よりキャッシュメモリ１に与えられたア
ドレスＡＤのうちカラムアドレス部ＣＬＭが、ディレク
トリメモリ１１とデータメモリ１２の共通のデコーダに
供給されると、各メモリの同一カラムからアドレスタグ
とデータが同時に読み出される。このうちディレクトリ
メモリ１１から読み出されたアドレスタグはタグ比較器
１４に供給される。このタグ比較器１４には、ＭＰＵか
ら与えられたアドレスＡＤのうちタグ部ＴＡＧのデータ
も供給されており、ディレクトリメモリ１１から読み出
されたタグと比較し、一致（キャツシュヒツト）または
不一致（ミスヒツト）を示す信号ＣＨが出力される。

ここでキャッシュがヒツトするとデータメモリ１２の対
応するカラム位置から読み出されたデータが、データバ
ス１７ｂを介してＭＰＵへ供給される。一方、ミスヒツ
トが生じると、内部アドレスバス１７ａおよび内部デー
タバス１７ｂを介してＭＰＵバス２２とメモリバス２１
とが接続され、ＭＰＵ２がメモリバス２１を使用してメ
インメモリ３を直接アクセスするようになっている。ま
た、データ書込みの際にミスヒツトが生じると、ライト
バッファ１５に保持されているアドレスとデータがメモ
リバス２１上に出力される。

なお、第２図のシステムではメモリバス２１にＲＯＭ５
とＩ１０レジスタ６が、またシステムバスアダプタ７を
介して画像データ用フレームバッファ３１、ファイルコ
ントローラ３２およびＤＭＡコントローラ３３等が接続
されている。また、キャッシュメモリ１とメインメモリ
３との間のデータ転送を制御するため、メインストレー
ジコントロール回路（以下、ＭＳコントローラと称する
）４が設けられており、このＭＳコントローラ４からは
メモリバス２１上に有効なアドレスがあることを示すメ
モリバスアドレスストローブ信号ＭＡＳやメモリバスサ
イクルが開始されたことを示すメモリバスサイクルスタ
ート信号ＭＢＳ、メモリバス２１上に有効なデータがあ
ることを示すメモリバスデータストローブ信号ＭＤＳ、
リード時にメモリバス上のデータを取り込んだことを、
またライト時には有効なデータをメモリバス上へ出力し
たことを示すメモリバスデータコンプリート信号ＭＤＣ
等が、形成され、メインメモリ３やキャッシュメモリ１
に対して供給される。

さらに、第１図のキャッシュメモリ１内には、上記ＭＳ
コントローラ４．から供給される上記ｆｆ１ｌ制御信号
ＭＤＣをクロックＣＬＫに同期させるための同期回路１
８と、ＭＤＣ信号をクロックＣＬＫに同期させてからキ
ャッシュメモリ内のコントロールロジック１６に供給す
るか同期回路１８を通さずにそのままコントロールロジ
ック１６に供給するかの切換えを行なう切換えスイッチ
１９が設けられている。そして、この実施例のキャッシ
ュメモリには、上記切換えスイッチ１９の切換え状態を
外部から指定できるようにするため外部端子としての制
御ピン２０が設けられている。この制御ピン２０に同期
／非同期モード指定制御信号５ＹＮＣを入れてやること
により、モード・の指定を行なうことができる。例えば
制御ピン２０をロウレベルに固定すると同期回路１８を
使用した同期入力モードとなり、ハイレベルに固定する
と非同期入力モードとなるように構成されている。

上記同期回路１８としては１例えばＤ型フリップフロッ
プを使用し、データ端子に制御信号ＭＤＣを入力させ、
クロック端子にシステムクロックＣＬＫを印加して、ク
ロックＣＬＫに同期してＭＤＣ信号をラッチさせること
で、同期化させることができる。

また、同期／非同期モードを指定する制御信号５ＹＮＣ
は、例えばシステム設計に応じてＭＳコントローラ４で
形成して出力させ、キャッシュメモリ１の制御ピン２０
に入力させるように接続しておけばよい。

先ず同期モードを第３図のタイミング図を用いて説明す
る。上記実施例では、ユーザーがキャッシュメモリ１と
メインメモリ３を同一のクロツクで動作させる（同期モ
ード）ようにシステムを構成した場合には、ＭＳコント
ローラ４からロウレヘ／Ｌ／　（７）　Ｓ　Ｙ　Ｎ　Ｃ
信号をキャッシュメモリ１に与よるようにする。すると
、ＭＳコントローラ４から入力されたＭＣＤ信号は、同
期回路１８を通らずにコントロールロジック１６に供給
される。しかして、このモードではＭＳコントローラ４
から与えられる信号ＭＣＤは共通りロックＣＬＫに対し
て常に一定のセットアツプ時間Ｔｓを持たせて変化させ
ることができる。そのため、キャッシュメモリｌは第３
図に示すようにクロックＣＬＫの立上りのタイミングし
、でＭＣＤ信号を取り込んでし、のタイミングで次の処
理へ移ることができ、システムの処理スピードが速くな
る。

次に非同期モードを第４図を用いて説明する。

ユーザーがキャッシュメモリとメインメモリを別々のク
ロックで動作させる（非同期モード）ようなシステムを
構成した場合には、ＭＳコントローラ４からハイレベル
の５ＹＮＣ信号をキャッシュメモリ１に与えるようにす
る。すると、ＭＤＣ信号は切換えスイッチ１９を通って
同期回路１８に入力され、ここでキャッシュメモリ側の
クロックＣＬＫ１に同期化された信号ＣＭとなって内部
のコントロールロジック１６に供給される。この場合、
第４図に示すようにクロックＣＬＫＩの立上りｔ工の近
傍で変化するようなＭＤＣ信号が入ってくると、これを
取り込むことができず、クロックＣＬＫＩの次の立上り
ｔ２でＭＤＣ信号が取り込まれて内部信号ＣＭが形成さ
れる。そのため、キャッシュメモリが次の動作に入るこ
とができるのはｔ４のタイミングとなり、同期モードに
比べて１マシンサイクル遅くなる。ただし、ユーザーに
とっては外部に同期回路を設けてＭＣＤ信号を同期化し
てから入力してやる必要がないので、システム設計が容
易となる。

なお、上記実施例では、同期／非同期モードの切換えす
なわちスイッチ１９の切換えをチップに設けた制御ピン
２０によって行なうようにしているが、制御ビン２ｏの
代わりにレジスタもしくはフラグを設け、システム立上
りにプログラムによってそのレジスタまたはフラグをシ
ステムに応じた値に設定することで同期／非同期モード
の設定を行なうようにしてもよい。あるいはヒユーズの
ようなプログラム素子を有する状態設定手段を設け、そ
のヒユーズに大電流を流して溶断したり、レーザーを照
射して切断することで切換手段（スイッチ１９）の状態
を設定してモードの指定を行なえるように構成すること
もできる。上記レーザーによるヒユーズの切断でプログ
ラムする方式は、メーカーにおいてのみプログラムが可
能であるが、電流による切断方式は、ヒユーズの両端に
設けたパッドを外部のピンに接続してやることによりユ
ーザーがプログラムできるようにすることが可能である
。

以上説明したように上記実施例は、キャッシュメモリ内
にデータコンプリート信号の同期回路と、データコンプ
リート信号をそのまま内部の制御部（コントロールロジ
ック）に供給するか同期回路を通してから供給するかの
切換えを行なう切換手段とを設け、外部端子もしくはレ
ジスタの設定値あるいはプログラム用素子等によって切
換手段の状態すなわち同期／非同期の動作モードを指定
できるように構成したので、ユーザーが自己の設計しよ
うとするシステムに応じて、スピード優先のシステムま
たは外付は回路の不要な設計容易なシステムのいずれか
を選択することができるようになり、キャッシュメモリ
の融通性および使い易さが向上するという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、キャッシュメモ
リ内のライトバッファを省略したり、パリティチエッカ
あるいはデータメモリにリード／ライトされるデータを
ブロック単位で保持するバッファ等種々の機能回路を付
加するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるキャッシュメモリに
適用したものについて説明したが、この発明はそれに限
定されず、通信用バッファメモリや画像用フィールドメ
モリその他システムのメインメモリと動作速度の異なる
半導体記憶装置一般に利用することができる。

［発明の効果コ 氷原において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ユーザーが必要に応じて同期入力または非同
期入力のいずれの同期化方式も選択することができ、キ
ャッシュメモリの融通性および使い易さが向上する。

【図面の簡単な説明】

第１図は１本発明をキャッシュメモリに適用した場合の
一実施例を示すブロック図、 第２図は、そのキャッシュメモリを使用したマイクロプ
ロセッサ−ユニットシステムの構成例を示すシステム構
成図。 第３図はそのキャッシュメモリの同期モードでのタイミ
ングを示すタイムチャート、 第４図は非同期モードでのタイミングを示すタイムチャ
ートである。 １・・・・キャッシュメモリ、２・・・・ＭＰＵ　（マ
イクロプロセッサ−ユニット）、３・・・・メインメモ
リ、４・・・・ＭＳコントローラ（メインストレージコ
ントロール回路）、１１・・・・ディレクトリメモリ、
１２・・・・データメモリ、２１・・・・メモリバス、
２２・・・・ＭＰＵバス、２３・・・・システムバス。 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、外部から入力された制御信号を自己のクロックに同
   期させるための同期回路と、上記制御信号を同期回路を
   通して制御部に供給するか迂回して制御部に供給するか
   の切換えを行なう切換手段とを備えてなることを特徴と
   する半導体記憶装置。 ２、上記切換手段の状態が外部端子に印加された電位に
   応じて指定されるように構成されてなることを特徴とす
   る請求項１記載の半導体記憶装置。 ３、上記切換手段の状態を、ソフトウェア的またはハー
   ドウェア的に指定可能な設定手段が設けられてなること
   を特徴とする請求項１記載の半導体記憶装置。