KR102327983B1 - 반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법 - Google Patents

반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법 Download PDF

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현유 이
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마이크론 테크놀로지, 인크.
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Abstract

반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법이 설명된다. 예시적인 방법은 타이밍 명령을 수신하는 것에 응답하여 데이터 클록 신호를 수신하는 단계, 타이밍 명령과 관련된 액세스 명령을 수신하는 것에 응답하여 액세스 동작을 수행하는 단계, 데이터 클록 신호에 기초하여 액세스 데이터 클록 신호를 제공하는 단계 및 데이터 클록 신호에 기초하여 액세스 데이터 클록 신호를 제공하는 단계를 포함한다. 액세스 명령은 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 관련 타이밍 명령으로부터 시간적으로 분리될 수 있다. 일부 예들에서, 액세스 명령은 관련 타이밍 명령보다 선행하거나 관련 타이밍 명령에 후속할 수 있다. 일부 예들에서, 액세스 명령은 관련된 타이밍 명령에 바로 후속하거나 선행할 수 있다.

Description

반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법
반도체 메모리는 많은 전자 시스템에서 사용되어 나중에 검색될 수 있는 데이터를 저장한다. 전자 시스템이 속도가 빨라지고 컴퓨팅 능력이 높아지고 전력 소비량이 적을수록 수요가 증가하기 때문에, 빠르게 액세스되고 더 많은 데이터를 저장하며 적은 전력을 사용하는 반도체 메모리가 계속해서 변화하는 요구를 충족시키기 위해 개발되었다. 개발의 일환으로 전자 시스템의 메모리 성능을 개선하기 위해 한 세대에서 다음 세대로 사양이 변경되면서 반도체 메모리를 제어하고 액세스하기 위한 새로운 사양을 만드는 것이 포함된다.
반도체 메모리는 일반적으로 메모리에 명령 신호, 어드레스 신호, 클록 신호를 제공함으로써 제어된다. 다양한 신호는 예를 들어, 메모리 제어기에 의해 제공될 수 있다. 명령 신호(command signal)는 다양한 메모리 동작, 예를 들어, 메모리로부터 데이터를 검색하는 판독 동작, 및 데이터를 메모리에 저장하는 기록 동작을 수행하도록 반도체 메모리를 제어할 수 있다. 데이터는 메모리에 의해 관련된 명령의 수신에 대한 알려진 타이밍으로 메모리와 메모리 사이에 제공될 수 있다. 알려진 타이밍은 전형적으로 레이턴시(latency) 정보에 의해 정의된다. 레이턴시 정보는 시스템 클록 신호 CK 및 CKF의 클록 사이클 수에 의해 정의될 수 있다.
새롭게 개발된 메모리들에 의해, 메모리들은 예를 들어, 타이밍 명령 신호들 및 어드레스 신호들에 타이밍을 위해 사용되는 시스템 클록 신호들이 제공될 수 있고, 추가로 메모리에 의해 제공되는 데이터를 판독하는 타이밍 및 메모리에 제공되는 데이터를 기록하는 타이밍을 위해 사용되는 데이터 클록 신호들이 제공될 수 있다. 메모리는 또한 제어기에 제공되는 데이터의 프로비전(provision)을 타이밍하기 위해 클록 신호를 제어기에 제공할 수 있다.
제어기에 의해 제공되고 메모리에 의해 수신되는 다양한 메모리 명령의 타이밍은 클록 신호가 제공되는 시기, 데이터가 제공되는 시기 등을 포함하여 메모리의 성능을 제어하는데 사용될 수 있다. 서로에 관한 다양한 메모리 명령의 타이밍에 대한 제한은 메모리에 의해 덜 바람직한 성능으로 귀결될 수 있다. 이와 같이, 바람직한 메모리 성능을 제공하기 위해 유연한(flexible) 타이밍을 갖는 메모리 명령을 갖는 것이 바람직할 수 있다.
예시적인 장치가 설명된다. 예시적인 장치는 입력 버퍼를 포함하는 데이터 클록 경로를 포함할 수 있다. 입력 버퍼는 인에이블될 때 데이터 클록 신호를 수신하도록 구성될 수 있고, 데이터 클록 경로는 데이터 클록 신호에 기초하여 내부 클록 신호를 제공하도록 구성된다. 예시적인 장치는 데이터 클록 경로로부터 내부 클록 신호를 수신하고, 내부 클록 신호에 기초하여 액세스 데이터 클록 신호를 제공하도록 구성된 입력/출력 회로, 및 액세스 명령 및 액세스 명령과 관련된 타이밍 명령을 수신하도록 구성되고, 상기 타이밍 명령 중 제 1 타이밍 명령을 수신한 것에 응답하여 내부 제 1 타이밍 명령을 제공하고, 상기 타이밍 명령 중 제 2 타이밍 명령을 수신한 것에 응답하여 내부 제 2 타이밍 명령을 제공하도록, 상기 액세스 명령을 수신하는 것에 응답하여 내부 액세스 명령을 제공하도록 추가로 구성된 명령 입력 회로를 더 포함할 수 있다. 예시적인 장치는 명령 입력 회로에 결합되고 내부 액세스 명령을 디코딩하고 대응하는 액세스 동작을 수행하기 위해 내부 액세스 제어 신호를 제공하도록 구성되고, 데이터 클록 경로의 입력 버퍼를 인에이블하고, 액세스 데이터 클록 신호를 제공하도록 입력/출력 회로를 제어하는 내부 타이밍 제어 신호를 제공하고 내부 제 1 및 제 2 타이밍 명령을 디코딩하도록 추가로 구성된 명령 디코더를 더 포함할 수 있다. 일부 예들에서, 각각의 타이밍 명령은 개별 액세스 명령과 관련될 수 있다. 일부 예들에서, 제 1 타이밍 명령 및 제 2 타이밍 명령은 각각 오피코드(opcode)를 포함한다. 일부 예들에서, 오피코드들은 클록 동기화 모드를 위한 제 1 오피코드를 포함하고 액세스 데이터 클록 모드를 위한 제 2 오피코드를 포함한다. 일부 예에서, 액세스 명령은 판독 명령을 포함한다. 일부 예들에서, 제 2 타이밍 명령은 관련된 액세스 명령의 직전으로 제한된다. 일부 예들에서, 제 1 명령 디코더는 관련된 액세스 명령에 후속하는 제 1 타이밍 명령에 응답하여 데이터 클록 경로의 입력 버퍼를 인에이블하기 위해 내부 타이밍 제어 신호를 제공하도록 구성된다. 일부 예들에서, 데이터 클록 경로는 데이터 클록 신호에 따라 다상(multiphase) 클록 신호들을 제공하도록 구성된 클록 분배기 회로를 포함한다. 일부 예들에서, 입력/출력 회로는 다상 클록 신호들에 기초하여 내부 액세스 데이터 클록 신호를 제공하도록 구성된 클록 회로를 포함한다. 일부 예들에서, 예시적인 장치는 시스템 클록 신호를 수신하고 내부 시스템 클록 신호들을 제공하도록 구성된 클록 경로를 더 포함할 수 있다.
다른 예시적인 장치는 명령 버스, 어드레스 버스, 데이터 버스, 클록 버스, 제어기를 포함할 수 있고, 상기 제어기는 상기 명령 버스, 어드레스 버스, 데이터 버스 및 클록 버스를 통해 명령 버스에 액세스 명령 및 타이밍 명령, 어드레스 버스에 어드레스, 및 클록 버스 및 제어기에 연결된 메모리 시스템에 클록 신호를 제공하도록 구성된다. 메모리 시스템은 대응하는 액세스 명령의 타이밍에 기초한 타이밍을 갖는 데이터 버스에 데이터를 제공하고 타이밍 명령의 타이밍에 기초한 타이밍을 갖는 액세스 데이터 클록 신호를 제공하도록 추가로 구성될 수 있다. 개별 액세스 명령과 관련된 타이밍 명령은 시스템의 클록 신호 중 적어도 하나의 클록 사이클에 의해 개별 액세스 명령으로부터 시간적으로 분리될 수 있다. 일부 예들에서, 메모리 시스템은 명령 버스, 어드레스 버스, 데이터 버스 및 클록 버스에 각각 결합된 복수의 메모리를 포함한다. 일부 예들에서, 메모리 시스템의 복수의 메모리는 메모리의 랭크로 구조화된다. 일부 예들에서, 예시적인 장치는 복수의 선택 신호 라인들을 더 포함할 수 있다. 복수의 선택 신호 라인 중 각각의 선택 신호 라인은 메모리 시스템의 복수의 메모리 중 개개의 메모리에 결합될 수 있다. 일부 예들에서, 제어기는 제 1 메모리의 입력 버퍼를 인에이블하기 위해 복수의 메모리들 중 제 1 메모리에 제 1 타이밍 명령을 제공하고, 제 2 메모리의 입력 버퍼를 인에이블하기 위해 복수의 메모리들 중 제 2 메모리에 제 2 타이밍 명령을 제공하고, 제 1 타이밍 명령과 관련된 제 1 액세스 명령을 제 1 메모리에 제공하고, 제 1 및 제 2 메모리에 활성 데이터 클록 신호를 제공하고, 제 2 타이밍 명령과 관련된 제 2 액세스 명령을 제 2 메모리에 제공하도록 추가로 구성된다. 제 2 타이밍 명령 및 제 2 액세스 명령은 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 시간적으로 분리될 수 있다. 일부 예들에서, 제 1 메모리는 활성 데이터 클록 신호에 기초하여 제 1 메모리에서 제 1 액세스 데이터 클록 신호를 생성하고, 제 1 액세스 데이터 클록 신호를 제공하고, 제 1 액세스 명령에 응답하여 제 1 메모리로부터 제 1 데이터를 제공하도록 구성된다. 일부 예들에서, 제 2 메모리는 활성 데이터 클록 신호에 기초하여 제 2 메모리에서 제 2 액세스 데이터 클록 신호를 생성하고, 제 2 액세스 데이터 클록 신호를 제공하고, 제 2 액세스 명령에 응답하여 제 2 메모리로부터 제 2 데이터를 제공하도록 구성된다.
예제 방법이 설명된다. 예시적인 방법은 타이밍 명령을 수신하는 것에 응답하여 데이터 클록 신호를 수신하는 단계, 타이밍 명령과 관련된 액세스 명령을 수신하는 것에 응답하여 액세스 동작을 수행하는 단계, 상기 액세스 명령은 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 관련된 타이밍 명령으로부터 시간적으로 분리되고, 및 데이터 클록 신호에 기초하여 액세스 데이터 클록 신호를 제공하는 단계를 포함한다. 일부 예들에서, 타이밍 명령은 관련된 액세스 명령 전에 수신된다. 일부 예들에서, 타이밍 명령은 관련된 액세스 명령 후에 수신된다. 일부 예들에서, 예시적인 방법은 타이밍 명령에 응답하여 입력 버퍼가 데이터 클록 신호를 수신하는 것을 인에이블하는 단계를 더 포함할 수 있다. 일부 예들에서, 방법은 액세스 명령에 응답하여 판독 데이터를 제공하는 단계를 더 포함할 수 있다. 판독 데이터의 프로비전은 액세스 데이터 클록 신호와 동기화될 수 있다. 일부 예들에서, 액세스 데이터 클록 신호는 판독 데이터를 제공하기 전에 제공된다. 일부 예들에서, 방법은 타이밍 명령에 응답하여 시스템 클록 신호와 데이터 클록 신호 사이에서 클록 동기화 동작을 수행하는 단계를 더 포함할 수 있다.
다른 예시적인 방법은 시스템 클록 신호를 수신하는 단계, 제 1 타이밍 명령을 수신하는 것에 응답하여 제 1 메모리의 입력 버퍼를 인에이블시키는 단계, 제 2 타이밍 명령을 수신하는 것에 응답하여 제 2 메모리의 입력 버퍼를 인에이블시키는 단계, 상기 제 1 메모리에서 상기 제 1 타이밍 명령과 관련된 제 1 액세스 명령을 수신하는 단계; 및 상기 제 1 및 제 2 메모리에서 활성 데이터 클록 신호를 수신하는 단계 및 상기 제 2 메모리에서 상기 제 2 타이밍 명령과 관련된 제 2 액세스 명령을 수신하는 단계를 포함할 수 있다. 제 2 타이밍 명령 및 제 2 액세스 명령은 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 시간적으로 분리될 수 있다. 예시적인 방법은 제 1 메모리에서 제 1 액세스 데이터 클록 신호를 생성하는 단계를 더 포함할 수 있다. 제 1 액세스 데이터 클록 신호는 활성 데이터 클록 신호에 기초할 수 있다. 예시적인 방법은 제 1 액세스 데이터 클록 신호를 제공하는 단계, 제 1 액세스 명령에 응답하여 제 1 메모리로부터 제 1 데이터를 제공하는 단계 및 제 2 메모리에서 제 2 액세스 데이터 클록 신호를 생성하는 단계를 더 포함할 수 있다. 제 2 액세스 데이터 클록 신호는 활성 데이터 클록 신호에 기초한다. 예시적인 방법은 제 2 액세스 데이터 클록 신호를 제공하는 단계 및 제 2 액세스 명령에 응답하여 제 2 메모리로부터 제 2 데이터를 제공하는 단계를 더 포함할 수 있다. 일부 예에서, 제 1 및 제 2 타이밍 명령은 동일한 유형의 명령 타이밍이다. 일부 예에서, 제 1 및 제 2 타이밍 명령은 2 개의 상이한 유형의 타이밍 명령이다. 일부 예들에서, 방법은 제 1 타이밍 명령 및 제 1 액세스 명령을 수신할 때 활성 제 1 선택 신호를 수신하는 단계 및 제 2 타이밍 명령 및 제 2 액세스 명령을 수신할 때 활성 제 2 선택 신호를 수신하는 단계를 더 포함할 수 있다. 일부 예들에서, 제 1 타이밍 명령이 제 1 메모리에서 수신되기 전에 제 2 타이밍 명령이 제 2 메모리에서 수신된다. 일부 예들에서, 제 1 타이밍 명령은 제 1 액세스 명령보다 직전에 우선한다. 일부 예들에서, 방법은 제 2 액세스 명령과 관련된 제 3 타이밍 명령을 수신하는 단계를 더 포함할 수 있다. 제 2 액세스 데이터 클록 신호를 제공하는 타이밍은 제 3 타이밍 명령에 기초한다. 일부 예들에서, 제 3 타이밍 명령은 제 2 액세스 명령 이후에 수신된다. 일부 예들에서, 제 3 타이밍 명령은 적어도 하나의 클록 사이클에 의해 시간적으로 분리된다.
다른 예시적인 방법은 타이밍 명령을 메모리에 제공하는 단계, 타이밍 명령과 연관된 액세스 명령을 메모리에 제공하는 단계, 타이밍 및 액세스 명령을 메모리에 제공하는 것 사이에서 시스템 클록 신호의 적어도 하나의 클록 사이클을 대기하는 단계(waiting); 타이밍 명령의 제공과 관련하여 한 번에 데이터 클록 신호를 제공하는 단계; 상기 데이터 클록 신호에 기초하여 액세스 데이터 클록 신호를 수신하는 단계; 및 액세스 데이터 클록 신호와 동기화된 데이터를 수신하는 단계를 포함한다. 일부 예에서, 타이밍 명령은 액세스 명령 전에 제공된다. 일부 예들에서, 타이밍 명령은 액세스 명령 후에 제공된다. 일부 예들에서, 액세스 명령은 제 1 액세스 명령이고, 타이밍 명령은 제 1 타이밍 명령이며, 예시적인 방법은 제 1 액세스 명령을 제공하기 전에 제 2 메모리에 제 2 타이밍 명령을 제공하는 단계 및 제 2 메모리에 제 2 액세스 명령을 제공하는 단계를 더 포함한다. 제 2 액세스 명령은 제 2 타이밍 명령과 관련될 수 있다. 일부 예에서, 예시적인 방법은 제 2 타이밍 명령과 관련된 제 3 타이밍 명령을 제공하는 단계를 더 포함할 수 있다. 제 1 타이밍 명령 및 제 3 타이밍 명령은 빠른 동기화 모드를 인에이블하고 조기 액세스 데이터 클록 신호 모드를 인에이블하는 오피코드를 포함할 수 있다.
도 1은 본 개시의 일 실시예에 따른 시스템의 블록도이다.
도 2는 본 개시의 일 실시예에 따른 장치의 블록도이다.
도 3은 본 개시의 일 실시예에 따른 클록 경로 및 데이터 클록 경로의 블록도이다.
도 4는 본 개시의 일 실시예에 따른 클록 신호들 사이의 제 1 위상 관계 및 제 2 위상 관계를 도시하는 타이밍도이다.
도 5는 본 개시의 일 실시예에 따른 IO 회로의 일부의 블록도이다.
도 6a-6d는 본 개시의 일 실시예에 따른 액세스 동작 동안 다양한 신호들에 대한 타이밍도이다.
도 7a-7d는 본 개시의 일 실시예에 따른 액세스 동작 동안 다양한 신호에 대한 타이밍도이다.
도 8 및 도 9는 본 개시의 다양한 실시예에 따른 2 랭크의 메모리에 대한 액세스 동작 동안 다양한 신호를 도시하는 타이밍도이다.
도 10a-1 및 10a-2, 10b 및 10c는 본 개시의 다양한 실시예에 따른 2 랭크의 메모리에 대한 액세스 동작 동안 다양한 신호를 도시하는 타이밍도이다.
도 11a-1 및 11a-2 및 11b-1 및 11b-2는 본 개시의 다양한 실시예에 따른 2 랭크의 메모리에 대한 액세스 동작 동안 다양한 신호를 도시하는 타이밍도이다.
본 개시의 예에 대한 충분한 이해를 제공하기 위해 특정 세부 사항이 이하에 설명된다. 그러나, 본 개시의 예가 이들 특정 세부 사항없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 또한, 본 출원에 설명된 본 개시의 특정 예는 본 개시의 범위를 이들 특정 예로 한정하는 것으로 해석되어서는 안 된다. 다른 예에서, 공지된 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 본 개시를 불필요하게 모호하게 하는 것을 피하기 위해 상세하게 도시되지 않았다. 추가적으로, 용어 예컨대, "결합시키다” 및 "결합된"은 2 개의 컴포넌트가 직접적으로 또는 간접적으로 전기적으로 결합될 수 있음을 의미한다. 간접적으로 결합된 것은 2 개의 컴포넌트가 하나 이상의 중간 컴포넌트를 통해 결합됨을 의미할 수 있다.
도 1은 본 개시의 실시예에 따른 시스템(100)의 블록도이다. 시스템(100)은 제어기(10) 및 메모리 시스템(105)을 포함한다. 메모리 시스템(105)은 메모리(110(0)-110(p))(예를 들어, "디바이스0"내지 "디바이스p")를 포함하고, 여기서 p는 0이 아닌 정수이다. 메모리들(110(0)-110(p))은 각각 명령 버스, 어드레스 버스, 데이터 버스 및 클록 버스에 결합된다. 본 개시의 일부 실시예에서, 메모리(110(0)-110(p))는 메모리의 랭크(rank)로서 구조화된다. 이러한 실시예에서, 메모리는 메모리의 랭크에 의해 액세스될 수 있다. 제어기(10) 및 메모리 시스템(105)은 여러 버스를 통해 통신한다. 예를 들어, 명령 및 어드레스는 명령 버스(115) 및 어드레스 버스(120)상에서 개별적으로 메모리 시스템(105)에 의해 수신되고, 데이터 버스(125)를 통해 제어기(10)와 메모리 시스템(105) 사이에 데이터가 제공된다. 클록 버스(130)를 통해 제어기와 메모리 시스템(105) 사이에 다양한 클록 신호가 제공될 수 있다. 클록 버스(130)는 메모리 시스템(105)에 의해 수신된 시스템 클록 신호들 CK 및 CKF, 메모리 시스템(105)에 의해 수신된 데이터 클록 신호들 WCK 및 WCKF 및 메모리 시스템(105)에 의해 제공된 액세스 데이터 클록 신호 RDQS를 제어기(10)에 제공하기 위한 신호 라인들을 포함할 수 있다. 버스들 각각은 신호가 제공되는 하나 이상의 신호 라인을 포함할 수 있다.
제어기(10)에 의해 메모리 시스템(105)에 제공되는 CK 및 CKF 신호는 명령 및 어드레스의 프로비전 및 수신 타이밍을 위해 사용된다. WCK 및 WCKF 신호 및 RDQS 신호는 데이터의 프로비전(provision) 타이밍에 사용된다. CK 및 CKF 신호들은 상보적(complementary)이고 WCK 및 WCKF 신호는 상보적이다. 클록 신호는 제 1 클록 신호의 상승 에지가 제 2 클록 신호의 하강 에지와 동시에 발생하고, 제 2 클록 신호의 상승 에지가 제 1 클록 신호의 하강 에지와 동시에 발생할 때 상보적이다. 제어기(10)에 의해 메모리 시스템(105)에 제공되는 WCK 및 WCKF 신호는 제어기(10)에 의해 또한 메모리 시스템(105)에 제공되는 CK 및 CKF 신호에 동기화될 수 있다. 추가적으로, WCK 및 WCKF 클록 신호는 CK 및 CKF 신호보다 더 높은 클록 주파수를 가질 수 있다. 예를 들어, 본 개시의 일부 실시예에서, WCK 및 WCKF 신호는 CK 및 CKF 신호의 클록 주파수의 4 배인 클록 주파수를 갖는다. WCK 및 WCKF 신호들은 액세스 동작들에 대한 타이밍 성능을 향상시키기 위해 액세스 동작들 (예를 들어, WCK 상시 온 옵션 인에이블) 동안 제어기(10)에 의해 메모리 시스템(105)에 지속적으로 제공될 수 있다. 그러나, WCK 및 WCKF 신호를 지속적으로 제공하면 시스템의 전력 소모가 증가한다. 전력 소모가 문제가 될 수 있는 경우, 제어기(10)는 WCK 및 WCKF 신호를 연속적으로 제공하지 않는다 (예를 들어, WCK 상시 옵션 디스에이블(diabled)).
제어기(10)는 메모리 동작을 수행하기 위해 명령을 메모리 시스템(105)에 제공한다. 메모리 명령의 비 제한적 예는 다양한 동작의 타이밍을 제어하기위한 타이밍 명령, 메모리를 액세스하기 위한 액세스 명령 예컨대, 판독 동작을 수행하기 위한 판독 명령 및 기록 동작을 수행하기 위한 기록 명령, 모드 레지스터 기록 및 판독 동작을 수행하기 위한 모드 레지스터 기록 및 판독 명령 또는 다른 명령들 및 동작들을 포함한다. 제어기(10)에 의해 메모리 시스템(105)에 제공되는 명령 신호는 선택 신호 (예를 들어, 칩 선택 CS 신호 CS0, CS1, CSp))를 더 포함한다. 모든 메모리(110)에 명령들, 어드레스들, 데이터 및 클록 신호가 제공되지만, 개별 선택 신호 라인 상에 제공되는 선택 신호는 메모리(110) 중 어느 것이 명령에 응답할 것인지 그리고 대응하는 동작을 수행할 것인지를 선택하는데 사용된다. 본 개시의 일부 실시예들에서, 각각의 선택 신호는 메모리 시스템(105)의 각각의 메모리(110)에 제공된다. 제어기(10)는 대응하는 메모리(110)를 선택하기 위해 활성 선택 신호를 제공한다. 각각의 선택 신호가 활성인 동안, 대응하는 메모리(100)는 명령 버스 및 어드레스 버스(115 및 120) 상에 제공된 명령 및 어드레스를 수신하도록 선택된다.
동작시에, 판독 명령 및 관련 어드레스가 제어기(10)에 의해 메모리 시스템(105)에 제공될 때, 선택 신호에 의해 선택된 메모리(110)는 판독 명령 및 관련 어드레스를 수신하고, 대응하는 어드레스에 대응하는 메모리 위치로부터의 판독 데이터를 제어기(10)에 제공하는 판독 동작을 수행한다. 판독 데이터는 판독 명령의 수신에 대한 타이밍에 따라 선택된 메모리(110)에 의해 제어기(10)에 제공된다. 예를 들어, 타이밍은 판독 데이터가 선택된 메모리(110)에 의해 제어기(10)에 제공되는 판독 명령 후 CK 및 CKF 신호의 클록 사이클 수 (tCK로 참조되는 CK 및 CKF 신호의 클록 사이클)를 나타내는 판독 레이턴시 (RL : read latency) 값에 기초할 수 있다. RL 값은 메모리(110)에 제어기(10)에 의해 프로그래밍된다. 예를 들어, RL 값은 메모리(110)의 각각의 모드 레지스터에 프로그래밍될 수 있다. 알려진 바와 같이, 각각의 메모리(110)에 포함된 모드 레지스터는 다양한 동작 모드를 설정하기 위한 정보 및/또는 메모리의 동작을 위한 선택 특징으로 프로그래밍될 수 있다. 설정 중 하나가 RL 값에 대한 것일 수 있다.
판독된 데이터를 제어기(10)에 제공하는 선택된 메모리(110)의 준비에서, 제어기는 활성 WCK 및 WCKF 신호를 메모리 시스템(105)에 제공한다. WCK 및 WCKF 신호는 액세스 데이터 클록 신호 RDQS를 생성하기 위해 선택된 메모리(110)에 의해 사용될 수 있다. 클록 신호는 클록 신호가 주기적으로 낮은 클록 레벨과 높은 클록 레벨 사이에서 전환될 때 활성화된다. 반대로, 클록 신호가 일정한 클록 레벨을 유지하고 주기적으로 전환되지 않으면 클록 신호가 비활성화된다. RDQS 신호는 제어기(10)에 판독 데이터의 프로비전을 타이밍하기 위해 제어기(10)에 판독 동작을 수행하는 메모리(110)에 의해 제공된다.
제어기(10)는 판독 데이터를 수신하기 위해 RDQS 신호를 사용할 수 있다. 본 개시의 일부 실시예들에서, 제어기(10)는 판독 데이터를 수신하기 위해 RDQS 신호를 사용하기 위한 2 가지 모드를 갖는다. 제 1 모드에서, 제어기(10)는 RDQS 신호를 사용하여 선택된 메모리(110)로부터의 판독 데이터를 캡처하기 위한 회로부의 타이밍을 제어할 수 있다. 제 2 모드에서, 제어기(10)는 RDQS 신호로부터 클록 타이밍을 복구하고, 복구된 타이밍에 기초하여 내부 타이밍 신호를 생성할 수 있다. 내부 타이밍 신호는 선택된 메모리(110)로부터의 판독 데이터를 캡처하기 위한 회로부의 타이밍을 제어하기 위해 제어기(10)에 의해 사용될 수 있다.
제어기(10)는 RDQS 신호가 어느 모드에서 제어기(10)에 의해 사용될지를 나타내는 정보를 메모리 시스템(105)에 (예를 들어, 명령으로) 제공한다. 메모리 시스템(105)은 제어기(10)에 의해 표시된 모드에 따라 상이한 타이밍으로 RDQS 신호를 제어기(10)에 제공한다. 예를 들어, 이하에서 더 상세히 설명되는 바와 같이, RDQS 신호는 제 1 모드에 대한 제 1 타이밍이 제어기(10)에 제공될 수 있고, 제 2 모드에 대한 제 2 타이밍이 제어기(10)에 제공될 수 있으며, 여기서 제 2 타이밍은 제 1 모드와 비교하여 상대적으로 빠르다 (예를 들어, 더 빠름). RDQS 신호를 제어기(10)에 제공하는 메모리 시스템(105)의 이전 타이밍은 판독 레이턴시 값 RL에 의해 설정된 데이터 타이밍을 충족시키기 위해 데이터가 메모리 시스템(105)에 의해 제공되기 전에 제어기(10)가 RDQS 신호로부터 클록 타이밍을 복구하는데 더 많은 시간을 허용할 수 있다.
동작시, 제어기(10)에 의해 기록 명령 및 관련 어드레스가 메모리 시스템(105)에 제공될 때, 선택 신호에 의해 선택된 메모리(110)는 기록 명령 및 관련 어드레스를 수신하고, 대응하는 어드레스에 대응하는 메모리 위치에 제어기(10)로부터 데이터를 기록하기 위한 기록 동작을 수행한다. 기록 데이터는 기록 명령의 수신에 대한 타이밍에 따라 제어기(10)에 의해 선택된 메모리(110)에 제공된다. 예를 들어, 타이밍은 기록 데이터가 제어기(10)에 의해 선택된 메모리(110)에 제공될 때 기록 명령 후 CK 및 CKF 신호의 클록 사이클 수를 나타내는 기록 레이턴시 (WL) 값에 기초할 수 있다. WL 값은 메모리(110)에 제어기(10)에 의해 프로그래밍된다. 예를 들어, WL 값은 메모리(110)의 각각의 모드 레지스터에 프로그래밍될 수 있다.
제어기(10)로부터 기록 데이터를 수신하는 선택된 메모리(110)의 준비에서, 제어기는 활성 WCK 및 WCKF 신호를 메모리 시스템(105)에 제공한다. WCK 및 WCKF 신호는 기록 데이터를 수신하기 위한 회로의 동작타이밍을 위한 내부 클록 신호를 생성하기 위해 선택된 메모리(110)에 의해 사용될 수 있다. 데이터는 제어기(10)에 의해 제공되고 선택된 메모리(110)는 메모리 어드레스에 대응하는 메모리에 기록되는 기록 데이터를 수신한다.
도 2는 본 개시의 실시예에 따른 장치의 블록도이다. 장치는 반도체 디바이스(200) 일 수 있으며, 이와 같이 지칭될 것이다. 일부 실시예들에서, 반도체 장치(200)는 예를 들어, 단일 반도체 칩에 통합된 LPDDR(low power DDR) 메모리와 같은 DRAM 디바이스를 제한없이 포함할 수 있다. 반도체 디바이스(200)는 본 개시의 일부 실시예에서 도 2의 메모리 시스템(205)에 포함될 수 있다. 예를 들어, 메모리들(210) 각각은 반도체 디바이스(200)를 포함할 수 있다. 반도체 디바이스(200)는 메모리 다이를 포함한다. 다이는 외부 기판, 예를 들어, 메모리 모듈 기판, 마더 보드 등에 장착될 수 있다. 반도체 디바이스(200)는 메모리 어레이(250)를 더 포함할 수 있다. 메모리 어레이(250)는 복수의 뱅크(bank)를 포함하고, 각각의 뱅크는 복수의 워드 라인 WL, 복수의 비트 라인 BL 및 복수의 워드 라인 WL과 복수의 비트 라인BL의 인터섹션에 배열된 복수의 메모리 셀 MC을 포함한다. 워드 라인WL의 선택은 행 디코더(row decoder)(240)에 의해 수행되고 비트 라인BL의 선택은 열 디코더(column decoder)(245)에 의해 수행된다. 감지 증폭기 (SAMP)는 대응하는 비트 라인 (BL)에 대해 위치되고 적어도 하나의 각각의 로컬 I/O 라인 쌍 (LIOT/B)에 연결되며, 이는 차례로 스위치로 기능하는 전송 게이트 (TG)를 통해 적어도 개개의 하나의 메인 I/O 라인 쌍 (MIOT/B)에 결합된다.
반도체 디바이스(200)는 명령 신호 COMMAND 및 어드레스 신호 ADDRESS를 각각 수신하기 위해 명령 버스 및 어드레스 버스에 결합된 명령 및 어드레스 단자, 클록 신호 CK 및 CKF를 수신하는 클록 단자, 데이터 클록 신호 WCK 및 WCKF를 수신하는 데이터 클록 단자, 데이터 단자 DQ, RDQS, DBI 및 DMI, 파워 서플라이 단자 VDD, VSS, VDDQ 및 VSSQ 및 ZQ 캘리브레이션 단자 (ZQ)를 포함하는 복수의 외부 단자를 채용할 수 있다.
명령 단자 및 어드레스 단자는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 신호 및 어드레스 단자에 공급되는 뱅크 어드레스 신호는 명령/어드레스 입력 회로(205)를 통해 어드레스 디코더(212)에 전달된다. 어드레스 디코더(212)는 어드레스 신호를 수신하고 디코딩된 행 어드레스 신호를 행 디코더(240)에 공급하고, 디코딩된 열 어드레스 신호를 열 디코더(245)에 공급한다. 어드레스 디코더(212)는 또한 뱅크 어드레스 신호를 수신하고 뱅크 어드레스 신호를 행 디코더(240), 열 디코더(245)에 공급한다.
명령 및 어드레스 단자는 예를 들어, 메모리 제어기로부터 명령 신호 COMMAND가 추가로 제공될 수 있다. 명령 신호 COMMAND는 명령/어드레스 입력 회로(205)를 통해 명령 디코더(215)에 내부 명령 신호 ICMD(internal command signal)로서 제공될 수 있다. 명령 디코더(215)는 내부 명령 신호 ICMD를 디코딩하여 다양한 내부 신호 및 동작을 수행하기 위한 명령, 예를 들어 워드 라인을 선택하는 행 명령 신호 및 비트 명령을 선택하기 위한 열 명령 신호를 생성하는 회로를 포함한다. 다른 예는 클록 신호를 수신하는 신호 입력 버퍼를 인에이블하는 제어 신호와 같은 동작을 수행하기 위한 회로를 인에이블하는 내부 신호를 제공하는 것 일 수 있다. 내부 명령은 동기화 명령 CMDSYNC와 같은 출력 및 입력 활성화 명령을 또한 포함한다.
판독 명령이 발행되고 행 어드레스 및 열 어드레스가 판독 명령과 적시에 공급될 때, 판독 데이터는 이들 행 어드레스 및 열 어드레스에 의해 지정된 메모리 어레이(250) 내의 메모리 셀로부터 판독된다. 판독 명령은 명령 디코더(215)에 의해 수신되고, 이는 판독 데이터가 RDQS 클록 신호에 따라 판독/기록 증폭기(255) 및 입력/출력 회로(260)를 통해 데이터 단자 DQ, RDQS, DBI, 및 DMI로부터 외부로 출력되도록 입력/출력 회로(260)에 내부 명령을 제공한다. 판독 데이터는 반도체 디바이스에서, 예를 들어, 모드 레지스터(도 2에 미도시)에서 프로그래밍될 수 있는 판독 레이턴시 정보 RL에 의해 정의된 시간에 제공된다. 판독 레이턴시 정보 RL는 CK 클록 신호의 클록 사이클로 정의될 수 있다. 예를 들어, 판독 레이턴시 정보 RL는 관련된 판독 데이터가 제공될 때 반도체 디바이스(200)에 의해 판독 명령이 수신된 후 CK 신호의 클록 사이클의 수일 수 있다.
기록 명령이 발행되고, 행 어드레스 및 열 어드레스가 이 어드레스와 적시에 공급되면, 기록 데이터는 WCK 및 WCKF 클록 신호에 따라 데이터 단자 DQ, DBI 및 DMI에 공급된다. 기록 명령은 명령 디코더(215)에 의해 수신되는데, 이는 기록 데이터가 입력/출력 회로(260) 내의 데이터 수신기에 의해 수신되고, 입력/출력 회로(260) 및 판독/기록 증폭기(255)를 통해 메모리 어레이(250)로 공급되도록 입력/출력 회로(260)에 내부 명령을 제공한다. 기록 데이터는 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀에 기록된다. 기록 데이터는 기록 레이턴시 WL 정보에 의해 정의된 시간에 데이터 단자에 제공된다. 기록 레이턴시 WL 정보는 반도체 디바이스(200)에, 예를 들어, 모드 레지스터(도 2에 미도시)에서 프로그래밍될 수 있다. 기록 레이턴시 WL 정보는 CK 클록 신호의 클록 사이클에 의해 정의될 수 있다. 예를 들어, 기록 레이턴시 정보 WL는 관련된 기록 데이터가 제공될 때 기록 명령이 반도체 디바이스(200)에 의해 수신된 후 CK 신호의 클록 사이클의 수 일 수 있다.
반도체 디바이스(200)에 포함된 외부 단자의 설명을 참조하면, 클록 단자 및 데이터 클록 단자는 외부 클록 신호 및 상보적 외부 클록 신호가 공급된다. 외부 클록 신호 CK, CKF, WCK, WCKF는 클록 입력 회로(220)에 공급될 수 있다. 인에이블되면, 클록 입력 회로(220)에 포함된 입력 버퍼는 외부 클록 신호를 수신한다. 예를 들어, 입력 버퍼는 명령 디코더(215)로부터 CKE 신호에 의해 인에이블될 때 CK 및 CKF 신호를 수신하고, 명령 버퍼(215)로부터 WCKIBEN 신호에 의해 인에이블 될 때 입력 버퍼는 WCK 및 WCKF 신호를 수신한다. 클록 입력 회로(220)는 외부 클록 신호를 수신하여 내부 클록 신호 ICK, IWCK, IWCKF를 생성할 수 있다. 내부 클록 신호 ICK 및 IWCK 및 IWCKF는 내부 클록 회로(230)에 공급된다.
내부 클록 회로(230)는 수신된 내부 클록 신호에 기초하여 다양한 위상 및 주파수 제어된 내부 클록 신호를 제공하는 회로를 포함한다. 예를 들어, 내부 클록 회로(230)는 ICK 클록 신호를 수신하고 내부 클록 신호 ICK 및 ICKD를 명령 디코더(215)에 제공하는 클록 경로 (도 2에 미도시)를 포함할 수 있다. 내부 클록 회로(230)는 IWCK 및 IWCKF 클록 신호를 수신하고 내부 클록 신호 IWCK 및 IWCKF에 기초하여 다상 클록 신호 IWCKn를 제공하는 데이터 클록 경로를 더 포함할 수 있다. 이하에서 더 상세히 설명되는 바와 같이, 다상 클록 신호 IWCKn은 서로 상대적인 위상을 가지며 WCK 및 WCKF 클록 신호와의 위상 관계를 갖는다. 다상 클록 신호 IWCKn는 또한 판독 데이터의 출력 타이밍 및 기록 데이터의 입력 타이밍을 제어하기 위해 입력/출력 회로(260)에 제공될 수 있다. 입력/출력 회로(160)는 RDQS 신호를 생성 및 제공하기 위한 클록 회로 및 드라이버 회로를 포함할 수 있다. 데이터 클록 경로는 또한 지연된 다상 클록 신호 IWCKD를 제공할 수 있으며, 이는 더 지연된 다상 클록 신호 IWCKn 중 하나이다.
클록 동기화 회로(275)는 지연된 다중 위상 클록 신호 IWCKD와 동기 명령 CMDSYNC이 제공된다. 클록 동기화 회로(275)는 다상 클록 신호들 IWCKn과 WCK 및 WCKF 클록 신호들 간의 위상 관계를 나타내는 로직 레벨을 갖는 출력 신호 SYNCINFO를 제공한다.
파워 서플라이 단자는 파워 서플라이 전위 VDD 및 VSS가 공급된다. 이들 파워 서플라이 전위 VDD와 VSS는 내부 전압 제너레이터 회로(270)에 공급된다. 내부 전압 제너레이터 회로(270)는 파워 서플라이 전위 VDD 및 VSS에 기초하여 다양한 내부 전위 VPP, VOD, VARY, VPERI 등 및 기준 전위 ZQVREF를 생성한다. 내부 전위 VPP는 주로 행 디코더(240)에 사용되고, 내부 전위 VOD 및 VARY는 주로 메모리 어레이(250)에 포함된 감지 증폭기에 사용되고, 내부 전위 VPERI는 다른 많은 회로 블록에 사용된다. 기준 전위 ZQVREF는 ZQ 캘리브레이션 회로(265)에 사용된다.
파워 서플라이 단자에는 파워 서플라이 전위 VDDQ도 공급된다. 파워 서플라이 전위 VDDQ는 파워 서플라이 전위 VSS와 함께 입력/출력 회로(260)에 공급된다. 파워 서플라이 전위 VDDQ는 본 개시의 실시예에서 파워 서플라이 전위 VDD와 동일한 전위일 수 있다. 파워 서플라이 전위 VDDQ는 본 개시의 다른 실시예에서 파워 서플라이 전위 VDD와는 다른 전위일 수 있다. 그러나, 전용 파워 서플라이 전위 VDDQ는 입력/출력 회로(260)에 의해 생성된 파워 서플라이 노이즈가 다른 회로 블록으로 전파되지 않도록 입력/출력 회로(260)에 사용된다.
캘리브레이션 단자 ZQ는 ZQ 캘리브레이션 회로(265)에 연결된다. ZQ 캘리브레이션 회로(265)는 ZQ 캘리브레이션 명령 ZQ_com에 의해 활성화될 때 RZQ의 임피던스 및 기준 전위 ZQVREF를 참조하여 캘리브레이션 동작을 수행한다. 캘리브레이션 동작에 의해 획득된 임피던스 코드 ZQCODE는 입출력 회로(260)에 공급되어, 입력/출력 회로(260)에 포함되는 출력 버퍼 (미도시)의 임피던스가 특정된다.
도 3은 본 개시의 실시예에 따른 클록 경로(310) 및 데이터 클록 경로(330)의 블록도이다. 클록 경로(310) 및 데이터 클록 경로(330)는 본 개시의 일부 실시예에서 도 3의 반도체 디바이스(300)에 포함될 수 있다. 예를 들어, 데이터 클록 경로(330)는 도 2의 반도체 디바이스(200)의 클록 입력 회로(220) 및 내부 클록 회로(230)에 포함될 수 있다. 클록 경로(310) 및 데이터 클록 경로(330) 중 하나 또는 둘 모두는 본 개시의 범위를 벗어나지 않고 변형될 수 있다.
클록 경로(310)는 상보적인 클록 신호들 CK 및 CKF을 수신하고 내부 클록 신호 ICK를 제공하는 입력 버퍼(312)를 포함할 수 있다. 입력 버퍼(312)는 도 2의 클록 입력 회로(220)에 포함될 수 있다. 내부 클록 신호 ICK는 CK 및 CKF 클록 신호를 기반으로 한다. 리피터 회로(314)는 ICK 클록 신호를 수신하고 ICK' 클록 신호를 지연 회로(316)에 제공한다. 리피터 회로(314)는 입력 버퍼(312)로부터 지연 회로(316)로 클록 라인을 통해 ICK' 클록 신호를 드라이브한다. ICK' 클록 신호는 지연된 ICK 클록 신호 ICKD를 제공하기 위해 지연 회로 (316)에 의해 지연된다. ICK' 및 ICKD 신호는 메모리 동작 (예를 들어, 판독, 기록 등)을 수행하기 위해 내부 명령 신호의 디코딩 및 프로비전을 타이밍하기 위해 명령 경로(미도시)에 의해 사용될 수 있다.
데이터 클록 경로(330)는 입력 버퍼(352)를 포함한다. 활성 인에이블 신호 WCKIBEN에 의해 (예를 들어, 활성 하이 로직 레벨)에 의해 인에이블되면, 입력 버퍼(352)는 상보적인 클록 WCK 및 WCKF를 수신하고 WCK 및 WCKF 클록 신호에 기초하여, 상보적인 내부 클록 신호 IWCK 및 IWCKF을 제공한다. 수신기 회로(352)는 예를 들어, 메모리 명령에 응답하여 명령 디코더에 의해 활성화될 수 있다. 본 개시의 일 실시예에서, IWCK 및 IWCK 클록 신호는 WCK 및 WCKF 클록 신호의 클록 주파수와 동일한 클록 주파수를 가질 수 있고, IWCK 클록 신호는 WCK 클록 신호에 대응하고, IWCKF 클록 신호는 WCKF 클록 신호에 대응한다. 입력 버퍼(352)는 도 2의 클록 입력 회로(220)에 포함될 수 있다.
IWCK 및 IWCKF 클록 신호는 다상 클록 신호 IWCK0, IWCK90, IWCK180, IWCK270 (통상적으로 다상 클록 신호 IWCKn으로 지칭됨)을 제공하도록 구성된 클록 분배기 회로(354)에 제공된다. 다상 클록 신호는 서로에 대한 상대적 위상을 가지며, WCK 및 WCKF 클록 신호(및 IWCK 및 IWCKF 신호)의 클록 주파수보다 작은 클록 주파수를 갖는다. 본 개시의 실시예에서, IWCK0, IWCK90, IWCK180 및 IWCK270 클록 신호는 WCK 및 WCKF 클록 신호의 클록 주파수의 절반인 클록 주파수를 갖는다.
본 개시의 실시예에서, IWCK0, IWCK90, IWCK180 및 IWCK270 클록 신호는 서로 90 도의 상대적 위상을 갖는다. 예를 들어, IWCK90 클록 신호는 IWCK0 클록 신호에 대해 90 도의 위상을 가지며, IWCK180 클록 신호는 IWCK0 클록 신호에 대해 180 도의 위상(및 IWCK90 클록 신호에 대해 90 도의 위상)을 가지며, IWCK270 클록 신호는 IWCK0 클록 신호에 대해 270 도의 위상(및 IWCK180 클록 신호에 대해 90 도의 위상)을 갖는다. 이러한 경우에, 다상 클록 신호들 IWCK0, IWCK90, IWCK180, IWCK270은 "직교(quadrature)" 위상 클록 신호들로 지칭될 수 있다.
다상 클록 신호는 리피터 회로(356)에 제공된다. 리피터 회로(356)는 각각의 다상 클록 신호 IWCKn에 대한 리피터 회로를 포함한다. 리피터 회로(356)는 클록 분배기 회로(354)로부터 클록 분배 회로(358)로 클록 라인을 통해 다상 클록 신호 IWCKn를 드라이브한다. 클록 분배 회로(358)는 다상 클록 신호에 따라 동작하는 다양한 회로부에 다상 클록 신호 IWCKn를 제공한다. 예를 들어, 다상 클록 신호 IWCKn는 데이터를 제공하고 수신하기 위해 클록 입력/출력 회로(도 3에 미도시)에 제공될 수 있다(도 3에서”DQ 블록으로" 참조됨).
전술한 바와 같이, 클록 분배기 회로(354)에 의해 제공되는 IWCK0, IWCK90, IWCK180, IWCK270 신호는 IWCK 및 IWCKF 신호에 기초한다. IWCK0, IWCK90, IWCK180, IWCK270 신호는 IWCK 및 IWCKF 신호와 관련하여 위상 관계를 가질 수 있으며 마찬가지로 WCK 및 WCKF 신호 (IWCK 및 IWCKF 신호의 기반이 되는 신호) 와도 위상 관계를 가질 수 있다. 예를 들어, 클록 분배기 회로(354)에 의해 제공되는 다상 클록 신호 IWCK0, IWCK90, IWCK180, 및 IWCK270는 WCK 및 WCKF 클록 신호에 대한 2 개의 위상 관계 중 하나를 가질 수 있다. 제 1 위상 관계 및 제 2 위상 관계가 도 4에 도시된다.
제 1 위상 관계에서, IWCK0 클록 신호의 상승 에지(420)는 IWCK 클록 신호 (및 도 4에 도시되지 않은 WCK 신호)의 제 1 상승 에지(410) 및 CK 신호의 제 1 상승 에지와 관련되며, IWCK90 클록 신호의 상승 에지(422)는 IWCK 클록 신호의 제 1 하강 에지(412)와 관련되고, IWCK180 클록 신호의 상승 에지(424)는 IWCK 클록 신호의 제 2 상승 에지(414) 및 CK 신호의 제 1 하강 에지와 관련되고 및 IWCK270 클록 신호의 상승 에지(426)는 IWCK 클록 신호의 제 2 하강 에지(416)와 관련된다. 제 1 위상 관계는 "동(in order)" 위상 관계로 지칭될 수 있다.
제 2 위상 관계에서, IWCK0 클록 신호의 하강 에지(430)는 IWCK 클록 신호 (및 WCK 신호)의 제 1 상승 에지(410) 및 CK 신호의 제 1 상승 에지와 관련되며, IWCK90 클록 신호의 하강 에지(432)는 IWCK 클록 신호의 제 1 하강 에지(412)와 관련되고, IWCK180 클록 신호의 하강 에지(434)는 IWCK 클록 신호의 제 2 상승 에지(414) 및 CK 신호의 제 1 하강 에지와 관련되고 및 IWCK270 클록 신호의 하강 에지(436)는 IWCK 클록 신호의 제 2 하강 에지(416)와 관련된다. 제 2 위상 관계는 "역(out of order)" 위상 관계로 지칭될 수 있다.
제 1 및 제 2 위상 관계는 WCK 및 WCKF (및 IWCK 및 IWCKF) 클록 신호의 클록 주파수가 변경될 때에도 유지되어 예를 들어, IWCK 클록 신호의 하강 에지(416) 다음에 도 4에 도시된 바와 같이 클록 주파수가 증가한다.
클록 분배기 회로(254)에 의해 제공되는 다상 클록 신호 IWCKn의 위상 관계는 결정이 이루어질 때까지 알려지지 않을 수 있다. 다상 클록 신호들 IWCKn의 위상 관계는 예를 들어, 다상 클록 신호들 중 적어도 하나를 평가함으로써 결정될 수 있다. 위상 관계는 이하에서 더 상세히 설명되는 WCK-CK 동기화 프로세스 동안에 결정될 수 있다.
반도체 디바이스(100)의 적절한 동작은 위상 관계 중 하나를 갖는 다상 클록 신호에 기초할 수 있기 때문에, 다상 클록 신호 IWCKn와 WCK 및 WCKF 신호에 대한 위상 관계를 결정하는 것이 필요할 수 있다. 예를 들어, 다상 클록 신호들이 "동" 위상 관계를 가질 때 판독 데이터는 반도체 디바이스(100)에 의해 적절하게 제공될 수 있다. 이러한 예에서, 다상 클록 신호들 IWCKn이 "역" 위상 관계를 갖는 것으로 결정될 때, 다상 클록 신호들 중 다양한 것들이 "동" 다상 클록 신호들을 제공하도록 스위칭될 수 있다. 예를 들어, 역 다상 클록 신호의 IWCK180 클록 신호 및 IWCK0 클록 신호가 스위칭될 수 있고 역 다상 클록 신호의 IWCK270 클록 신호 및 IWCK90 클록 신호가 스위칭될 수 있다. 결과적으로, "역" 다상 클록 신호는 "동" 다상 클록 신호로 스위칭된다.
도 5는 본 개시의 일 실시예에 따른 IO 회로의 일부의 블록도이다. RDQS 클록 회로(510) 및 데이터 래치 및 시프트 회로(530)는 다상 클록 신호 IWCK0, IWCK90, IWCK180 및 IWCK270 (총괄적으로 IWCKn 신호)를 수신한다. IWCKn 신호는 직교 클록 신호일 수 있으며, 각각의 클록 신호는 클록 신호 중 다른 하나 (예를 들어, 0도 클록 신호, 90도 클록 신호, 180도 클록 신호 및 270도 클록 신호)에 대해 90도 위상을 갖는다. IWCKn 신호는 데이터 클록 신호 WCK 및 WCKF에 기초할 수 있고, WCK 및 WCKF 신호의 클록 주파수보다 낮은 클록 주파수를 갖는다. 본 개시의 일부 실시예에서, IWCKn 신호는 WCK 및 WCKF 신호의 클록 주파수의 절반을 갖는다. 다상 클록 신호들 IWCKn은 WCK 신호를 수신하는 데이터 클록 경로에 의해 제공될 수 있다. 예를 들어, 본 개시의 일부 실시예에서, IWCKn 신호는 도 3에 도시된 데이터 클록 경로(330)에 의해 제공될 수 있다.
RDQS 클록 회로(510)는 IWCKn 신호에 기초하여 내부 스트로브 신호 IRDQS를 제공한다. IRDQS 신호는 드라이버 회로(520)에 제공된다. 드라이버 회로(520)는 IRDQS 신호에 기초하여 데이터 스트로브 신호 RDQS를 제공한다. RDQS 신호는 디바이스에 의한 데이터의 수신을 타이밍 하기 위해 디바이스(예를 들어, 제어기(10))에 제공될 수 있다. RDQS 신호의 클록 주파수는 IWCKn 신호의 클록 주파수보다 클 수 있다. 본 개시의 일부 실시예에서, RDQS 신호는 IWCKn 신호의 클록 주파수의 2 배인 클록 주파수를 갖는다. IWCKn 신호의 클록 주파수가 WCK 및 WCKF 신호의 클록 주파수의 절반인 경우, RDQS 신호는 WCK 및 WCKF 신호와 동일한 클록 주파수를 가질 수 있다.
IWCKn 신호 외에도, 데이터 래치 및 시프트 회로(530)는 내부 데이터 ID0-IDr를 수신하며, 여기서 r은 0이 아닌 정수이다. ID0-IDr의 데이터는 메모리 어레이로부터 제공될 수 있다. 예를 들어, 본 개시의 일부 실시예들에서, ID 데이터는 메모리 어레이(250)로부터 데이터 래치 및 시프트 회로(530)를 포함하는 입력/출력 회로(260)로 제공된다. 데이터 래치 및 시프트 회로(530)는 IWCKn 신호에 기초하여 내부 데이터 ID0-IDr를 래치 및 시프트하여 데이터 IDQ0-IDQs를 제공하며, 여기서, s는 0이 아닌 정수이다. IDQ0-IDQs데이터는 DQ0-DQs 데이터로서 IDQ0-IDQs 데이터를 드라이브하는 데이터 드라이버 회로(540)에 제공된다. 데이터 드라이버 회로(540)는 (s+1) 데이터 드라이버 회로, 특히 IDQ0-IDQs 데이터 각각에 대한 하나의 데이터 드라이버 회로를 포함할 수 있다.
동작시에, 데이터 래치 및 시프트 회로(530)는 IWCKn 신호에 기초하여 (r+1) 비트 폭 ID0-IDr 데이터를 (s+1) 비트 폭 IDQ0-IDQs 데이터로 시프트한다. 그런 다음, IDQ0-IDQs 데이터는(s+1) 비트 폭의 DQ0-DQs 데이터로서 데이터 드라이버 회로(540)에 의해 제공된다. DQ0-DQs 데이터에는 RDQS 신호에 대응하는 타이밍이 제공될 수 있다. 예를 들어, 각각의 DQ0-DQs 데이터에 대한 하나의 비트는 RDQS 신호의 상승 및 하강 클록 에지에서 제공될 수 있다. 결과적으로, RDQS 신호(s+1)의 각각의 에지에서 병렬로 출력된다. 이러한 방식으로, 예를 들어, 디바이스에 의한 DQ0-DQs 데이터의(s+1) 비트의 수신은 RDQS 신호에 따라 시간이 정해질 수 있다.
이하에서 더 상세히 설명되는 바와 같이, 제어기는 메모리에 액세스 하기 위한(예를 들어, 메모리를 판독 또는 기록) 메모리 시스템 메모리 명령을 제공한다. 메모리에 액세스하기 위해 제공되는 메모리 명령은 타이밍 명령 및 액세스 명령을 포함한다. 전술한 바와 같이, 타이밍 명령은 예를 들어, 대응하는 액세스 명령에 대한 다양한 동작의 타이밍을 제어하는데 사용될 수 있다. 액세스 명령의 예는 판독 명령과 기록 명령을 포함한다. 타이밍 명령의 예는 CAS 명령과 MPC 명령을 포함한다. 타이밍 명령은 액세스 명령에 대한 액세스 동작 동안 다양한 동작 모드를 설정하는 오피코드(opcode)를 포함할 수 있다. 예를 들어, 다양한 오피코드와 관련된 정보 비트가 타이밍 명령에 포함된다. 오피코드는 타이밍 명령의 하나 이상의 비트를 포함할 수 있다. 오피코드는 타이밍 명령의 비트 위치에 의해 식별될 수 있다. 예를 들어, 이하에서 더 상세히 설명되는 바와 같이, 타이밍 명령의 오피코드 OP6은 RDQS 초기 모드와 관련될 수 있고 오피코드 OP7은 WCK-CK 빠른 동기화 모드와 관련될 수 있다. 개별 모드는 "1"을 제공함으로써 인에이블될 수 있고 타이밍 명령에 포함된 관련 비트에 대해 "0"을 제공함으로써 디스에이블될 수 있다.
도 6 내지 도 11은 본 개시의 실시예에 따른 다양한 액세스 동작의 예이다. 실시예는 액세스 명령 (예를 들어, 판독 명령)과 함께 타이밍 명령 (예를 들어, CAS 명령 및 MPC 명령)의 사용을 예시한다. 도 6 내지 도 11의 실시예가 판독 동작과 관련하여 설명되었지만, 타이밍 명령은 본 개시의 범위를 벗어나지 않으면서 기록 동작과 관련하여 사용될 수 있음을 이해할 것이다.
도 6a-6d는 본 개시의 일 실시예에 따른 액세스 동작 동안 다양한 신호에 대한 타이밍도이다. 도 6a-6d는 메모리 시스템 및 제어기를 포함하는 시스템에 대한 판독 동작을 참조하여 설명될 것이다. 본 개시의 일부 실시예에서, 도 1의 시스템(100)은 도 6a 내지도 6d를 참조하여 설명된 동작에 사용될 수 있다. 도 6a 내지 도 6d는 도 1의 시스템(100)을 참조하여 설명될 것이지만, 본 개시의 범위는 특정 시스템(100)으로 한정되지는 않는다. 도 6a 내지 도 6d의 판독 동작에 대한 판독 레이턴시는 12 tCK (예를 들어, CK 신호의 12 클록 사이클)이다.
도 6a를 참조하면, 시간 Ta0에서, 제어기(10)에 의해 제공된 선택 신호 CS0는 CS0 신호 (예를 들어, 메모리 시스템(105)의 "디바이스0")와 관련된 메모리 시스템(105)의 메모리(110)를 선택하기 위해 활성화된다. 결과적으로, 디바이스0는 시간 Ta0에서 CK 신호의 상승 클록 에지에 응답하여 판독 명령 READ을 수신한다. 디바이스0의 명령/어드레스 입력 회로는 READ 명령을 수신하고 이를 명령 디코더에 제공하여 판독 동작을 수행하기 위한 내부 제어 신호를 생성한다. 예를 들어, 명령 디코더는 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위해 준비하는 동안 디바이스0의 WCK/WCKF 입력 버퍼를 인에이블하는 내부 제어 신호를 생성할 수 있다. WCKF 신호는 도면들 6a-6d에 도시되지 않는다. 전술한 바와 같이, WCKF 신호는 WCK 신호에 상보적이다. 간략화를 위해, WCK 및 WCKF 신호는 도 6a 내지 도 6d의 설명에 적용 가능한 경우 총괄하여 WCK 신호로 지칭될 수 있다. WCK 신호는 Ta7과 Ta9 사이에서 정적 상태(static)를 유지한다 (예를 들어, 정적 주기 tWCKPRE정적 상태). 즉, WCK 신호는 시간 Ta7과 Ta9 사이의 시간 동안 알려진 클록 레벨 (예를 들어, 로우 클록 레벨)로 유지된다. 시간 Ta9에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신된다. WCK 신호는 도 6a의 실시예에 도시된 바와 같이 제 1 클록 주파수에 이어서 제 2 더 높은 클록 주파수(시간 Ta10에서)를 가질 수 있다.
디바이스0에 의해 활성 WCK 신호가 수신되는 시간 Ta9와 디바이스0가 활성 액세스 데이터 클록 신호 RDQS를 제공하는 Ta12 사이 (예를 들어, 시간 기간 tWCKPRE토글), 디바이스0은 WCK-CK 동기화를 수행하고 WCK 신호에 기초하여 내부 클록 신호를 생성하기 시작한다. 예를 들어, 내부 클록 회로 (예를 들어, 클록 분배기 회로)는 내부 동작 타이밍에 사용되는 다상 클록 신호를 생성하고 WCK 신호와의 위상 관계를 결정할 수 있다. 내부 클록 신호는 예컨대, RDQS 신호를 생성하기 위해 WCK 신호에 기초한 다상 클록 신호를 사용하는 RDQS 클록 회로에 의해 RDQS 신호를 제공하는데 사용될 수 있다. 시간 Ta12에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다. 또한 시간 Ta12에, 또는 시간 기간 tWCKDQO 내의, 데이터 DQ는 디바이스0로부터 입력/출력 회로에 의해 제공된다. 데이터 DQ는 RDQS 신호와 동기화된 타이밍을 갖도록 제공된다. 예를 들어, 도 6a의 실시예에 도시된 바와 같이, 데이터 버스트(data burst)가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 6a에 도시됨), RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공된다. 도 6a는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시한다. 도 6a에 도시되지 않았지만, 데이터는 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 동시에 제공될 수 있다.
도 6b를 참조하면, 시간 Ta-1에서, 제어기(10)에 의해 제공되는 선택 신호 CS0가 활성화되어 디바이스0을 선택한다. 결과적으로, 디바이스0의 명령/어드레스 입력 회로는 시간 Ta-1에서 CK 신호의 상승 클록 에지에 대한 CAS 명령을 수신하고, 시간 Ta0에서 CK 신호의 상승 클록 에지에 대한 판독 명령 READ를 수신한다. CAS 명령은 앞에서 설명한 타이밍 명령을 나타낸다. CAS 명령은 액세스 명령 (예를 들어, READ 명령) 바로 앞에 선행하고, CAS 명령 및 관련 액세스 명령은 순차 명령 쌍으로 제공된다. CAS 명령은 RDQS 초기 모드를 디스에이블하는 오피코드 OP6=0 과 WCK-CK 빠른 동기화 모드를 디스에이블하는 OP7=0을 포함한다. RDQS 초기 모드 및 WCK-CK 빠른 동기화 모드는 이하에서 더 자세히 설명된다. 명령 디코더는 CAS 및 READ 명령을 디코딩하고 그에 따라 내부 제어 신호를 생성한다. 도 6b의 동작은 도 6a를 참조하여 설명된 동작과 유사하게 진행된다.
READ 명령에 이어, 디바이스0의 WCK/WCKF 입력 버퍼는 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위해 준비에서 인에이블된다. WCK 신호는 Ta7과 Ta9 사이의 정적 기간 tWCKPRE정적 상태 동안 정적 상태를 유지한다. 시간 Ta9에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신되고, 디바이스0는 WCK-CK 동기화를 수행하고, RDQS 신호를 제공하는데 사용되는 WCK 신호에 기초하여 내부 클록 신호를 생성한다. 시간 Ta12에서, 디바이스0은 활성 RDQS 신호를 제어기에 제공하고, 시간 Ta12의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 도 6a에서와 같이, 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 데이터 비트 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0의 입력/출력 회로로부터 데이터 DQ가 제공된다. 도 6b는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 동시에 데이터가 제공될 수 있다.
도 6c를 참조하면, 시간 Ta-1에서, 제어기(10)에 의해 제공되는 선택 신호 CS0가 활성화되어 디바이스0를 선택한다. 결과적으로, 디바이스0는 시간 Ta-1에서 CK 신호의 상승 클록 에지에 대한 CAS 명령을 수신하고 시간 Ta0에서 CK 신호의 상승 클록 에지에 대한 판독 명령 READ를 수신한다. CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=0 과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 명령 디코더는 CAS 및 READ 명령을 디코딩하고 WCK-CK 빠른 동기화 모드를 인에이블하고 판독 동작을 수행하기 위해 내부 제어 신호를 생성한다.
WCK 신호는 WCK-CK 빠른 동기화 모드가 인에이블될 때 도 6a 및 6b에 도시된 타이밍에 비해 더 일찍 제공될 수 있다. WCK-CK 빠른 동기화 모드가 인에이블되면 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위한 준비에서 디바이스0의 WCK /WCKF 입력 버퍼 인에이블이 시간 Ta-1에서 즉, CAS 명령이 디바이스0에 의해 수신되는 시간에 시작된다. 도 6c에 도시된 바와 같이, WCK/WCKF 입력 버퍼의 인에이블은 Ta-1과 Ta2 시간 사이의 시간 기간 WCKENL에 걸쳐 발생한다. 시간 Ta2에서 시작하여, WCK 신호는 시간 Ta2와 Ta4 사이의 정적기간 tWCKPRE정적상태 동안 정적 상태(로우 클록 레벨에서)으로 유지된다. 시간 Ta4에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신되고, 디바이스0는 WCK-CK 동기화를 수행하고, RDQS 신호를 제공하는데 사용될 수 있는 WCK 신호에 기초하여 내부 클록 신호를 생성한다.
WCK-CK 빠른 동기화 모드가 인에이블되지 않은 도 6a 및 6b에 도시된 WCK 타이밍과 비교하여, 디바이스0는 WCK-CK 빠른 동기화 모드가 인에이블될 때 제어기(10)로부터 WCK 신호를 수신할 준비가 되어있다. 예를 들어, 도 6c의 예에 도시된 바와 같이, WCK 신호는 도 6a 및 6b의 예보다 5 tCK 더 일찍 제공된다. 제어기(10)는 디바이스0 가 WCK 신호에 기초하여 내부 신호를 생성하기 시작하도록 WCK 신호를 더 일찍 제공하기 위해 WCK-CK 빠른 동기화 모드를 인에이블할 수 있다.
시간 Ta12에서, 디바이스0은 활성 RDQS 신호를 제어기에 제공하고, 시간 Ta12의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 비트의 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0로부터 데이터 DQ가 제공된다. 도 6c는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
도 6d를 참조하면, 시간 Ta-1에서, 제어기(10)에 의해 제공되는 선택 신호 CS0가 활성화되어 디바이스0을 선택한다. 결과적으로, 디바이스0는 시간 Ta-1에서 CK 신호의 상승 클록 에지에 대한 CAS 명령을 수신하고 시간 Ta0에서 CK 신호의 상승 클록 에지에 대한 판독 명령 READ를 수신한다. CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 명령 디코더는 CAS 및 READ 명령을 디코딩하고 WCK-CK 빠른 동기화 모드를 인에이블하고 판독 동작을 위해 RDQS 초기 모드를 인에이블하기 위해 내부 제어 신호를 생성한다.
RDQS 신호는 RDQS 초기 모드가 인에이블될 때 도 6a 내지 도 6c에 도시된 타이밍에 비해 디바이스0에 의해 더 일찍 제공될 수 있다. 또한, WCK-CK 빠른 동기화 모드가 인에이블되면, WCK 신호는 도 6a 및 6b에 도시된 타이밍에 비해 더 빨리 제공될 수 있다. WCK-CK 빠른 동기화 모드가 인에이블되면 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위한 준비에서 디바이스0의 WCK /WCKF 입력 버퍼 인에이블이 CAS 명령이 디바이스0에 의해 수신되는 시간인 시간 Ta-1에서 시작된다. 도 6d에 도시된 바와 같이, WCK/WCKF 입력 버퍼의 인에이블은 Ta-1과 Ta2 시간 사이의 시간 기간 WCKENL에 걸쳐 발생한다. 시간 Ta2에서 시작하여, WCK 신호는 Ta2와 Ta4 사이의 정적 기간 tWCKPRE정적 상태 동안 정적 상태를 유지한다. 시간 Ta4에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신되고, 시간 tWCKPRE토글 동안 디바이스0는 WCK-CK 동기화를 수행하고, RDQS 신호를 제공하는데 사용되는 WCK 신호에 기초하여 내부 클록 신호를 생성한다.
시간 Ta6에서, 또는 시간 Ta6의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기에 제공한다. RDQS 초기 모드가 인에이블되지 않은 도 6a-6c에 도시된 RDQS 신호 타이밍과 비교하여, RDQS 신호는 RDQS 초기 모드가 인에이블될 때 더 일찍 제공된다. 예를 들어, 도 6d의 예에 도시된 바와 같이, RDQS 신호는 도 6a-6c의 예보다 5 내지 6 tCK 더 일찍 제공된다. 제어기(10)는 디바이스0으로부터 RDQS 신호를 수신하고 RDQS 신호로부터 타이밍을 복구하고 복구된 타이밍에 기초하여 내부 타이밍 신호를 생성하기 위해 RDQS 초기 모드를 인에이블할 수 있다. 제어기(10)에 의해 생성된 내부 타이밍 신호는 디바이스0으로부터 데이터 DQ의 수신 시간을 지정하는데 사용될 수 있다.
시간 Ta12에서, 디바이스0은 시간 Ta12의 시간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 비트의 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0로부터 데이터 DQ가 제공된다. 도 6d는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 동시에 데이터가 또한 제공될 수 있다.
도 6a-6d에서, 시간 기간 WCKENL은 WCK 신호의 3 클록 사이클(3 tCK)로 도시되고, 시간 기간 tWCKPRE정적 상태는 2 tCK로 도시되며, 시간 기간 tWCKPRE토글은 3 tCK로 도시된다. 시간 기간 WCKENL, tWCKPRE정적상태 및 tWCKPRE토글 각각은 본 개시의 다른 실시예들에서 동일하거나 상이할 수 있다.
도 7a-7d는 본 개시의 일 실시예에 따른 액세스 동작 동안 다양한 신호에 대한 타이밍도이다. 도 7a 내지 도 7d는 메모리 시스템 및 제어기를 포함하는 시스템에 대한 판독 동작을 참조하여 설명될 것이다. 본 개시의 일부 실시예에서, 도 1의 시스템(100)은 도 7a 내지 도 7d를 참조하여 설명된 동작에 사용될 수 있다. 도 7a 내지 도 7d는 도 1의 시스템(100)을 참조하여 설명될 것이지만, 본 개시의 범위는 특정 시스템(100)으로 한정되지는 않는다. 도 7a 내지 도 7d의 판독 동작에 대한 판독 레이턴시는 9 tCK (예를 들어, CK 신호의 9 클록 사이클)이다.
도 7a를 참조하면, 시간 Ta0에서, 제어기(10)에 의해 제공되는 선택 신호 CS0는 CS0 신호와 관련된 메모리 시스템(105)의 메모리 (예를 들어, 메모리 시스템(105)의 "디바이스0")를 선택하도록 활성화된다. 결과적으로, 디바이스0은 시간 Ta0에서 CK 신호의 상승 클록 에지에 응답하여 판독 명령 READ를 수신한다. 디바이스0의 명령/어드레스 입력 회로는 READ 명령을 수신하고 이를 명령 디코더에 제공하여 판독 동작을 수행하기 위한 내부 제어 신호를 생성한다. 예를 들어, 명령 디코더는 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위한 준비에서 디바이스0의 WCK/WCKF 입력 버퍼를 인에이블하는 내부 제어 신호를 생성할 수 있다. WCKF 신호는 도 7a-7d에 도시하지 않는다. 전술한 바와 같이, WCKF 신호는 WCK 신호에 상보적이다. 간략화를 위해, WCK 및 WCKF 신호는 도 7a 내지 도 7d의 설명에 적용 가능한 경우 총괄하여 WCK 신호로 지칭될 수 있다. WCK 신호는 Ta4과 Ta6 사이에서 정적 상태를 유지한다 (예를 들어, 정적 기간 tWCKPRE정적 상태). 즉, WCK 신호는 시간 Ta4과 Ta6 사이의 시간 동안 알려진 클록 레벨 (예를 들어, 로우 클록 레벨)로 유지된다. 시간 Ta6에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신된다. WCK 신호는 도 7a의 실시예에 도시된 바와 같이 제 1 클록 주파수에 이어서 제 2 더 높은 클록 주파수(시간 Ta7에서)를 가질 수 있다.
디바이스0에 의해 활성 WCK 신호가 수신되는 시간 Ta6과 디바이스0가 활성 액세스 데이터 클록 신호 RDQS를 제공하는 Ta9 사이 (예를 들어, 시간 기간 tWCKPRE토글), 디바이스0은 WCK-CK 동기화를 수행하고 WCK 신호에 기초하여 내부 클록 신호를 생성하기 시작한다. 예를 들어, 내부 클록 회로 (예를 들어, 클록 분배기 회로)는 내부 동작 타이밍에 사용되는 다상 클록 신호를 생성하고 WCK 신호와의 위상 관계를 결정할 수 있다. 내부 클록 신호는 예컨대, RDQS 신호를 생성하기 위해 WCK 신호에 기초한 다상 클록 신호를 사용하는 RDQS 클록 회로에 의해 RDQS 신호를 제공하는데 사용될 수 있다. 시간 Ta9에서, 디바이스0는 활성 RDQS 신호를 제어기(10)에 제공한다. 또한 시간 Ta9에, 또는 시간 기간tWCKDQO 내에서, 데이터 DQ가 입력/출력 회로에 의해 디바이스0로부터 제공된다. 데이터 DQ는 RDQS 신호와 동기화된 타이밍을 갖도록 제공된다. 예를 들어, 도 7a의 실시예에 도시된 바와 같이, 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 7a에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 데이터 비트 DQ가 제공된다. 도 7a는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시한다. 도 7a에 도시되지 않았지만, 데이터는 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 동시에 제공될 수 있다.
도 7b를 참조하면, 시간 Ta-3에서, 제어기(10)에 의해 제공되는 선택 신호 CS0가 활성화되어 디바이스0을 선택한다. 결과적으로, 디바이스0의 명령/어드레스 입력 회로는 시간 Ta-3에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. MPC 명령은 전술한 타이밍 명령을 나타낸다. MPC 명령은 RDQS 초기 모드를 디스에이블하는 오피코드 OP6=0 과 WCK-CK 빠른 동기화 모드를 디스에이블하는 OP7=0을 포함한다. 명령 디코더는 MPC 명령을 디코딩하고 그에 따라 내부 제어 신호를 생성한다. 선택 신호 CS0는 시간 Ta0에서 다시 활성화되어 디바이스0를 선택한다. 시간 Ta0에서 제공된 판독 명령 READ는 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 디바이스0의 명령/어드레스 입력 회로에 의해 수신된다. RDQS 초기 모드 및 WCK-CK 빠른 동기화 모드가 디스에이블된 상태에서, 도 7b의 동작은 도 7a를 참조하여 설명된 동작과 유사하게 진행된다.
도 7b에 도시된 바와 같이, CAS 명령과 달리, MPC 명령은 READ 명령 바로 앞에 제한되지 않는다. 도 7b의 MPC 명령은 READ 명령보다 3 tCK 전에 디바이스0에 제공된다. 이하에서 더 상세히 설명되는 바와 같이, READ 명령 바로 앞에서 부터 MPC 명령을 디커플링하는 것은 RDQS 신호로부터 타이밍을 복구하고 또한 더 느린 CK 클록 주파수에 대한 판독 레이턴시 타이밍을 충족시키는데 충분한 RDQS 신호의 클록 사이클을 제어기(10)에 제공하는 RDQS 신호 타이밍을 허용한다.
READ 명령 다음에, 디바이스0의 WCK/WCKF 입력 버퍼는 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위해 준비되도록 인에이블된다. WCK 신호는 Ta4와 Ta6 사이의 정적 기간 tWCKPRE정적상태 동안 정적 상태를 유지한다. 시간 Ta6에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신되고, 디바이스0는 WCK-CK 동기화를 수행하고, RDQS 신호를 제공하는데 사용되는 WCK 신호에 기초하여 내부 클록 신호를 생성한다. 시간 Ta9에서, 디바이스0은 활성 RDQS 신호를 제어기에 제공하고, 시간 Ta9의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 도 7a에서와 같이, 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 비트의 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0로부터 데이터 DQ가 제공된다. 도 7b는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 동시에 데이터가 제공될 수 있다.
도 7c를 참조하면, 시간 Ta-3에서, 제어기(10)에 의해 제공되는 선택 신호 CS0가 활성화되어 디바이스0을 선택한다. 결과적으로, 디바이스0은 시간 Ta-3에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. MPC 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=0 과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 명령 디코더는 MPC 명령을 디코딩하고 WCK-CK 빠른 동기화 모드를 인에이블하기 위해 내부 제어 신호를 생성한다. WCK 신호는 WCK-CK 빠른 동기화 모드가 인에이블될 때 도 7a 및 7b에 도시된 타이밍에 비해 더 일찍 제공될 수 있다. 선택 신호 CS0는 시간 Ta0에서 다시 활성화되어 디바이스0를 선택한다. 시간 Ta0에서 제공된 판독 명령 READ은 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 디바이스0에 의해 수신된다.
WCK-CK 빠른 동기화 모드가 인에이블되면, 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위한 준비에서 디바이스0의 명령 디코더에 의해 WCK /WCKF 입력 버퍼 인에이블이 시간 Ta-3에서 즉, MPC 명령이 디바이스0에 의해 수신되는 시간에 시작된다. 도 7c에 도시된 바와 같이, WCK/WCKF 입력 버퍼의 인에이블은 Ta-3과 Ta-1 시간 사이의 시간 기간 WCKENL에 걸쳐 발생한다. 시간 Ta-1에서 시작하여, WCK 신호는 시간 Ta-1와 Ta1 사이의 정적기간 tWCKPRE정적상태 동안 정적 상태(로우 클록 레벨에서)으로 유지된다. 시간 Ta1에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신되고, 디바이스0는 WCK-CK 동기화를 수행하고, RDQS 신호를 제공하는데 사용될 수 있는 WCK 신호에 기초하여 내부 클록 신호를 생성한다.
WCK-CK 빠른 동기화 모드가 인에이블되지 않은 도 7a 및 7b에 도시된 WCK 타이밍과 비교하여, 디바이스0는 WCK-CK 빠른 동기화 모드가 인에이블될 때 제어기(10)로부터 WCK 신호를 수신할 준비가 되어있다. 예를 들어, 도 7c의 예에 도시된 바와 같이, WCK 신호는 도 7a 및 7b의 예보다 5 tCK 더 일찍 제공된다.
시간 Ta9에서, 디바이스0은 활성 RDQS 신호를 제어기에 제공하고, 시간 Ta9의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 비트의 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0로부터 데이터 DQ가 제공된다. 도 7c는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
도 7d를 참조하면, 시간 Ta-3에서, 제어기(10)에 의해 제공되는 선택 신호 CS0가 활성화되어 디바이스0을 선택한다. 결과적으로, 디바이스0은 시간 Ta-3에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. MPC 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 명령 디코더는 MPC 명령을 디코딩하고 WCK-CK 빠른 동기화 모드를 인에이블하고 액세스 동작을 위해 RDQS 초기 모드를 인에이블하기 위해 내부 제어 신호를 생성한다.
RDQS 신호는 RDQS 초기 모드가 인에이블될 때 도 7a 내지 도 7c에 도시된 타이밍에 비해 디바이스0에 의해 더 일찍 제공될 수 있다. 또한, WCK-CK 빠른 동기화 모드가 인에이블되면, WCK 신호는 도 7a 및 7b에 도시된 타이밍에 비해 더 빨리 제공될 수 있다. 선택 신호 CS0는 시간 Ta0에서 다시 활성화되어 디바이스0를 선택한다. 시간 Ta0에서 제공된 판독 명령 READ은 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 디바이스0에 의해 수신된다.
WCK-CK 빠른 동기화 모드가 인에이블되면 제어기(10)로부터 WCK 및 WCKF 신호를 수신하기 위한 준비에서 디바이스0의 WCK /WCKF 입력 버퍼 인에이블이 CAS 명령이 디바이스0에 의해 수신되는 시간인 시간 Ta-3에서 시작된다. 도 7d에 도시된 바와 같이, WCK/WCKF 입력 버퍼의 인에이블은 Ta-3과 Ta-1 시간 사이의 시간 기간 WCKENL에 걸쳐 발생한다. 시간 Ta-1에서 시작하여, WCK 신호는 Ta-1와 Ta1 사이의 정적 기간 tWCKPRE정적 상태 동안 정적 상태를 유지한다.
시간 Ta1에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신되고, 시간 tWCKPRE토글 동안 디바이스0는 WCK-CK 동기화를 수행하고, RDQS 신호를 제공하는데 사용되는 WCK 신호에 기초하여 내부 클록 신호를 생성한다. 시간 Ta3에서 또는 시간 Ta3의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다. RDQS 초기 모드가 인에이블되지 않은 도 7a-7c에 도시된 RDQS 신호 타이밍과 비교하여, RDQS 신호는 RDQS 초기 모드가 인에이블될 때 더 일찍 제공된다. 예를 들어, 도 7d의 예에 도시된 바와 같이, RDQS 신호는 도 7a-7c의 예보다 5 내지 6 tCK 더 일찍 제공된다. 제어기(10)는 디바이스0으로부터 RDQS 신호를 수신하고 RDQS 신호로부터 타이밍을 복구하고 복구된 타이밍에 기초하여 내부 타이밍 신호를 생성하기 위해 RDQS 초기 모드를 인에이블할 수 있다. 제어기(10)에 의해 생성된 내부 타이밍 신호는 디바이스0으로부터 데이터 DQ의 수신 시간을 지정하는데 사용될 수 있다.
시간 Ta9에서, 디바이스0은 시간 Ta9의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 7d에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0 으로부터 데이터 DQ가 제공된다. 도 7d는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
도 7d의 예의 타이밍 및 WCKENL, tWCKPRE정적 상태 및 tWCKPRE토글 시간 기간을 적용하는 경우, 판독 동작을 위해 MPC 명령 대신 CAS 명령을 사용하면 시간 Ta6에서 디바이스0에 의해 제공된 RDQS 신호가 발생한다(MPC 명령을 이용한 시간 Ta4 대신에). 이러한 예에서, CAS 명령은 시간 Ta-1에서, 즉 시간 Ta0에서 READ 명령 바로 앞에 디바이스0에 의해 수신될 것이다. 시간 기간 WCKENL, tWCKPRE정적상태 및 tWCKPRE토글의 합이 7 tCK 인 경우, 가장 빨리 제공되는 RDQS 신호는 시간 Ta6에 있다 (예를 들어, 시간 Ta-1 더하기 7 tCK는 Ta6과 동일하다).
일부 시스템에서, 제어기(10)는 RDQS 신호로부터 타이밍을 복구하고 복구된 타이밍에 기초하여 내부 타이밍 신호를 생성하기 위해 최소 수의 RDQS 클록 사이클을 요구할 수 있다. 도 7d의 예의 타이밍을 가정하여 판독 동작을 위해 CAS 명령을 사용함으로써 발생하는 시간 Ta6에 RDQS 신호를 제공하는 것은 판독 레이턴시 RL을 충족시키기 위해 디바이스0가 데이터 DQ를 제공하기 시작하는 시간인 시간 (Ta9 + tWCKDQO) 이전의 RDQS 신호의 16 클록 사이클을 제공한다. 그에 반해서, 도 7d에 도시된 바와 같이, MPC 명령은 시간 (Ta9 + tWCKDQO)에서 데이터 DQ가 디바이스0에 의해 제공되기 전에 RDQS 신호의 24 클록 사이클을 제공하는 시간 Ta4에 디바이스0가 RDQS 신호를 제공하는 것으로 귀결된다. 데이터 DQ를 제공하기 전에 RDQS 신호의 추가 클록 사이클은 일부 클록 주파수에 대해 그리고 데이터 클록 복구를 위해 최소 수의 RDQS 클록 사이클을 갖는 제어기를 사용할 때 유리할 수 있다.
도 7a-7d에서, 시간 기간 WCKENL은 WCK 신호의 2 클록 사이클(2 tCK)로 도시되고, 시간 기간 tWCKPRE정적 상태은 2 tCK로 도시되며, 시간 기간 tWCKPRE토글은 3 tCK로 도시된다. 시간 기간 WCKENL, tWCKPRE정적상태 및 tWCKPRE토글 각각은 본 개시의 다른 실시예들에서 동일하거나 상이할 수 있다.
도 8 및 도 9는 본 개시의 다양한 실시예에 따른 2 랭크의 메모리에 대한 액세스 동작 동안 다양한 신호를 도시하는 타이밍도이다. 각각의 랭크는 개별 디바이스로 표현되며, 특히 랭크0은 활성 선택 신호 CS0에 의해 선택된 디바이스0에 대응하고, 랭크1은 활성 선택 신호 CS1에 의해 선택된 디바이스1에 대응한다. 본 개시의 다른 실시예들에서, 2개의 랭크보다 클 수 있다. 추가적으로, 본 개시의 일부 실시예에서 랭크는 복수의 디바이스를 포함할 수 있다.
도 8 및 9는 제어기 및 메모리 시스템을 포함하는 시스템에 대한 판독 동작을 참조하여 설명될 것이다. 본 개시의 일부 실시예에서, 도 1의 시스템(100)은 도 8 및 도 9를 참조하여 설명된 동작에 사용될 수 있다. 도 8 및 9는 도 1의 시스템(100)을 참조하여 설명될 것이지만, 본 개시의 범위는 특정 시스템(100)으로 한정되지는 않는다. 도 8 및 도 9의 판독 동작에 대한 판독 레이턴시는 17 tCK (예를 들어, CK 신호의 17 클록 사이클)이다. 도 8의 타이밍도는 WCK 상시 온 옵션이 인에이블된 것으로 가정한다 (예를 들어, 메모리(110)에 대한 대응하는 모드 레지스터 설정에 대해 WCKaon = 1). WCK 상시 온 옵션이 인에이블된 상태에서, 제어기(10)는 이하에서 보다 상세히 설명되는 디바이스0 및 디바이스1이 모두 WCK 신호를 수신할 준비가 된 후에 지속적으로 활성인 WCK 신호를 제공한다.
도 8을 참조하면, 시간 Ta-2에서, 제어기(10)에 의해 제공되는 선택 신호 CS0 가 활성화되어 디바이스0(랭크 0)을 선택한다. 결과적으로, 디바이스0의 명령/어드레스 입력 회로는 시간 Ta-2에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. 시간 Ta-1에서, 제어기(10)에 의해 제공되는 선택 신호 CS1는 디바이스1(랭크 1)을 선택하기 위해 활성화된다. 결과적으로, 디바이스1의 명령/어드레스 입력 회로는 시간 Ta-1에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. 시간 Ta-2 및 Ta-1에서 MPC 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=0 과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 전술한 바와 같이, WCK 신호는 WCK 빠른 동기화 모드가 인에이블되지 않은 경우에 비해 WCK-CK 빠른 동기화 모드가 인에이블될 때 더 일찍 제공될 수 있다.
WCK-CK 빠른 동기화 모드가 인에이블된 상태에서, 제어기(10) 으로부터 WCK 및 WCKF 신호를 수신위한 준비에서 MPC 명령을 수신함으로써 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼가 인에이블된다. WCKF 신호는 도 8 및 9에 도시되지 않았다. 앞에서 설명된 것 처럼, WCKF 신호는 WCK 신호에 상보적이다. 간략화를 위해, WCK 및 WCKF 신호는 도 8 및 도 9의 설명에 적용 가능한 경우 총괄하여 WCK 신호로 지칭될 수 있다.
디바이스0의 WCK/WCKF 버퍼는 시간 Ta-2에서 시작하여 인에이블되고, 디바이스1의 WCK/WCKF 버퍼는 시간 Ta-1에서 시작하여 인에이블된다. 도 8은 디바이스1에 대한 타이밍을 도시하지만 도면을 단순화하기 위해 디바이스0에 대해서는 도시하지 않는다. 디바이스0의 WCK/WCKF 버퍼를 인에이블하는 타이밍은 디바이스1의 WCK/WCKF 버퍼를 인에이블하는 것과 동일하지만 디바이스1보다 1 tCK 일찍 시작하고 끝나는 것으로 이해될 것이다. 도 8에 도시된 바와 같이, 디바이스1에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-1과 Ta3 사이의 시간 기간 WCKENL에 걸쳐 발생하고 (시간 Ta3 주위에서 활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 8에 도시된 바와 같이) 및 디바이스0에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-2와 Ta2 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta2 주위에서 활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 8에 도시된 바와 같이).
제어기(10)는 가장 최근에 인에이블된 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공하는데, 이는 도 8의 예에서 디바이스1의 WCK/WCKF 입력 버퍼이다. 특히, 시간 Ta3에서 시작하여, WCK 신호는 시간 Ta3과 Ta6 사이의 정적 기간 tWCKPRE정적상태 동안 정적(로우 클록 레벨에서)으로 유지된다. 시간 Ta6에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0 및 디바이스1에 의해 수신된다. 디바이스0과 디바이스1은 모두 WCK-CK 동기화를 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다.
시간 Ta0을 다시 참조하면, CK 신호의 상승 클록 에지에 대해 시간 Ta0에 제공된 판독 명령 READ가 디바이스0에 의해 수신되도록 선택 신호 CS0는 디바이스0를 선택하도록 활성화된다. 17 tCK의 판독 레이턴시로, 시간 Ta0에서 READ 명령에 대한 데이터는 시간 Ta17 이후에 디바이스0에 의해 제공될 것이다. 시간 Ta4에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스1에 의해 수신되도록 선택 신호 CS1는 시간 Ta4에서 활성화되어 디바이스1를 선택한다. 17 tCK의 판독 레이턴시로, 시간 Ta4에서 READ 명령에 대한 데이터는 시간 Ta21 이후 디바이스1에 의해 제공된다.
시간 Ta17 이후 및 시간 Ta0의 READ 명령 (랭크0에 대해)에 대해, 디바이스0는 활성 RDQS 신호를 제어기(10)에 제공하고, 시간 Ta17의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 8에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0 으로부터 데이터 DQ가 제공된다. 도 8은 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
시간 Ta21 이후 및 시간 Ta4의 READ 명령 (랭크1에 대해)에 대해, 디바이스1는 활성 RDQS 신호를 제어기(10)에 제공하고, 시간 Ta21의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 8에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스1로부터 데이터 DQ가 제공된다. 도 8은 디바이스1의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스1의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
디바이스0 및 디바이스1의 입력 버퍼는 개별 판독 명령 다음에 디바이스0 및 디바이스1에 판독 명령이 제공되지 않더라도 인에이블된 상태로 유지된다. 즉, 전술한 바와 같이, 도 8의 예에서 WCK 상시 온 옵션이 인에이블된 상태에서, 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 인에이블된 상태로 유지된다. 그러나, 도 8에 도시되지 않았지만, 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 오피코드 OP7=0, 즉 WCK-CK 빠른 동기화 모드가 디스에이블된 CAS 명령 또는 MPC 명령을 사용하여 디스에이블될 수 있다.
도 9를 참고하여, 도 9의 타이밍도는 WCK 상시 온 옵션이 디스에이블된 것으로 가정한다 (예를 들어, 메모리(110)에 대한 대응하는 모드 레지스터 설정에 대해 WCKaon = 0). WCK 상시온 옵션이 디스에이블되면 판독 명령이 완료된 후 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼가 디스에이블된다. 이전 판독 명령을 완료하기 전에 디바이스에서 다른 판독 명령을 수신하면 WCK/WCKF 입력 버퍼가 인에이블된 상태로 유지될 수 있다. 대조적으로, 도 8을 참조하여 전술한 바와 같이, WCK 상시 온 옵션이 인에이블될 때, 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 인에이블된 상태로 유지되며, 개별 디바이스가 WCK-CK 빠른 동기화 모드를 디스에이블하는 오피코드 OP7=0를 갖는 CAS 명령 또는 MPC 명령을 수신할 때 디스에이블될 수 있다.
디바이스0 및 디바이스1에 대한 WCK IB 인에이블 신호(랭크0 및 랭크1)를 제외하고 도 8 및 9에 도시된 신호의 타이밍은 유사하다. 예를 들어, 시간 Ta19 이후, 랭크0에 대한 WCK IB 인에이블 신호는 디바이스0의 WCK/WCKF 입력 버퍼의 디스에이블을 나타내는 비활성(비활성 로우 로직 레벨)이 된다. 마찬가지로, 시간 Ta23 이후, 랭크1에 대한 WCK IB 인에이블 신호는 디바이스1의 WCK/WCKF 입력 버퍼의 디스에이블을 나타내는 비활성(비활성 로우 로직 레벨)이 된다. WCK 상시 온 옵션 디스에이블 (WCKaon = 0)에 대해 앞에서 설명된 것 처럼, 개별 판독 명령이 완료된 후 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼가 디스에이블된다. 그러나, 도 9에는 도시되지 않았지만, 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 디바이스에 대한 이전 판독 명령이 완료되기 전에 디바이스에 의해 판독 명령이 수신될 때 인에이블 상태를 유지한다.
도 8 및 도 9는 디바이스0 및 디바이스1에 제공된 개별 MPC 명령을 도시하지만, 본 개시의 일부 실시예에서, 하나의 MPC 명령이 디바이스0 및 디바이스1에 의해 동시에 제공 및 수신될 수 있다. 특별히, MPC 명령이 제공될 때 선택 신호 CS0 및 CS1가 모두 활성화되도록 함으로써 하나의 MPC 명령이 디바이스0 및 디바이스1에 의해 동시에 수신될 수 있다. 결과적으로, 디바이스0과 디바이스1은 동시에 MPC 명령을 수신한다.
도 10a-1 및 10a-2, 10b 및 10c는 본 개시의 다양한 실시예에 따른 2 랭크의 메모리에 대한 액세스 동작 동안 다양한 신호를 도시하는 타이밍도이다. 각각의 랭크는 개별 디바이스로 표현되며, 특히 랭크0은 활성 선택 신호 CS0에 의해 선택된 디바이스0에 대응하고, 랭크1은 활성 선택 신호 CS1에 의해 선택된 디바이스1에 대응한다. 본 개시의 다른 실시예들에서, 2 랭크 보다 클 수 있다. 추가적으로, 본 개시의 일부 실시예에서 랭크는 복수의 디바이스를 포함할 수 있다.
도 10a-1 및 10a-2, 10b 및 10c는 메모리 시스템 및 제어기를 포함하는 시스템에 대한 판독 동작을 참조하여 설명될 것이다. 본 개시의 일부 실시예에서, 도 1의 시스템(100)은 도 10a-1 및 10a-2, 10b 및 10c를 참조하여 설명된 동작에 사용될 수 있다. 도 10a-1 및 10a-2, 10b 및 10c는 도 1의 시스템(100)을 참조하여 설명될 것이지만, 본 개시의 범위는 특정 시스템(100)으로 한정되지는 않는다. 도 10a-1 및 10a-2, 10b 및 10c의 타이밍도는 WCK 상시 온 옵션이 인에이블된 것으로 가정한다 (예를 들어, 대응하는 모드 레지스터 설정에 대해 WCKaon = 1). 전술한 바와 같이, WCK 상시 온 옵션이 인에이블된 상태에서, 제어기(10)는 이하에서 보다 상세히 설명되는 디바이스0 및 디바이스1이 모두 WCK 신호를 수신할 준비가 된 후에 지속적으로 활성인 WCK 신호를 제공한다. 추가적으로, 전술한 바와 같이, WCK 상시 온 옵션이 인에이블된 상태에서, 디바이스0 및 디바이스1의 입력 버퍼는 액세스 명령이 완료된 후에도 인에이블된 상태로 유지된다. 전술한 바와 같이, 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 오피코드 OP7=0, 즉 WCK-CK 빠른 동기화 모드가 디스에이블된 CAS 명령 또는 MPC 명령을 사용하여 디스에이블될 수 있다.
도 10a-1, 10a-2, 10b 및 10c의 판독 동작에 대한 판독 레이턴시는 이하에서 보다 상세히 설명되는 바와 같이 상이하다. 3 개의 판독 동작에 대한 상이한 판독 레이턴시는 CK 신호(및 CKF 신호)의 상이한 클록 주파수에 기인한다. 도 10a-1 및 10a-2의 CK 신호에 대한 클록 주파수는 3 개의 판독 동작 중 가장 빠르며 (판독 레이턴시에 대한 가장 높은 tCK 카운트), 도 10c의 CK 신호에 대한 클록 주파수는 3개의 판독 동작 중 가장 느리다 (판독 레이턴시에 대한 가장 낮은 tCK 카운트).
도 10a-1 및 10a-2를 참조하여, 판독 동작에 대한 판독 레이턴시는 17 tCK (예를 들어, CK 신호의 17 클록 사이클)이다. 도 10a-1은 도 10a-2에서 계속된다(총괄하여 도 10a라고 함). 시간 Ta-2에서, 제어기(10)에 의해 제공되는 선택 신호 CS1는 디바이스1(랭크1)을 선택하기 위해 활성화된다. 결과적으로, 디바이스1은 시간 Ta-2에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. 시간 Ta-1에서, 제어기(10)에 의해 제공된 선택 신호 CS0는 디바이스0(랭크0)을 선택하기 위해 활성화된다. 결과적으로, 디바이스0은 시간 Ta-1에서 CK 신호의 상승 클록 에지에 대한 CAS 명령을 수신한다. 시간Ta-2에 MPC 명령은 RDQS 초기 모드를 디스에이블하는 오피코드 OP6=0과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간Ta-1의 CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 전술한 바와 같이, RDQS 초기 모드가 인에이블되지 않은 경우와 비교하여 RDQS 초기 모드가 인에이블된 경우 RDQS 신호는 디바이스0에 의해 더 일찍 제공될 수 있다. 추가적으로, WCK 신호는 WCK 빠른 동기화 모드가 인에이블되지 않은 경우에 비해 WCK-CK 빠른 동기화 모드가 인에이블될 때 더 일찍 제공될 수 있다. 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스0에 의해 수신되도록 선택 신호 CS0는 시간 Ta0에서 활성화되어 디바이스0를 선택한다. 17 tCK의 판독 레이턴시로, 시간 Ta0에서 READ 명령에 대한 데이터는 시간 Ta17 이후 디바이스0에 의해 제공된다.
도 10a는 액세스 동작에 대한 MPC 명령 및 CAS 명령의 사용을 예시한다. 시간 Ta-2에서의 MPC 명령은 디바이스1에 대한 RDQS 초기 모드 및 WCK-CK 빠른 동기화 모드를 설정하기 위해 제공된다. 시간 Ta-1의 CAS 명령은 디바이스0에 대한 RDQS 초기 모드 및 WCK-CK 빠른 동기화 모드를 설정하는데 사용되며 디바이스0에 대한 시간 Ta0의 READ 명령 바로 앞에 온다.
디바이스0 및 디바이스1 모두에 대해 WCK-CK 빠른 동기화 모드를 인에이블하면 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 제어기(10)로부터의 WCK 및 WCKF 신호 수신을 준비할 때 CAS 명령 및 MPC 명령을 개별적으로 수신함으로써 인에이블된다. WCKF 신호는 도 10a-1, 10a-2, 10b 및 10c에 도시되지 않는다. 전술한 바와 같이, WCKF 신호는 WCK 신호에 상보적이다. 간략화를 위해, WCK 및 WCKF 신호는 도 10a-1, 10a-2, 10b 및 10c의 설명에 적용 가능한 경우 총괄하여 WCK 신호로 지칭될 수 있다.
디바이스1의 WCK/WCKF 버퍼는 시간 Ta-2에서 시작하여 인에이블되고, 디바이스0의 WCK/WCKF 버퍼는 시간 Ta-1에서 시작하여 인에이블된다. 도 10a은 디바이스0에 대한 타이밍을 도시하지만 도면을 단순화하기 위해 디바이스1에 대해서는 도시하지 않는다. 디바이스0의 WCK/WCKF 버퍼를 인에이블하는 타이밍은 디바이스0의 WCK/WCKF 버퍼를 인에이블하는 것과 동일하지만 디바이스0보다 1 tCK 일찍 시작하고 끝나는 것으로 이해될 것이다. 도 10a에 도시된 바와 같이, 디바이스0에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-1과 Ta3 사이의 시간 기간 WCKENL에 걸쳐 발생하고 (시간 Ta3 주위에서 활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 10a에 도시된 바와 같이) 및 디바이스1에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-2와 Ta2 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta2 주위에서 활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 10a에 도시된 바와 같이).
제어기(10)는 가장 최근에 인에이블된 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공하는데, 이는 도 10a의 예에서 디바이스0의 WCK/WCKF 입력 버퍼이다. 특별히, 시간 Ta3에서 시작하여, WCK 신호는 시간 Ta3과 Ta6 사이의 정적 기간 tWCKPRE정적상태 동안 정적(로우 클록 레벨에서)으로 유지된다. 시간 Ta6에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0 및 디바이스1에 의해 수신된다. 디바이스0과 디바이스1은 모두 WCK-CK 동기화를 동시에 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다. 디바이스0 및 디바이스1에 의한 동시 WCK-CK 동기화는 디바이스0 및 디바이스1에 대해 WCK-CK 동기화를 순차적으로 수행하는 것보다 시간이 덜 걸릴 수 있다.
시간 Ta8에서 또는 시간 Ta8의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다. 전술한 바와 같이, RDQS 초기 모드가 인에이블되지 않은 경우와 비교하여 RDQS 초기 모드가 인에이블된 경우 RDQS 신호는 디바이스0에 의해 더 일찍 제공될 수 있다. 전술한 바와 같이, 제어기(10)는 디바이스0으로부터 RDQS 신호를 수신하고 RDQS 신호로부터 타이밍을 복구하고 복구된 타이밍에 기초하여 내부 타이밍 신호를 생성하기 위해 RDQS 초기 모드를 인에이블할 수 있다. 제어기(10)에 의해 생성된 내부 타이밍 신호는 디바이스0으로부터 데이터 DQ의 수신 시간을 지정하는데 사용될 수 있다.
시간 Ta9에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스1에 의해 수신되도록 선택 신호 CS1는 시간 Ta9에서 활성화되어 디바이스1를 선택한다. 17 tCK의 판독 레이턴시로, 시간 Ta9에서 READ 명령에 대한 데이터는 시간 Ta26 이후 디바이스1에 의해 제공된다. 선택 신호 CS1은 시간 Ta11에서 다시 활성화되어 디바이스1을 선택한다. 시간 Ta11에서 제공된 MPC 명령은 시간 Ta11에서 CK 신호의 상승 클록 에지에서 디바이스1에 의해 수신된다. 시간 Ta11에서의 MPC 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1 및 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다.
시간 Ta8의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다. 디바이스0은 또한 시간 Ta17의 시간 기간 tWCKDQO 내에서 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 10a에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0 으로부터 데이터 DQ가 제공된다. 도 10a는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
시간 Ta20의 시간 기간 tWCKDQO 내에서, 디바이스1은 활성 RDQS 신호를 제어기(10)에 제공한다. 디바이스1은 또한 시간 Ta26의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 비트의 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스1로부터 데이터 DQ가 제공된다. 도 10a는 디바이스1의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스1의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
도 10a는 시간 Ta9에서 관련된 READ 명령 이후 시간 Ta11에서 MPC 명령의 사용을 도시한다. MPC 명령은 디바이스1에 의해 제공되는 RDQS 신호의 불필요한 클록킹을 감소시키기 위해 관련된 액세스 명령에 대한 타이밍을 가질 수 있다. 예를 들어, 시간 Ta11에서 MPC 명령 대신 시간 Ta9에 READ 명령 바로 앞에 있는 CAS 명령을 사용하는 경우, 디바이스1은 RDQS 신호를 제공하기 전에 시간 Ta17에서 RDQS 신호를 제공하기 시작할 것이다 (예를 들어, CAS 명령의 경우 Ta8, RDQS 신호를 제공하기 전에 CK 신호의 9 tCK(WCKENL+tWCKPRE정적상태+tWCKPRE토글)). 그러나, 디바이스1에 대한 RDQS 신호는 나중에 까지 필요하지 않다. 따라서, 본 예에서, MPC 명령 대신 CAS 명령 및 READ 명령 순차 쌍을 사용하면 3 tCK의 불필요한 RDQS 클록킹이 발생한다.
도 10b를 참조하여, 판독 동작에 대한 판독 레이턴시는 12 tCK (예를 들어, CK 신호의 12 클록 사이클)이다. 시간 Ta-2에서, 제어기(10)에 의해 제공되는 선택 신호 CS1는 디바이스1(랭크1)을 선택하기 위해 활성화된다. 결과적으로, 디바이스1은 시간 Ta-2에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. 시간 Ta-1에서, 제어기(10)에 의해 제공된 선택 신호 CS0는 디바이스0(랭크0)을 선택하기 위해 활성화된다. 결과적으로, 디바이스0은 시간 Ta-1에서 CK 신호의 상승 클록 에지에 대한 CAS 명령을 수신한다. 시간 Ta-2에 MPC 명령은 RDQS 초기 모드를 디스에이블하는 오피코드 OP6=0과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta-1의 CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스0에 의해 수신되도록 선택 신호 CS0는 시간 Ta0에서 활성화되어 디바이스0를 선택한다. 12 tCK의 판독 레이턴시로, 시간 Ta0에서 READ 명령에 대한 데이터는 시간 Ta12 이후 디바이스0에 의해 제공될 것이다.
도 10a의 판독 동작과 같이, 도 10b는 액세스 동작에 대한 MPC 명령 및 CAS 명령의 사용을 예시한다. 시간 Ta-2에서의 MPC 명령은 디바이스1에 대한 RDQS 초기 모드 및 WCK-CK 빠른 동기화 모드를 설정하기 위해 제공된다. 시간 Ta-1의 CAS 명령은 디바이스0에 대한 RDQS 초기 모드 및 WCK-CK 빠른 동기화 모드를 설정하는데 사용되며 디바이스0에 대한 시간 Ta0의 READ 명령 바로 앞에 온다.
디바이스0 및 디바이스1 모두에 대해 WCK-CK 빠른 동기화 모드를 인에이블하면 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 제어기(10)로부터의 WCK 및 WCKF 신호 수신을 준비할 때 CAS 명령 및 MPC 명령을 개별적으로 수신함으로써 인에이블된다. 디바이스1의 WCK/WCKF 버퍼는 시간 Ta-2에서 시작하여 인에이블되고, 디바이스0의 WCK/WCKF 버퍼는 시간 Ta-1에서 시작하여 인에이블된다. 도 10a에서와 같이, 도 10b는 디바이스0에 대한 타이밍을 도시하지만 도면을 단순화하기 위해 디바이스1에 대해서는 도시하지 않는다. 도 10b에 도시된 바와 같이, 디바이스0에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-1과 Ta2 사이의 시간 기간 WCKENL에 걸쳐 발생하고 (시간 Ta2 주위에서 활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 10b에 도시된 바와 같이) 및 디바이스1에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-2와 Ta1 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta1 주위에서 활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 10b에 도시된 바와 같이).
제어기(10)는 가장 최근에 인에이블된 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공하는데, 이는 도 10b의 예에서 디바이스0의 WCK/WCKF 입력 버퍼이다. 특별히, 시간 Ta2에서 시작하여, WCK 신호는 시간 Ta2와 Ta4 사이의 정적기간 tWCKPRE정적상태 동안 정적 상태(로우 클록 레벨에서)으로 유지된다. 시간 Ta4에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0 및 디바이스1에 의해 수신된다. 디바이스0과 디바이스1은 모두 WCK-CK 동기화를 동시에 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다. 시간 Ta6에서 또는 시간 Ta6의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다.
선택 신호 CS1은 시간 Ta8에서 활성화되어 디바이스1을 선택한다. 시간 Ta8에서 제공된 CAS 명령은 시간 Ta8에서 CK 신호의 상승 클록 에지에서 디바이스1에 의해 수신된다. 시간 Ta8의 CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta9에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스1에 의해 수신되도록 선택 신호 CS1는 다시 시간 Ta9에서 활성화되어 디바이스1를 선택한다. 12 tCK의 판독 레이턴시로, 시간 Ta9에서 READ 명령에 대한 데이터는 시간 Ta21 이후 디바이스1에 의해 제공된다.
도 10a의 판독 동작과 달리, 도 10b는 디바이스1의 액세스 동작을 위한 CAS 명령 및 READ 명령 순차 쌍의 사용을 도시한다(MPC 명령을 사용하는 대신). RDQS 신호의 불필요한 클록킹은 도 10b의 예에서 회피되는데 이는 RDQS 신호가 CAS 명령 및 READ 명령을 사용하여 바람직한 타이밍이 제공되는 판독 레이턴시 때문이다.
디바이스0은 시간 Ta12의 시간 기간 tWCKDQO 내에서 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 10b에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0 으로부터 데이터 DQ가 제공된다. 도 10b는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
시간 Ta15의 시간 기간 tWCKDQO 내에서, 디바이스1은 활성 RDQS 신호를 제어기(10)에 제공한다. 디바이스1은 또한 시간 Ta21의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 비트의 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스1로부터 데이터 DQ가 제공된다. 도 10b는 디바이스1의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스1의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
도 10c를 참조하여, 판독 동작에 대한 판독 레이턴시는 9 tCK (예를 들어, CK 신호의 9 클록 사이클)이다. 시간 Ta-4에서, 제어기(10)에 의해 제공되는 선택 신호 CS1는 디바이스1(랭크1)을 선택하도록 활성화되어 디바이스1은 시간 Ta-4에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. 시간 Ta-3에서, 제어기(10)에 의해 제공되는 선택 신호 CS0는 디바이스0(랭크0)을 선택하도록 활성화되어 디바이스0은 시간 Ta-3에서 CK 신호의 상승 클록 에지에 대한 CAS 명령을 수신한다. 시간 Ta-4에 MPC 명령은 RDQS 초기 모드를 디스에이블하는 오피코드 OP6=0과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta-3의 CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스0에 의해 수신되도록 선택 신호 CS0는 시간 Ta0에서 다시 활성화되어 디바이스0를 선택한다. 9 tCK의 판독 레이턴시로, 시간 Ta0에서 READ 명령에 대한 데이터는 시간 Ta9 이후 디바이스0에 의해 제공될 것이다.
도 10a 및 10b의 액세스 동작과 대조적으로, MPC 명령은 동시에 WCK-CK 동기화 및 개별 RDQS 신호의 생성을 시작하기 위해 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼의 초기화를 시작하는데 사용된다.
디바이스0 및 디바이스1 모두에 대해 WCK-CK 빠른 동기화 모드를 인에이블하면 디바이스0 및 디바이스1의 WCK/WCKF 입력 버퍼는 제어기(10)로부터의 WCK 및 WCKF 신호 수신을 준비할 때 CAS 명령 및 MPC 명령을 개별적으로 수신함으로써 인에이블된다. 디바이스1의 WCK/WCKF 버퍼는 시간 Ta-2에서 시작하여 인에이블되고, 디바이스0의 WCK/WCKF 버퍼는 시간 Ta-1에서 시작하여 인에이블된다. 도 10a 및 도 10b에서와 같이, 도 10c는 디바이스0에 대한 타이밍을 도시하지만 도면을 단순화하기 위해 디바이스1에 대해서는 도시하지 않는다. 도 10c에 도시된 바와 같이, 디바이스0에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-3과 Ta-1 사이의 시간 기간 WCKENL에 걸쳐 발생하고 (시간 Ta-1 주위에서 활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 10c에 도시된 바와 같이) 및 디바이스1에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-4와 Ta-2 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta-2 주위에서 활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 10c에 도시된 바와 같이).
제어기(10)는 가장 최근에 인에이블된 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공하는데, 이는 도 10c의 예에서 디바이스0의 WCK/WCKF 입력 버퍼이다. 특별히, 시간 Ta-1에서 시작하여, WCK 신호는 시간 Ta-1와 Ta1 사이의 정적기간 tWCKPRE정적상태 동안 정적 상태(로우 클록 레벨에서)으로 유지된다. 시간 Ta1에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0 및 디바이스1에 의해 수신된다. 디바이스0과 디바이스1은 모두 WCK-CK 동기화를 동시에 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다. 시간 Ta3에서 또는 시간 Ta3의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다.
시간 Ta6에서 제공되는 MPC 명령은 시간 Ta6에서 CK 신호의 상승 클록 에지에서 디바이스1에 의해 수신되도록 선택 신호 CS1는 시간 Ta6에서 활성화 되어 디바이스1을 선택한다. 시간 Ta6에서의 MPC 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1 및 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta9에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스1에 의해 수신되도록 선택 신호 CS1는 다시 시간 Ta9에서 활성화되어 디바이스1를 선택한다. 9 tCK의 판독 레이턴시로, 시간 Ta9에서 READ 명령에 대한 데이터는 시간 Ta9 이후 디바이스1에 의해 제공된다.
디바이스0은 시간 Ta9의 시간 기간 tWCKDQO 내에서 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 10c에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0 으로부터 데이터 DQ가 제공된다. 도 10c는 디바이스0의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스0의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
시간 Ta12의 시간 기간 tWCKDQO 내에서, 디바이스1은 활성 RDQS 신호를 제어기(10)에 제공한다. 디바이스1은 또한 시간 Ta18의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 RDQS 신호의 각각의 클록 에지에 대해 비트의 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스1로부터 데이터 DQ가 제공된다. 도 10c는 디바이스1의 하나의 데이터 단자로부터 제공된 데이터 DQ를 도시하지만, 동일한 상대적 타이밍을 갖는 디바이스1의 다른 데이터 단자로부터 데이터가 동시에 또한 제공될 수 있다.
도 11a-1 및 11a-2 및 11b-1 및 11b-2는 본 개시의 다양한 실시예에 따른 2 랭크의 메모리에 대한 액세스 동작 동안 다양한 신호를 도시하는 타이밍도이다. 각각의 랭크는 개별 디바이스로 표현되며, 특히 랭크0은 활성 선택 신호 CS0에 의해 선택된 디바이스0에 대응하고, 랭크1은 활성 선택 신호 CS1에 의해 선택된 디바이스1에 대응한다. 본 개시의 다른 실시예들에서, 2개의 랭크 보다 클 수 있다. 추가적으로, 본 개시의 일부 실시예에서 랭크는 복수의 디바이스를 포함할 수 있다.
도 11a-1 및 11a-2 및 11b-1 및 11b-2는 메모리 시스템 및 제어기를 포함하는 시스템에 대한 판독 동작을 참조하여 설명될 것이다. 본 개시의 일부 실시예에서, 도 1의 시스템(100)은 도 11a-1 및 11a-2 및 11b-1 및 11b-2를 참조하여 설명된 동작에 사용될 수 있다. 도 11a-1 및 11a-2 및 11b-1 및 11b-2는 도 1의 시스템(100)을 참조하여 설명될 것이지만, 본 개시의 범위는 특정 시스템(100)으로 한정되지는 않는다. 도 11a-1 및 11a-2 및 11b-1 및 11b-2의 타이밍도는 WCK 상시 온 옵션이 디스에이블된 것으로 가정한다 (예를 들어, 대응하는 모드 레지스터 설정에 대해 WCKaon = 0). 전술한 바와 같이, WCK 상시 온 옵션이 디스에이블된 상태에서, 디바이스0 및 디바이스1의 WCK 신호에 대한 입력 버퍼는 액세스 명령이 완료된 후에도 디스에이블된다.
도 11a-1 및 11a-2 및 11b-1 및 11b-2는 동시에 수행되는 랭크0 및 랭크1에 대한 WCK-CK 동기화에 반해서, 순차적으로 수행되는 랭크0 및 랭크1에 대한 WCK-CK 동기화를 도시한다.
도 11a-1 및 11a-2를 참조하여, 판독 동작에 대한 판독 레이턴시는 17 tCK (예를 들어, CK 신호의 17 클록 사이클)이다. 도 11a-1은 도 11a-2에서 계속된다(총괄하여 본 출원에서 도 11a라고 함). 시간 Ta-1에서, 제어기(10)에 의해 제공된 선택 신호 CS0는 디바이스0(랭크0)을 선택하기 위해 활성화된다. 결과적으로, 디바이스0은 시간 Ta-1에서 CK 신호의 상승 클록 에지에 대한 CAS 명령을 수신한다. 시간 Ta-1의 CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스0에 의해 수신되도록 선택 신호 CS0는 시간 Ta0에서 활성화되어 디바이스0를 선택한다. 17 tCK의 판독 레이턴시로, 시간 Ta0에서 READ 명령에 대한 데이터는 시간 Ta17 이후 디바이스0에 의해 제공된다.
CAS 명령에 대한 응답으로 시간 Ta-1에서 시작하여 디바이스0의 WCK/WCKF 버퍼가 인에이블된다. 도 11a에 도시된 바와 같이, 디바이스0에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta-1과 Ta3 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta3 주위에서 활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 11a에 도시된 바와 같이). 제어기(10)는 디바이스0의 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공한다. 특별히, 시간 Ta3에서 시작하여, WCK 신호는 시간 Ta3과 Ta6 사이의 정적 기간 tWCKPRE정적상태 동안 정적(로우 클록 레벨에서)으로 유지된다. 시간 Ta6에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신된다. 디바이스0은 WCK-CK 동기화를 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다.
시간 Ta8에서 또는 시간 Ta8의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다. 전술한 바와 같이, RDQS 초기 모드가 인에이블되지 않은 경우와 비교하여 RDQS 초기 모드가 인에이블된 경우 (오피코드 OP7=1) RDQS 신호는 디바이스0에 의해 더 일찍 제공될 수 있다. 디바이스0은 또한 시간 Ta17의 시간 기간 tWCKDQO 내에서 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 10a에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0 으로부터 데이터 DQ가 제공된다. 시간 Ta20 주위에서 비활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 11a에 도시된 바와 같이, 시간 Ta20 주위에서 디바이스0에 대한 입력 버퍼는 디스에이블된다.
선택 신호 CS1는 시간 Ta15에서 다시 활성화되어 디바이스1(랭크1)에 의해 CAS 명령이 수신된다. 시간 Ta15의 CAS 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1과 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다. 시간 Ta16에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스1에 의해 수신되도록 선택 신호 CS1는 시간 Ta16에서 활성화되어 디바이스1를 선택한다. 17 tCK의 판독 레이턴시로, 시간 Ta16에서 READ 명령에 대한 데이터는 시간 Ta33 이후 디바이스1에 의해 제공된다.
CAS 명령에 대한 응답으로 시간 Ta15에서 시작하여 디바이스1의 WCK/WCKF 버퍼가 인에이블된다. 디바이스1에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta15와 Ta19 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta19 주위에서 활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 11a에 도시된 바와 같이). 제어기(10)는 디바이스1의 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공한다. 특별히, 시간 Ta19에서 시작하여, WCK 신호는 시간 Ta19와 Ta22 사이의 정적기간 tWCKPRE정적상태 동안 정적 상태(로우 클록 레벨에서)으로 유지된다. 시간 Ta22에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스1에 의해 수신된다. 디바이스1은 WCK-CK 동기화를 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다.
시간 Ta24에서 또는 시간 Ta24의 시간 기간 tWCKDQO 내에서, 디바이스1은 활성 RDQS 신호를 제어기(10)에 제공한다. 디바이스1은 시간 Ta33의 시간 기간 tWCKDQO 내에 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 11a에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스1로부터 데이터 DQ가 제공된다. 시간 Ta36 주위에서 비활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 11a에 도시된 바와 같이, 시간 Ta36 주위에서 디바이스1에 대한 입력 버퍼는 디스에이블된다.
도 11a의 타이밍과 비교하여, 도 11b-1 및 11b-2의 타이밍은 데이터가 디바이스1 (랭크1)에 의해 더 빨리 제공되고, RDQS 신호의 불필요한 클록 사이클을 피할 수 있게 한다. 도 11b-1은 도 11b-2에서 계속된다(총괄하여 도 11b라고 함). 이하에서 더 상세히 설명되는 바와 같이, 도 11b의 타이밍은 MPC 명령을 사용하는 반면, 도 11a의 타이밍은 CAS 명령을 사용한다.
도 11b를 참조하면, 시간 Ta0에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스0에 의해 수신되도록 선택 신호 CS0는 시간 Ta0에서 활성화되어 디바이스0(랭크0)를 선택한다. 17 tCK의 판독 레이턴시로, 시간 Ta0에서 READ 명령에 대한 데이터는 시간 Ta17 이후 디바이스0에 의해 제공된다. 시간 Ta2에서, 제어기(10)에 의해 제공되는 선택 신호 CS0는 디바이스0을 선택하기 위해 활성화된다. 결과적으로, 디바이스0은 시간 Ta2에서 CK 신호의 상승 클록 에지에 대한 MPC 명령을 수신한다. 시간 Ta-1에서의 MPC 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1 및 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다.
디바이스0의 WCK/WCKF 버퍼는 MPC 명령에 응답하여 시간 Ta2에서 시작하여 인에이블된다. 도 11b에 도시된 바와 같이, 디바이스0에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta2와 Ta6 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta6 주위에서 활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 11b에 도시된 바와 같이). 제어기(10)는 디바이스0의 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공한다. 특별히, 시간 Ta6에서 시작하여, WCK 신호는 시간 Ta6과와 Ta9 사이의 정적기간 tWCKPRE정적상태 동안 정적 상태(로우 클록 레벨에서)으로 유지된다. 시간 Ta9에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스0에 의해 수신된다. 디바이스0은 WCK-CK 동기화를 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다.
시간 Ta11에서 또는 시간 Ta11의 시간 기간 tWCKDQO 내에서, 디바이스0은 활성 RDQS 신호를 제어기(10)에 제공한다. 디바이스0은 또한 시간 Ta17의 시간 기간 tWCKDQO 내에서 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 10a에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스0 으로부터 데이터 DQ가 제공된다. 시간 Ta20 주위에서 비활성화되는 랭크0에 대한 WCK IB 인에이블에 의해 도 11a에 도시된 바와 같이, 시간 Ta20 주위에서 디바이스0에 대한 입력 버퍼는 디스에이블된다.
도 11a의 타이밍과 비교하여, 디바이스0에 의해 데이터가 제공되기 전에 도 11b에서 RDQS 신호의 클록 사이클 수는 더 적다. 도 11b의 타이밍은 도 11a의 타이밍 (예를 들어, 36 클록 사이클 대 24 클록 사이클)보다 RDQS 신호의 클록 사이클이 12 개 적다. RDQS 신호의 더 적은 클록 사이클은 제어기(10)가 적절히 동작하기 위해 Ta11과 Ta17 사이에 제공된 것을 초과하는 클록 사이클이 필요하지 않은 경우 전력 소모를 감소시킬 수 있다.
시간 Ta13에서 CK 신호의 상승 클록 에지에 대해 판독 명령 READ가 디바이스1에 의해 수신되도록 선택 신호 CS1는 시간 Ta13에서 활성화되어 디바이스1를 선택한다. 17 tCK의 판독 레이턴시로, 시간 Ta13에서 READ 명령에 대한 데이터는 시간 Ta30 이후 디바이스1에 의해 제공된다. 선택 신호 CS1은 시간 Ta15에서 다시 활성화되어 MPC 명령은 디바이스1(랭크1)에 의해 수신된다. 시간 Ta15에서의 MPC 명령은 RDQS 초기 모드를 인에이블하는 오피코드 OP6=1 및 WCK-CK 빠른 동기화 모드를 인에이블하는 OP7=1을 포함한다.
CAS 명령에 대한 응답으로 시간 Ta15에서 시작하여 디바이스1의 WCK/WCKF 버퍼가 인에이블된다. 디바이스1에 대한 WCK/WCKF 입력 버퍼의 인에이블은 시간 Ta15와 Ta19 사이의 시간 기간 WCKENL에 걸쳐 발생한다 (시간 Ta19 주위에서 활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 11b에 도시된 바와 같이). 제어기(10)는 디바이스1의 WCK/WCKF 입력 버퍼 다음에 정적 WCK 신호를 제공한다. 특별히, 시간 Ta=19에서 시작하여, WCK 신호는 시간 Ta19와 Ta22 사이의 정적기간 tWCKPRE정적상태 동안 정적 상태(로우 클록 레벨에서)으로 유지된다. 시간 Ta22에서, 제어기(10)에 의해 제공되는 활성 WCK 신호가 디바이스1에 의해 수신된다. 디바이스1은 WCK-CK 동기화를 수행하고 RDQS 신호를 제공하는데 사용되는 WCK 신호를 기반으로 내부 클록 신호를 생성한다.
시간 Ta24에서 또는 시간 Ta24의 시간 기간 tWCKDQO 내에서, 디바이스1은 활성 RDQS 신호를 제어기(10)에 제공한다. 디바이스1은 시간 Ta30의 시간 기간 tWCKDQO 내에서 데이터 DQ를 제공한다. 데이터 버스트가 완료될 때까지 (예를 들어, 16 비트 데이터 버스트가 도 11b에 도시됨) RDQS 신호의 각각의 클록 에지에 대해 비트 데이터 DQ가 제공되도록 RDQS 신호와 동기화된 디바이스1로부터 데이터 DQ가 제공된다. 시간 Ta33 주위에서 비활성화되는 랭크1에 대한 WCK IB 인에이블에 의해 도 11b에 도시된 바와 같이, 시간 Ta33 주위에서 디바이스1에 대한 입력 버퍼는 디스에이블된다.
중요하게, READ 명령은 도 11a의 타이밍보다 (예를 들어, 시간 Ta13 대 시간 Ta16)도 11b의 타이밍에 대해 디바이스1에 의해 더 일찍 수신된다. 결과적으로, 데이터는 도 11a의 타이밍 (예를 들어, 시간 Ta30 대 시간 Ta33)보다 도 11b의 타이밍에 대해 디바이스1에 의해 더 일찍 제공될 수 있다. 또한, 시간 Ta15에서의 MPC 명령은 데이터가 디바이스1에 의해 제공되기 전에 RDQS 신호의 클록 사이클 수를 감소시킨다. CAS 명령의 경우와 같이 MPC 명령이 관련된 액세스 명령 바로 앞에 제한되지 않기 때문에 READ 명령은 디바이스1에 의해 더 일찍 수신될 수 있다. RDQS 신호의 불필요한 클록 사이클을 피할 수 있도록 디바이스1의 입력 버퍼를 인에이블 하기 위해 MPC 명령은 관련된 READ 명령 전 또는 후에 시간에 수신될 수 있다.
따라서, 도 11a 및 11b에 의해 도시된 바와 같이, MPC 명령을 사용하여, 디바이스1은 CAS 명령 (예를 들어, 도 11a)을 사용할 때보 다 더 빨리 데이터를 제공할 수 있고 따라서 MPC 명령을 타이밍함으로써 RDQS 신호의 불필요한 클록 사이클을 피할 수 있다.
도면들 6-11의 이전 실시예는 판독 동작의 맥락에서 설명되었지만, 본 개시의 실시예는 다른 메모리 액세스 동작의 상황하에서 또한 적용될 수 있다. 예를 들어, MPC 및 CAS 명령을 사용하여 기록 동작을 수행할 수 있다. 제어기에서 판독 명령을 수신하고 제어기에 데이터를 제공하는 대신, 디바이스0 및 디바이스1은 제어기에서 기록 명령을 수신하고 제어기에서 데이터를 수신하여 메모리에 저장한다.
도 6-11은 CK 신호의 서로 다른 클록 주파수를 수용하기 위해 단일 랭크 액세스 동작 및 랭크 대 랭크 액세스 동작을 포함하여 액세스 동작을 수행하기 위해 MPC 명령을 사용함으로써 제공되는 유연성을 예시한다. 관련된 액세스 명령(예를 들어, READ 명령, WRITE 명령 등) 바로 앞에 오는 CAS 명령과 달리, MPC 명령은 관련 액세스 명령과 분리된 (예를 들어, 직전 또는 직후가 아닌) 시간에 제공 및 수신될 수 있다. 앞서 도시되고 설명된 바와 같이, MPC 명령은 관련된 액세스 명령에 선행하거나 관련된 액세스 명령에 후속할 수 있으며, 시스템 클록 신호 (예를 들어, CK 신호)의 적어도 하나의 클록 사이클에 의해 관련된 액세스 명령으로부터 시간적으로 분리될 수 있다. 그러나, MPC 명령은 관련 액세스 명령 바로 앞에 오거나 관련 액세스 명령 바로 뒤에 올 수도 있다. 결과적으로, MPC 명령은 유연한 타이밍을 제공하기 위해 사용될 수 있다.
전술한 내용으로부터, 본 개시의 특정 실시예가 예시의 목적으로 본 출원에서 설명되었지만, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 개시 범위는 본 출원에서 설명된 특정 실시예들 중 어느 것으로 한정되지 않아야 한다.

Claims (37)

  1. 장치에 있어서,
    입력 버퍼를 포함하는 데이터 클록 경로(data clock path)로서, 상기 입력 버퍼는 인에이블(enable)될 때 데이터 클록 신호를 수신하도록 구성되고, 상기 데이터 클록 경로는 상기 데이터 클록 신호에 기초하여 내부 클록 신호를 제공하도록 구성된, 상기 데이터 클록 경로;
    상기 데이터 클록 경로로부터 내부 클록 신호를 수신하고 상기 내부 클록 신호에 기초하여 액세스 데이터 클록 신호를 제공하도록 구성된 입력/출력 회로;
    액세스 명령들 및 상기 액세스 명령들과 관련된 타이밍 명령들을 수신하도록 구성되고, 상기 액세스 명령들을 수신하는 것에 응답하여 내부 액세스 명령들을 제공하고, 상기 타이밍 명령들 중 제 1 타이밍 명령을 수신하는 것에 응답하여 내부 제 1 타이밍 명령을 제공하고 및 상기 타이밍 명령들 중 제 2 타이밍 명령을 수신하는 것에 응답하여 내부 제 2 타이밍 명령을 제공하도록 추가로 구성된 명령 입력 회로;
    상기 명령 입력 회로에 결합되고, 내부 액세스 명령을 디코딩하고 대응하는 액세스 동작을 수행하기 위해 내부 액세스 제어 신호를 제공하도록 구성되고, 상기 내부 제 1 타이밍 및 제 2 타이밍 명령을 디코딩하고, 상기 액세스 데이터 클록 신호를 제공하기 위해 상기 입력/출력 회로를 제어하고 상기 데이터 클록 경로의 입력 버퍼를 인에이블 하기 위해 내부 타이밍 제어 신호를 제공하도록 추가로 구성된 명령 디코더를 포함하는, 장치.
  2. 제 1 항에 있어서, 각각의 타이밍 명령은 개별 액세스 명령과 관련되는, 장치.
  3. 제 1 항에 있어서, 상기 제 1 타이밍 명령 및 상기 제 2 타이밍 명령은 각각 오피코드(opcode)를 포함하는, 장치.
  4. 제 3 항에 있어서, 상기 오피 코드는 클록 동기화 모드를 위한 제 1 오피코드를 포함하고, 액세스 데이터 클록 모드를 위한 제 2 오피코드를 포함하는, 장치.
  5. 제 1 항에 있어서, 상기 액세스 명령은 판독 명령을 포함하는, 장치.
  6. 제 1 항에 있어서, 상기 제 2 타이밍 명령은 관련 액세스 명령의 바로 앞에 제한되는, 장치.
  7. 제 1 항에 있어서, 상기 명령 디코더는 관련된 액세스 명령에 후속하는 상기 제 1 타이밍 명령에 응답하여 상기 데이터 클록 경로의 입력 버퍼를 인에이블하기 위한 내부 타이밍 제어 신호를 제공하도록 구성되는, 장치.
  8. 제 1 항에 있어서, 상기 데이터 클록 경로는 상기 데이터 클록 신호에 기초하여 다상(multiphase) 클록 신호를 제공하도록 구성된 클록 분배기 회로를 포함하는, 장치.
  9. 제 8 항에 있어서, 상기 입력/출력 회로는 상기 다상 클록 신호에 기초하여 내부 액세스 데이터 클록 신호를 제공하도록 구성된 클록 회로를 포함하는, 장치.
  10. 제 1 항에 있어서, 시스템 클록 신호를 수신하고, 내부 시스템 클록 신호를 제공하도록 구성된 클록 경로를 더 포함하는, 장치.
  11. 장치에 있어서,
    명령 버스;
    어드레스 버스;
    데이터 버스;
    클록 버스;
    액세스 명령들 및 타이밍 명령들을 상기 명령 버스에, 어드레스들을 상기 어드레스 버스에, 및 데이터 클록 신호를 상기 클록 버스에 제공하도록 구성된 제어기;
    상기 명령 버스, 어드레스 버스, 데이터 버스 및 클록 버스를 통해 상기 제어기에 결합된 메모리 시스템으로서, 상기 메모리 시스템은 대응하는 액세스 명령들의 타이밍에 기초한 타이밍을 갖는 데이터 버스에 데이터를 제공하도록 구성되고 또한 상기 타이밍 명령들의 타이밍에 기초한 타이밍을 갖는 액세스 데이터 클록 신호를 제공하도록 구성되고, 개별 액세스 명령과 관련된 타이밍 명령은 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 상기 개별 액세스 명령으로부터 시간적으로 분리되는 상기 메모리 시스템
    을 포함하고,
    상기 메모리 시스템은 복수의 메모리를 포함하고, 상기 복수의 메모리의 각각의 메모리는 상기 명령 버스, 어드레스 버스, 데이터 버스 및 클록 버스에 결합되고,
    상기 제어기는,
    상기 복수의 메모리의 제 1 메모리의 입력 버퍼를 인에이블 하기 위해 상기 제 1 메모리에 제 1 타이밍 명령을 제공하고;
    상기 복수의 메모리의 제 2 메모리의 입력 버퍼를 인에이블 하기 위해 상기 제 2 메모리에 제 2 타이밍 명령을 제공하고;
    상기 제 1 타이밍 명령과 관련된 제 1 액세스 명령을 상기 제 1 메모리에 제공하고;
    활성 데이터 클록 신호를 상기 제 1 메모리 및 제 2 메모리에 제공하고;
    상기 제 2 타이밍 명령과 관련된 제 2 액세스 명령을 상기 제 2 메모리에 제공하도록 구성되고,
    상기 제 2 타이밍 명령 및 상기 제 2 액세스 명령은 상기 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 시간적으로 분리되는, 장치.
  12. 삭제
  13. 제 11 항에 있어서, 상기 메모리 시스템의 복수의 메모리는 메모리의 랭크들(ranks)로서 구조화되는, 장치.
  14. 제 11 항에 있어서, 복수의 선택 신호 라인을 더 포함하고, 상기 복수의 선택 신호 라인의 각각의 선택 신호 라인은 상기 메모리 시스템의 복수의 메모리의 각각의 메모리에 결합되는, 장치.
  15. 삭제
  16. 제 11 항에 있어서,
    상기 제 1 메모리는,
    상기 제 1 메모리에서 제 1 액세스 데이터 클록 신호를 생성하고, 상기 제 1 액세스 데이터 클록 신호는 상기 활성 데이터 클록 신호에 기초하고;
    상기 제 1 액세스 데이터 클록 신호를 제공하고; 및
    상기 제 1 액세스 명령에 응답하여 상기 제 1 메모리로부터 제 1 데이터를 제공하도록 구성되고; 및
    상기 제 2 메모리는,
    상기 제 2 메모리에서 제 2 액세스 데이터 클록 신호를 생성하고, 상기 제 2 액세스 데이터 클록 신호는 상기 활성 데이터 클록 신호에 기초하고;
    상기 제 2 액세스 데이터 클록 신호를 제공하고; 및
    상기 제 2 액세스 명령에 응답하여 상기 제 2 메모리로부터 제 2 데이터를 제공하도록 구성된, 장치.
  17. 방법에 있어서,
    제어기로부터의 타이밍 명령의 수신에 응답하여 데이터 클록 신호를 수신하는 단계;
    상기 타이밍 명령과 관련된 액세스 명령을 수신하는 것에 응답하여 액세스 동작을 수행하는 단계로서, 상기 액세스 명령은 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 관련된 상기 타이밍 명령으로부터 시간적으로 분리되는, 상기 수행하는 단계; 및
    제1 시간에 액세스 데이터 클록 신호를 상기 제어기에 제공하는 단계를 포함하고, 상기 액세스 데이터 클록 신호가 제공되는 상기 제1 시간은 상기 타이밍 명령 및 상기 데이터 클록 신호에 기초하는, 방법.
  18. 제 17 항에 있어서, 상기 타이밍 명령은 관련된 액세스 명령 이전에 수신되는, 방법.
  19. 제 17 항에 있어서, 상기 타이밍 명령은 관련된 액세스 명령 이후에 수신되는, 방법.
  20. 제 17 항에 있어서, 상기 타이밍 명령에 응답하여 상기 데이터 클록 신호를 수신하기 위해 입력 버퍼를 인에이블하는 단계를 더 포함하는, 방법.
  21. 제 17 항에 있어서, 상기 액세스 명령에 응답하여 판독 데이터를 제공하는 단계를 더 포함하고, 상기 판독 데이터의 프로비전(provision)은 상기 액세스 데이터 클록 신호와 동기화되는, 방법.
  22. 제 21 항에 있어서, 상기 액세스 데이터 클록 신호는 상기 판독 데이터를 제공하기 전에 제공되는, 방법.
  23. 제 17 항에 있어서, 상기 타이밍 명령에 응답하여 상기 데이터 클록 신호 및 상기 시스템 클록 신호의 클록 동기화 동작을 수행하는 단계를 더 포함하는, 방법.
  24. 방법에 있어서,
    시스템 클록 신호를 수신하는 단계;
    제 1 타이밍 명령의 수신에 응답하여 제 1 메모리의 입력 버퍼를 인에이블하는 단계;
    제 2 타이밍 명령의 수신에 응답하여 제 2 메모리의 입력 버퍼를 인에이블하는 단계;
    상기 제 1 타이밍 명령과 관련된 제 1 액세스 명령을 상기 제 1 메모리에서 수신하는 단계;
    상기 제 1 메모리 및 제 2 메모리에서 활성 데이터 클록 신호를 수신하는 단계;
    상기 제 2 타이밍 명령과 관련된 제 2 액세스 명령을 상기 제 2 메모리에서 수신하는 단계로서, 상기 제 2 타이밍 명령 및 상기 제 2 액세스 명령은 상기 시스템 클록 신호의 적어도 하나의 클록 사이클에 의해 시간적으로 분리되는, 상기 제 2 메모리에서 수신하는 단계;
    상기 제 1 메모리에서 제 1 액세스 데이터 클록 신호를 생성하는 단계로서, 상기 제 1 액세스 데이터 클록 신호는 상기 활성 데이터 클록 신호에 기초하는, 상기 제 1 액세스 데이터 클록 신호를 생성하는 단계;
    상기 제 1 액세스 데이터 클록 신호를 제공하는 단계;
    상기 제 1 액세스 명령에 응답하여 상기 제 1 메모리로부터 제 1 데이터를 제공하는 단계;
    상기 제 2 메모리에서 제 2 액세스 데이터 클록 신호를 생성하는 단계로서, 상기 제 2 액세스 데이터 클록 신호는 상기 활성 데이터 클록 신호에 기초하는, 상기 제 2 액세스 데이터 클록 신호를 생성하는 단계;
    상기 제 2 액세스 데이터 클록 신호를 제공하는 단계; 및
    상기 제 2 액세스 명령에 응답하여 상기 제 2 메모리로부터 제 2 데이터를 제공하는 단계를 포함하는, 방법.
  25. 제 24 항에 있어서, 상기 제 1 타이밍 명령 및 제 2 타이밍 명령은 동일한 유형의 타이밍 명령인, 방법.
  26. 제 24 항에 있어서, 상기 제 1 타이밍 명령 및 제 2 타이밍 명령은 2가지 상이한 유형의 타이밍 명령인, 방법.
  27. 제 24 항에 있어서,
    상기 제 1 타이밍 명령 및 상기 제 1 액세스 명령을 수신할 때 활성 제 1 선택 신호를 수신하는 단계; 및
    상기 제 2 타이밍 명령 및 상기 제 2 액세스 명령을 수신할 때 활성 제 2 선택 신호를 수신하는 단계를 더 포함하는, 방법.
  28. 제 24 항에 있어서, 상기 제 1 타이밍 명령이 상기 제 1 메모리에서 수신되기 전에 상기 제 2 타이밍 명령이 상기 제 2 메모리에서 수신되는, 방법.
  29. 제 28 항에 있어서, 상기 제 1 타이밍 명령은 상기 제 1 액세스 명령 바로 앞에 오는, 방법.
  30. 제 28 항에 있어서, 상기 제 2 액세스 명령과 관련된 제 3 타이밍 명령을 수신하는 단계를 더 포함하고, 상기 제 2 액세스 데이터 클록 신호를 제공하는 타이밍은 상기 제 3 타이밍 명령에 기초하는, 방법.
  31. 제 30 항에 있어서, 상기 제 3 타이밍 명령은 상기 제 2 액세스 명령 이후에 수신되는, 방법.
  32. 제 30 항에 있어서, 상기 제 3 타이밍 명령은 적어도 하나의 클록 사이클에 의해 시간적으로 분리되는, 방법.
  33. 방법에 있어서,
    제 1 타이밍 명령을 제 1 메모리에 제공하는 단계;
    제 1 액세스 명령을 상기 제 1 메모리에 제공하는 단계로서, 상기 제 1 액세스 명령은 상기 제 1 타이밍 명령과 관련되는, 상기 제 1 메모리에 제공하는 단계;
    상기 제 1 타이밍 명령 및 제 1 액세스 명령을 상기 제 1 메모리에 제공하는 사이에 시스템 클록 신호의 적어도 하나의 클록 사이클을 대기하는 단계;
    상기 제 1 액세스 명령을 제공하기 전에 제 2 메모리에 제 2 타이밍 명령을 제공하는 단계;
    제 2 액세스 명령을 상기 제 2 메모리에 제공하는 단계로서, 상기 제 2 액세스 명령은 상기 제 2 타이밍 명령과 관련되는, 상기 제 2 메모리에 제공하는 단계;
    상기 제 2 타이밍 명령과 관련된 제 3 타이밍 명령을 제공하는 단계로서, 상기 제 1 타이밍 명령 및 상기 제 3 타이밍 명령은 빠른 동기화 모드를 인에이블하고 조기 액세스 데이터 클록 신호 모드를 인에이블하는 오피코드(opcode)를 포함하는, 상기 제 3 타이밍 명령을 제공하는 단계;
    상기 제1 타이밍 명령의 제공에 관련된 시간에 데이터 클록 신호를 제공하는 단계;
    상기 데이터 클록 신호에 기초하여 액세스 데이터 클록 신호를 수신하는 단계; 및
    상기 액세스 데이터 클록 신호와 동기화된 데이터를 수신하는 단계를 포함하는, 방법.
  34. 제 33 항에 있어서, 상기 제 1 타이밍 명령은 상기 제 1 액세스 명령 전에 제공되는, 방법.
  35. 제 33 항에 있어서, 상기 제 1 타이밍 명령은 상기 제 1 액세스 명령 이후에 제공되는, 방법.
  36. 삭제
  37. 삭제
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