KR20000035167A

KR20000035167A - 메모리, 메모리 어드레스 전송 방법 및 메모리 인터페이스

Info

Publication number: KR20000035167A
Application number: KR1019990048179A
Authority: KR
Inventors: 아호아리; 립포넨마르쿠; 크누우틸라자르노
Original assignee: 다니엘 태그리아페리, 라이조 캐르키, 모링 헬레나; 노키아 모빌 폰즈 리미티드
Priority date: 1998-11-02
Filing date: 1999-11-02
Publication date: 2000-06-26
Also published as: US6598116B1; EP1001350A3; FI982374A; FI982374A0; EP1001350A2; JP2000181854A

Abstract

본 발명은 정보를 독출하고 기록하기 위해 메모리(3)에 어드레스를 전송하기 위한 방법에 관한 것이다. 메모리(3)는 어드레스 버스(19a) 및 데이터 버스(19b) 뿐만 아니라 정보를 저장하기 위한 메모리 셀들을 구비한다. 어드레스의 일부는 어드레스 버스(19a)를 통해 전송되고, 어드레스의 일부는 데이터 버스(19b)를 통해 전송된다.

Description

메모리, 메모리 어드레스 전송 방법 및 메모리 인터페이스{Memory, memory address transmission method and memory interface}

본 발명은 데이터를 독출하거나 기록하기 위해, 데이터를 저장하기 위한 메모리 셀들, 어드레스 버스 및 데이터 버스를 구비한 메모리에 어드레스를 전송하기 위한 방법에 관한 것이다. 본 발명은 또한 데이터를 저장하기 위한 메모리 셀들, 어드레스 버스 및 데이터 버스를 구비한 메모리에 관한 것이며, 뿐만 아니라 데이터를 저장하기 위한 메모리 셀들, 어드레스 버스 및 데이터 버스를 구비한 메모리에 대한 메모리 인터페이스에 관한 것이다. 더욱이, 본 발명은 데이터를 저장하기 위한 메모리 셀들 및 그 메모리 셀들에 어드레스를 지정하기 위한 어드레스 버스와 데이터 버스를 포함하는 메모리를 구비한 통신 장치에 관한 것이다.

종래 기술의 동기 디램 메모리(SDRAM)에서, 메모리 셀들은 매트릭스 형태로 구성되어 있으며, 여기서 SDRAM 메모리에는 제어 로직이 제공되며, 그에 의해 매트릭스의 각각의 메모리 셀에 어드레스를 지정하는 것이 가능하다. 제어 로직은 매트릭스 행에 어드레스를 지정하기 위한 수단 및 매트릭스 열에 어드레스를 지정하기 위한 수단을 구비한다. 이러한 SDRAM 메모리로 부터 정보를 기록 및 독출하는 것은 처음에 초기 어드레스 및 블럭의 길이가 SDRAM 메모리에 전송되고, 그 후에 데이터가 클럭 신호의 제어하에 동기적으로 독출 또는 기록되는 방식으로 블럭 단위로 수행된다. 어드레스는 처음 단계에서 목적 어드레스에 대응하는 매트릭스의 행 어드레스가, 다음 단계에서 매트릭스의 열 어드레스가 SDRAM 메모리에 기록되는 방식으로 전형적으로 두개의 단계들로 전송된다. 이들 행 어드레스 및 열 어드레스로 부터, SDRAM 메모리의 제어 로직은 매트릭스에서 정확한 메모리 셀에 어드레스를 지정하기 위한 신호를 발생한다. 이들 행 어드레스 및 열 어드레스는 행 어드레스를 기록할 경우에, SDRAM 메모리가 별도의 행 어드레스 스트로브 라인에 의해 그것이 해당 행 어드레스라는 것을 알게 되고, 대응하게 SDRAM 메모리에 열 어드레스를 기록할 경우에, 별도의 열 어드레스 스트로브 라인이 해당 어드레스가 열 어드레스라는 것을 지시하는 차이점을 가지고, 동일한 어드레스 라인들을 따라 기록된다. 첨부된 도 1은 데이터를 기록하거나 독출할 경우에 종래 기술의 SDRAM 메모리를 지시하는 타이밍도를 나타낸다.

동기 DRAM 메모리는 동기 DRAM 메모리로 부터 데이터가 버스트 단위로 독출되고 기록된다는 점에서 근본적으로 종래의 DRAM 메모리와 다르다. 초기 단계에서, 동기 DRAM 메모리는 전술된 어드레스 메카니즘에 의해 독출 또는 기록될 버스트의 길이를 알게 된다. 먼저, 데이터가 독출 또는 기록될 경우에, 동기 DRAM 메모리는 독출 또는 기록될 블럭의 초기 어드레스를 알게 되며, 그 후에 어드레스 카운터는 선행 정보를 독출 또는 기록한 후에 다음 메모리 셀에 어드레스를 지정하기 위해 메모리에서 증가된다. 버스트의 길이는 바람직하게 버스트의 길이가 변할 경우에만 알려진다. 그러나, 종래의 DRAM 메모리를 사용할 경우에, 독출 또는 기록될 각각의 바이트에는 개별적인 메모리 어드레스 즉, 독출될 각각의 메모리 셀에 대한 개별적인 행 어드레스 및 열 어드레스가 외부에서 제공되어야 한다. 이 방식에서 동기 DRAM 메모리의 속도는 종래의 DRAM 메모리와 비교될 경우에 증가된다. 이것은 독출 또는 기록될 데이터가 자연스럽게 순차적이면 특히 유용하다. 그러나, 데이터가 다양한 위치로 부터 임의로 예컨대, 한번에 한 바이트씩 독출될 상황에서, 동기 DRAM 메모리의 속도는 종래의 DRAM 메모리의 속도를 반드시 능가하는 것은 아니다.

동기 DRAM 메모리는 프로세서를 위한 데이터 메모리로서, 영상 응용면에서 디스플레이 메모리로서, 그리고 특히 실행 속도면에서 증가가 요구될 상황에서 응용 프로그램 코드를 위한 기억 장소로서, 효과적으로 사용될 수 있다. 판독 전용 메모리(ROM)는 전형적으로 동기 DRAM 메모리보다 느리며, 여기서 응용 프로그램 코드 또는 그 일부분은 응용 프로그램을 실행시키기 전에 판독 전용 메모리로 부터 SDRAM으로 로드된다. 2개 또는 그이상의 프로세서들을 사용하는 시스템에서, 동일한 동기 DRAM 메모리는 실행 동안에 이들 다른 프로세서들의 프로그램 코드들을 저장하는데 이용될 수 있다. 동일한 SDRAM 메모리가 몇가지 기능을 위해 사용되기 때문에, SDRAM 메모리의 속도는 용이하게 시스템의 성능에 영향을 미치는 중요한 요인이 된다. 프로세서 및 그에 상당한 캐쉬 메모리의 속도는 새로운 제조 공정으로 클럭 주파수를 증가시킴으로써 증가될 수 있지만, 외부 메모리 인터페이스의 데이터 속도는 이러한 방식으로 유효하게 증가될 수 없다. 따라서, 어떤 상황에서, 메모리 버스상의 로드는 100%를 초가할 수 있으며, 여기서 전체 시스템의 성능은 메모리 버스의 느림에 의해 영향을 받는다.

프로세서는 전자 장치에서 전형적으로 캐쉬 메모리를 통해 SDRAM 메모리를 사용한다. 프로세서의 캐쉬 메모리는 고정 크기의 블럭들로 분할된다. 따라서, 한 블럭이 SDRAM메모리로 부터 캐쉬 메모리로 독출되거나, 동시에 캐쉬 메모리로 부터 SDRAM메모리로 기록된다. 프로세서는 예컨대, SDRAM메모리로 부터 정보를 검색해야 한다. 처음에, 프로세서는 정보가 예컨대, 선행 독출 동작에 기인하여 캐쉬 메모리에 로드되어 있는지를 검사한다. 정보가 캐쉬 메모리에 있다면, 프로세서에 유용하다. 다른 경우에, 데이터는 SDRAM메모리로 부터 검색된다. 프로세서는 독출된 블럭의 길이 예컨대, 16 바이트 뿐만 아니라 독출될 데이터가 SDRAM메모리에 위치되는 초기 어드레스를 설정한다. 이 후에, 블럭은 SDRAM메모리로 부터 캐쉬 메모리로 독출되며, 그로 부터 프로세서는 독출된 정보를 검색할 수 있다. 기록은 반대로 대응하는 원리로 발생한다. 또한, SDRAM메모리를 디스플레이 메모리로서 사용할 경우에, 데이터는 전형적으로 블럭 단위로 디스플레이 드라이버에서 독출된다. 데이터 전송은 프로세서 또는 별개의 메모리 관리자(DMA, 직접 메모리 액세스 컨트롤러)를 통해 구현될 수 있다. 소정의 정보가 캐쉬 메모리에서 발견되지 않으면, 정보는 SDRAM메모리로 부터 캐쉬 메모리로 검색되어야 한다. 따라서, 프로세서는 전체 전송 동안에 대기해야 하며, 여기서 프로세서의 성능은 실제로 0으로 떨어진다. 따라서, 캐쉬 메모리와 SDRAM메모리간의 독출/기록 동작에 의해 소비된 시간은 프로세서의 성능에 영향을 미친다.

전술한 성능 문제에 대한 공지된 해결책은 데이터 버스의 폭을 예컨대, 16 비트에서 32 비트로 증가시키거나, 외부 메모리 버스의 클럭 주파수를 증가시키는 것이다. 그러나, 버스 폭을 증가시키는 것은 메모리 회로 외측에 다수의 접속 핀들을 요구하며, 회로의 물리적 크기 및 회로 제조에 사용된 반도체 재료의 크기, 뿐만 아니라 회로의 전력 소비를 증가시킨다. 차례로, 클럭 주파수를 증가시키는 것은 대응하게 메모리 회로의 전력 소비를 증가시킨다; 예컨대, 클럭 주파수를 30%만큼 증가시킴으로써, 메모리 회로의 전력 소비는 30%만큼 증가된다.

본 발명의 하나의 목적은 메모리로 및 메모리로 부터의 보다 빠른 데이터 전송 방법, 버스 인터페이스 및 메모리를 제공하는 것이다. 본 발명은 데이터 버스가 또한 어드레스 버스로서 사용된다는 개념에 바탕을 둔다. 본 발명에 따른 방법은 첨부된 특허청구범위 제1항의 특징부에 제시될 것으로 특징지워진다. 본 발명에 따른 동적 메모리는 첨부된 특허청구범위 제6항의 특징부에 제시될 것으로 특징지워진다. 본 발명에 따른 메모리 인터페이스는 첨부된 특허청구범위 제11항의 특징부에 제시될 것으로 특징지워진다. 더욱이, 본 발명에 따른 통신 장치는 첨부된 특허청구범위 제12항의 특징부에 제시될 것으로 특징지워진다.

본 발명에 따르면, 종래 기술의 해결책과 비교될 경우에 상당한 효과가 달성된다. 본 발명에 따른 방법에 따른면, 데이터 독출 및 기록 속도는 종래 기술의 해결책과 비교될 경우에 유효하게 증가될 수 있다. 본 발명에 따른 메모리 어드레스 지정이 데이터 버스 또한, 어드레스 버스를 이용하기 때문에, 행과 열에 어드레스를 지정하는데 개별적인 시퀀스가 필요하지 않고, 행 어드레스 및 열 어드레스에 대한 개별적인 스트로브 라인들도 필요하지 않다. 따라서, 행 어드레스 및 열 어드레스는 메모리 회로로 실질적으로 동시에 전송될 수 있다. 더욱이, 종래 기술의 해결책과 비교될 경우에 소수의 인터페이스 라인이 요구된다. 전력 소비를 증가시키지 않으면서 성능이 향상되며, 휴대용 전자 장치에서 특히 유효한 이점이 있다.

도 1은 종래 기술의 SDRAM 메모리의 독출 동작 및 기록 동작을 타이밍도로 나타낸다.

도 2는 본 발명에 따른 방법 및 SDRAM 메모리가 적용될 수 있는 전자 장치를 나타낸다.

도 3a는 본 발명의 효과적인 실시예에 따른 SDRAM 메모리를 간략화된 블럭도로 나타낸다.

도 3b는 도 3a에 따른 SDRAM 메모리의 독출 동작 및 기록 동작을 타이밍도로 나타낸다.

이하, 본 발명은 첨부된 도면을 참조하여 보다 상세히 설명될 것이다.

도 2는 본 발명이 그와 관련하여 효과적으로 적용될 수 있는 전자 장치를 보여주는 간략화된 블럭도이다. 이 실시예에서, 전자 장치(1)는 데이터 처리 기능과 이동국 기능을 구비하는 통신 장치이다. 전자 장치(1)의 대부분의 기능은 제1 ASIC 회로(2)에서 구현된다. 제1 ASIC 회로(2)는 예컨대, 효과적으로 범용 소위 RISC 프로세서 즉, 간략화된 명령어 집합 컴퓨터인 제1 프로세서(MPU, 마이크로 프로세싱 유닛)를 구비한다. 더욱이, 제1 ASIC 회로(2)는 효과적으로 제2 프로세서(DSP, 디지탈 신호 프로세서)를 구비하며, 여기서 신호 처리 기능이 전형적으로 구현된다. 제1 ASIC 회로(2)는 또한 제1 프로세서(MPU) 및 제2 프로세서(DSP)에 의해 부분적으로 공유될 수 있는 메모리 수단(MEM)을 구비한다. 더욱이, 제1 ASIC 회로(2)는 로직 회로(LOGIC) 및 인터페이스 로직(I/O)를 구비한다. 제1 ASIC 회로(2)의 이들 다른 블럭들간의 연결은 본 기술의 당업자에 의해 그 자체로서 공지된 종래의 기술이기 때문에, 도 2에 보다 상세히 도시되어 있지 않다. 도 2는 점선 블럭으로 제1 프로세서의 캐쉬 메모리(CACHE)를 예시한다. 더욱이, 전자 장치(1)는 플래쉬(FLASH) 메모리(25)와 같은 다른 외부 메모리 수단을 구비할 수 있다. 제2 프로세서(DSP)는 반드시 제1 ASIC 회로(2) 내부에 있는 것은 아니고, 또한 별도의 유닛으로 구현될 수 있다.

제1 ASIC 회로(2)는 본 실시예에서 데이터 처리 기능과 관련하여 주로 사용되는 키보드, 바람직하게 소위 쿼티(QWERTY) 키보드인 키보드(4)에 연결되어 있다. 제1 ASIC 회로(2)는 또한 이동국 기능에서 주로 사용되는 키패드(5)에 연결되어 있다. 본 실시예에서, 전자 장치(1)는 또한 디스플레이 드라이버들(6a,7a)로 제어되는 두개의 디스플레이 장치들(6b,7b)을 구비한다. 제1 디스플레이 장치(6b)는 데이터 처리 기능과 관련하여 주로 사용되며, 제2 디스플레이 장치(7b)는 이동국 기능과 관련하여 주로 사용된다. 상기 키보드(4), 키보드(5), 제1 디스플레이 장치(6b) 및 제2 디스플레이 장치(7b)는 필요하다면 이동국 기능과 데이터 처리 기능과 관련하여 사용될 수 있다는 것은 명백하다. 마이크로폰(8) 및 수신기(9)는 음성 블럭(10)을 통해 제1 ASIC 회로(2)에 연결되어 있다. 음성 블럭(10)은 코덱(codec)을 포함하며, 그에 의해 예컨대, 음성 호출 동안에 마이크로폰 신호가 디지탈 신호로 변환되고 디지탈 음성 신호가 수신기(9)로 전송될 아날로그 신호로 변환된다. 전자 장치(1)는 효과적으로 또한 스피커(11)를 구비하며, 음성 신호가 효과적으로 음성 증폭기(12)를 통해 그것으로 전송된다. 스피커(11)는 전자 장치(1)가 예컨대 데이터 처리 기능을 이용할 수 있는 위치에서 테이블상에 있을 경우에, 또는 근처에 몇몇 사람들이 호출을 들을 상황에 있을 경우에, 또는 차량내에 핸즈 프리 모드에 있을 경우에 주로 사용된다.

위상 동기 루프(PLL)(17)는 예컨대, 제1 ASIC 회로(2)를 위한 클럭 신호를 생성하는데 이용된다. 위상 동기 루프(17)는 전압 제어 발진기(VCO)(18)로 제어되며, 그 주파수는 필요한 경우에 위상 동기 루프(PLL)의 주파수를 변경하기 위해 변화될 수 있다.

도 2에서 전자 장치(1)는 또한 고 주파수부(13)(RF, 무선 주파수)를 구비하며, 그에 의해 호출이 전자 장치(1)와 이동 통신 네트워크(미도시)간에 공지된 방식으로 전송된다.

더욱이, 전자 장치(1)는 본 실시예에서 또한 ASIC 회로로 구현된 전원 공급 회로(14)를 구비한다. 전원 공급 회로(14)는 공급 전압(V_IN)으로 부터 동작 전압(V_CC1,V_CC2)을 발생하기 위한 수단을 구비한다. 공급 전압(V_IN)은 효과적으로 필요한 경우에 로딩 장치(16)로 로드되는 배터리(15)에 의해 발생된다.

도 2에서, SDRAM 메모리(3)와 제1 ASIC 회로(2)간의 버스 인터페이스는 단일 버스(19)로 마크되며, 간략화된 블럭도로 또한 본 발명의 바람직한 실시예에 따른 SDRAM 메모리(3)를 도시하는 도 3a에서 보다 상세히 도시된다. SDRAM 메모리(3)는 예컨대, 도 3a에서 블럭(20)으로 예시된 바와 같이, 매트릭스 포맷으로 구성된 메모리 셀들, 제어 로직(21), 행 선택기(22), 열 선택기(23) 및 데이터 버퍼(24)로 구성된다. 제어 로직(21)은 효과적으로 행 어드레스 버퍼(21a), 열 어드레스 버퍼(21b), 카운터(21c) 및 첨부된 도 3a의 블럭도에서 상세하게 도시되지 않은 다른 제어 로직을 구비한다.

메모리 수단(3, MEM)의 대부분의 어드레스 코딩 로직(CS, 칩 선택)은 전자 장치의 제1 ASIC 회로(2)에서 구현된다. 그 자체로 공지된 바와 같이, 메모리 수단(3, MEM)에 의해 제공된 메모리 공간은 다른 메모리 영역들로 분할될 수 있고, 그중의 한 메모리 영역은 다른 프로세서들(MPU,DSP)에 공유일 수 있고, 한 메모리 영역은 예컨대, 제1 프로세서(MPU)를 위해서만 할당될 수 있고, 한 메모리 영역은 제2 프로세서(DSP)를 위해서만 할당될 수 있고, 또한 한 메모리 영역은 각각의 디스플레이 드라이버(6a,7a)를 위해서만 할당될 수 있다. 그러나, 본 발명을 이해하는 측면에서, 메모리 공간이 실제 응용에서 어떻게 구현되는가는 중요하지 않다. 만일 32 비트 어드레스 버스(AD0 - AD31)가 이용가능하다면, 4 기가바이트 이상의 메모리 공간을 구현할 수 있다. 그러나, 실제 응용에서, 이러한 대량 메모리 공간은 필요하지 않고, 특히 휴대용 전자 장치에서 메모리 용량은 전형적으로 수 메가바이트 내지 수십 메가바이트에 달한다. 특정 기억 장소에 어드레스를 지정하기 위해, 프로세서(MPU, DSP)는 그 어드레스 라인들에 기억 장소의 어드레스를 설정한다. 그 후에, 어드레스 코딩 로직(CS)은 메모리(3, 소정의 기억 장소가 예컨대, SDRAM 메모리(3)에 위치된 MEM)에 대한 제어 신호들을 생성한다. 제어 신호들을 생성할 경우에, 메모리 버스의 몇개의 최상위 비트를 사용하는 것이 일반적이다. 3 비트(예컨대, AD29 - AD31)로 8개의 다른 메모리 영역들을 인코딩할 수 있으며, 예컨대 한 메모리 영역은 제1 프로세서(MPU)의 내부 메모리에 대응하고, 제2 메모리 영역은 제2 프로세서(DSP)의 내부 메모리 영역에 대응하고, 제3 메모리 영역은 제1 ASIC 회로의 내부 메모리(MEM)에 대응하고, 한 메모리 영역은 SDRAM 메모리(3)에 대응하고, 한 메모리 영역은 FLASH 메모리에 대응한다. 어드레스 버스의 나머지 비트는 해당 메모리 영역내 기억 장소에 어드레스를 지정하는데 사용된다.

다음에, 도 3에 도시된 바람직한 실시예에 따른 SDRAM 메모리(3)의 기능이 설명될 것이다. 예컨대, SDRAM 메모리는 16 비트의 폭을 갖는 워드 즉, 대략 4백만 워드로 구성된 64 Mbit(메가비트)의 메모리를 구비하는 것으로 가정된다. 따라서, 메모리 매트릭스는 가장 효과적으로 2048 행과 2048 열(2048 ×2048)의 매트릭스로 배열되며, 각각의 구성요소는 16 비트를 포함한다. 따라서, 11 비트가 행에 어드레스를 지정하는데 요구되고, 11 비트가 마찬가지로 열에 어드레스를 지정하는데 요구된다. 이러한 SDRAM 메모리는 예컨대, 11 어드레스 라인, 16 데이터 라인, 하나의 어드레스 스트로브 라인(19c) 및 하나의 클럭 라인(19d)을 요구한다. 데이터는 효과적으로 다음 방식으로 기록된다. SDRAM 메모리(3)에서, 소정의 기록 지점의 초기 어드레스는 어드레스 버스(19a) 및 데이터 버스(19b)로 설정된다. 어드레스는 예컨대, b11이 어드레스 버스의 최하위 비트(AD0)의 값으로서 설정되고, b12가 다음 최하위 비트(AD1)를 위한 값으로서 설정되는 등 이러한 방식으로, 어드레스 버스(19a)로 기록 지점의 초기 어드레스(b0 - b21로 마크됨)의 최상위 부분 예컨대, 비트(b11 - b21)를 설정함으로써 지정된다. 기록 지점의 초기 어드레스의 최하위 부분, 이 경우에 비트(b0 - b10)는 b0가 데이터 버스(19b)의 최하위 비트(D0)를 위한 값으로서 설정되고, b1이 데이터 버스의 다음 최하위 비트(D1)를 위한 값으로서 설정되는 등 이러한 방식으로, 데이터 버스(19b)로 설정된다. 본 발명에서 또한 다른 방식으로 예컨대, 최상위 부분이 데이터 버스(19b)로 설정되고, 최하위 부분이 어드레스 버스(19a)로 설정되도록 초기 어드레스를 지정할 수 있다는 것은 명백하다. 다음에, 어드레스 스트로브 라인(19c)(AS, 어드레스 스트로브)은 활성 상태, 본 실시예에서는 논리 0 상태로 설정된다. 이 단계에서, 어드레스 버스(19a) 및 데이터 버스(19b)에 위치된 어드레스 정보는 예컨대, 어드레스 버스(19a)에 위치된 어드레스 정보가 행 어드레스 버퍼(21a)로 전송되고, 대응하게 데이터 버스(19b)에 위치된 어드레스 정보가 열 어드레스 버퍼(21b)로 전송되는 방식으로 행 어드레스 버퍼(21a) 및 열 어드레스 버퍼(21b)로 전송된다. 어드레스 버스(19a)의 어드레스가 열 어드레스로 쉬프트될 수 있으며, 대응하게 데이터 라인(19b)상의 어드레스가 행 어드레스로 쉬프트될 수 있다는 것은 명백하다. 더욱이, 본 실시예에서, 블럭들이 일정 크기 예컨대, 16 비트를 가지며, 여기서 블럭의 크기상의 데이터를 SDRAM 메모리로 개별적으로 전송할 필요는 없다는 것으로 가정된다. 본 발명의 영역내에서, 또한 본 발명에서 제시된 것과 다른 블럭 크기들을 구현할 수 있다. 그러나, 블럭 크기는 바람직하게 2의 거듭 제곱이다(4,8,16,32).

행 어드레스 버퍼(21a)로 부터, 어드레스 정보는 행 선택기(22)로 전송되며, 행 선택기는 메모리 매트릭스(20)로 부터 목적 영역에 대응한 메모리 셀들의 행을 선택하는데 이용된다. 따라서, 열 어드레스 버퍼(21b)로 부터, 어드레스는 열 선택기(23)로 전송되며, 열 선택기는 메모리 매트릭스(20)로 부터 대응하는 열을 선택한다. 열 선택기의 4개의 최하위 비트는 카운터(21c)의 출력으로 부터 생성된다. 어드레스 스트로브 라인(19c)의 활성 값으로 카운터는 0으로 설정되며, 여기서 카운터의 출력은 값 0을 갖는다. 다음 단계에서, SDRAM 메모리(3)에 저장될 블럭의 처음 정보는 데이터 버스(19b)로 설정된다. 본 실시예에서, 어드레스 버스(19b)의 폭은 16 비트 즉, 2 바이트이며, 여기서 블럭의 2 바이트는 동일한 기록 동작으로 저장될 수 있다.

다음 단계에서, 어드레스 스트로브 라인(19c)은 비활성 상태로 본 실시예에서는 논리 1 상태로 설정된다. 전형적으로, 100 MHz의 SDRAM 회로에서, 메모리 어드레스의 선택기들(22,23)로의 전술된 전송은 3 클럭 시퀀스를 지속한다. 따라서, 어드레스 스트로브 라인(19c)의 상태는 3 클럭 시퀀스 동안에 활성 상태로 유지된다. 클럭 신호는 클럭 라인(19d)(CLK)을 통해 제어 로직(21)으로 전송된다. 이 클럭 라인은 또한 SDRAM 메모리(3)의 내부 타이밍의 주요부를 처리한다. 제어 로직(21)은 데이터 버퍼(24)에서 데이터 전송 방향(판독/기록)을 명시하기 위해 데이터 버퍼(24)를 위한 제어 신호를 생성한다. 정보를 기록할 경우에, 데이터 버스(19b)로 부터 메모리 매트릭스(20)로의 방향은 방향 데이터로 설정되며, 여기서 정보는 메모리 매트릭스(20)로 예컨대, 클럭 신호의 상승 및 하강 에지에서 전송된다. 실제로, 데이터 버퍼(24)는 2개의 별개의 버스 버퍼들로 구성되며, 그 방향들은 서로 대향되며, 2개의 버퍼들에는 소위 3 상태 출력이 제공된다. 이러한 3 상태 출력은 출력이 활성 상태가 아닐 경우에 부동 상태로 설정될 수 있다. 이것은 그 자체로서 공지된 바와 같이, 기록 및 독출을 위해 동일한 데이터 버스(19b)를 이용할 수 있다.

클럭 신호에 따라, 카운터(21c)는 또한 효과적으로 하나씩 증가되며, 새로운 어드레스는 열 선택기(23)로 전송된다. 이제, 전송될 블럭의 다음 데이터, 이 경우에 3번째 및 4번째 바이트는 데이터 버스(19b)로 기록되며, 그 후에 데이터는 메모리 매트릭스(20)에 저장된다. 이러한 과정은 전체 블럭이 전송되어졌을 때까지 전술된 방식으로 계속된다. 본 실시예에서, 16 바이트의 블럭의 전송은 8 기록 시퀀스를 요구하며, 여기서 얻어진 전체 길이는 도 3b의 타이밍도에서 알 수 있는 바와 같이 11 클럭 시퀀스이다.

SDRAM 메모리(3)로 부터의 데이터 독출은 주로 전술된 원리를 따른다. 가장 실질적인 차이는 독출/기록 라인(19e)의 상태가 다른 상태로, 본 실시예에서 논리 1 상태로 설정된다는 것이며, 그로 인해 기록 데이터의 상태와 비교될 경우에 데이터 전송 방향을 데이터 버퍼(24)에서 반대 방향으로 회전시킨다. 판독될 데이터의 초기 어드레스는 전술된 바와 같이 어드레스 버스(19a) 및 데이터 버스(19b)로 설정된다. 어드레스 스트로브 라인(19c)은 또한 어드레스 정보가 행 선택기(22) 및 열 선택기(23)로 전송되어졌을 때까지 활성 상태로 설정되며, 카운터(21c)가 효과적으로 재설정된다. 실질적으로, 어드레스 스트로브 라인(19c)은 비활성 상태로 설정되며, 그 후에 제어 로직(21)은 메모리 매트릭스(20)로 부터 데이터 버퍼(24)의 출력으로 데이터 전송을 제어하는데 이용되며, 여기서 데이터는 데이터 버스(19b)로 부터 판독될 수 있다. 데이터는 예컨대, 클럭 임펄스의 하강 에지에서 독출된다. 클럭 임펄스의 하강 에지 또는 상승 에지상에, 카운터(21c)는 또한 다시 하나씩 증가되고, 다음 데이터는 메모리 매트릭스(20)로 부터 검색될 수 있다. 본 실시예에서, 또한 블럭을 독출하는 동작은 모두 11 클럭 시퀀스를 요구한다.

도 1b는 100 MHz의 클럭 주파수에서 기능하는 종래 기술의 SDRAM 메모리에 대한 타이밍도를 나타낸다. 어드레스 전송은 행 어드레스 및 열 어드레스가 동일한 버스를 통해 전송되기 때문에 6 클럭 시퀀스를 요구한다. 본 발명에 따른 해결책에 따르면, SDRAM 메모리의 액세스 속도는 상당히 증가될 수 있다. 예컨대, 16 비트의 데이터 버스를 이용할 경우에, 16 바이트의 블럭 전송은 종래 기술의 SDRAM 메모리에서 14 클럭 시퀀스를 요구하며, 전술된 바와 같이 본 발명에 따른 SDRAM 메모리(3)에서 11 클럭 시퀀스는 16 바이트의 블럭 전송에 충분하다. 이 경우에, 속도 증가는 대략 30%이다. 만일 32 비트(4 바이트)의 데이터 버스가 이용된다면, 종래 기술의 SDRAM 메모리에서는 10 클럭 시퀀스가, 본 발명에 따른 SDRAM 메모리(3)에서는 7 클럭 시퀀스가 16 바이트의 블럭 전송에 충분하다. 이 경우에, 속도 증가는 대략 43%이며 즉, 속도가 거의 두배가 되며, 여기서 많은 응용면에서 상당한 성능 향상이 달성된다.

동적 메모리는 또한 메모리에 저장된 정보를 유지하는데 사용되는 소위 리프레쉬 로직을 요구한다. 이러한 리프레쉬 로직의 기능은 그 자체로서 공지되어 있으며, 본 발명에 따른 해결책을 이해하는 측면에서 중요하지 않으므로, 명료함을 위해 리프레쉬 로직 및 그 기능은 본 명세서에서 설명되지 않을 것이다.

본 발명이 SDRAM 메모리(3)와 관련하여 전술되지 않았더라도, 또한 종래의 DRAM 메모리와 관련하여 본 발명을 적용할 수 있으며, 데이터 버스는 전술한 원리를 따름으로써 어드레스 전송에 사용될 수 있다. 동적 메모리와 별도로, 본 발명은 또한 메모리 어드레스 지정이 본 명세서에서 전술된 행 어드레스 및 열 어드레스의 이용에 바탕을 둔 다른 메모리 회로에 사용될 수 있다. 이러한 메모리 인터페이스가 구비된 메모리 회로는 플래쉬 메모리에서, 또한 마스크 프로그래머블 판독 전용 메모리(ROM)에서도 구현된다. 본 발명에 따른 메모리 어드레스 지정은 또한 개발중인 빠른 동적 메모리(DDR, 이중 데이터 속도 DRAM)에 적용될 수 있다.

다음에, 도 2에 따른 전자 장치(1)의 기능이 SDRAM 메모리(3)가 다른 프로세서들(MPU, DSP) 및 디스플레이 드라이버들(6a, 7a)로 어드레스 지정될 때에 대해 간략히 설명될 것이다. SDRAM 메모리(3)이 메모리 공간에서 0x40000000 - 0x407fffff의 어드레스 영역에 배치된 8 메가바이트의 메모리 회로이며, 여기서 부분 0x는 16 기수 즉, 16진수를 지시하는 것으로 가정된다. 메모리 공간에서, SDRAM 메모리(3)의 개별적인 메모리 영역은 각각의 프로세서(MPU, DSP) 및 디스플레이 드라이버(6a, 7a)에 대해 예컨대, 다음 방식 : 제1 프로세서(MPU)에 대해 메모리 영역 0x40000000 - 0x401fffff, 제2 프로세서(DSP)에 대해 메모리 영역 0x40200000 - 0x403fffff, 제1 디스플레이 드라이버(6a)에 대해 메모리 영역 0x40400000 - 0x405fffff, 및 제2 디스플레이 드라이버(7a)에 대해 메모리 영역 0x40600000 - 0x407fffff으로 할당된다. 이들 어드레스에서, 9개의 최상위 비트(AD23 - AD31)의 값은 항상 동일값 : 0100 0000 0이며, 어드레스 코딩 로직(CS)에서 SDRAM 메모리(3)의 선택 라인(19e)이 활성 상태 예컨대, 논리 0 상태로 설정된다.

제1 프로세서(MPU)가 SDRAM 메모리(3)로 부터 데이터를 독출할 경우에, 제1 프로세서는 어드레스 버스에서 검색될 데이터의 어드레스를 설정한다. 어드레스 코딩 로직(CS)은 어드레스가 SDRAM 메모리(3)에 대해 할당된 메모리 영역에 있다는 것을 검출하며, 여기서 어드레스 코딩 로직(3)은 SDRAM 메모리(3)에 대한 본 발명의 바람직한 실시예에 따른 어드레스 전송에 영향을 미치는 변환을 수행한다. 본 실시예에서, 어드레스 코딩 로직(CS)은 제1 프로세서(MPU)에 의해 지시된 어드레스의 최상위 비트(b11 - b21)를 어드레스 버스의 비트(AD0 - AD10)로 설정하며, 최하위 비트(b0 - b10)를 데이터 버스의 비트(D0 - D10)로 설정한다. 더욱이, 어드레스 코딩 로직(CS)은 SDRAM 메모리(3)의 선택 라인(19e)을 활성 상태로 설정한다. 본 실시예에서, 어드레스 코딩 로직(CS)은 또한 3 클럭 시퀀스의 지속 시간 동안에 어드레스 스트로브 라인(19c)을 활성 상태로 설정하며, 여기서 어드레스 정보는 SDRAM 메모리(3)에서 선택기(22,23)로 전송되어져 독출될 수 있다. 클럭 신호에 동기되면, 독출이 제1 프로세서에 대한 캐쉬 메모리(CACHE)로 수행된다. SDRAM 메모리(3)에 기록하는 것은 또한 주로 대응하는 방식으로 수행된다. 제1 프로세서(MPU)는 캐쉬 메모리(CACHE)에 정보를 기록하며, SDRAM 메모리(3)에서의 블럭의 기억 장소의 초기 어드레스를 어드레스 코딩 로직(CS)으로 전송하며, 거기서 초기 어드레스를 SDRAM 메모리(3)의 어드레스 버스(19a) 및 데이터 버스(19b)로 변환한다.

어드레스 코딩 로직(CS)은 어드레스 스트로브 라인(19c)을 소정의 주기 시간 동안에 활성 상태로 설정하며, 그 후에 저장될 블럭의 처음 정보(본 실시예에서 2 바이트)는 캐쉬 메모리(CACHE)로 부터 SDRAM 메모리(3)의 데이터 버스로 전송되며, 독출/기록 라인(19f)은 소정의 주기 시간 동안에 활성 상태 예컨대, 논리 0 상태로 설정되며, 여기서 데이터 버퍼(24)는 정보를 메모리 매트릭스(20)로 전송한다. SDRAM 메모리(3)의 카운터(21c)는 바람직하게 하나씩 증가되며, 다음 정보는 전술된 방식으로 기록된다. 제2 프로세서(DSP) 및 디스플레이 드라이버들(6a, 7a)에 대해서, 데이터는 대응하는 방식으로 SDRAM 메모리(3)로 부터 독출되고, 그것으로 기록된다.

SDRAM 메모리(3) 및 가능하게 또한 다른 메모리 수단(MEM)을 공유하는 전자 장치(1)에서, 어드레스 코딩 로직(CS)은 바람직하게 다른 프로세서들(MPU, DSP), 디스플레이 드라이버들(6a, 7a) 또는 그런 종류의 것중에서 동시적인 독출/기록 동작에 우선 순위를 매기는 역할을 한다. 따라서, 어드레스 코딩 로직(CS)은 대기를 위해 배열될 수단(MPU, DSP, 7a, 7b)에 대해, 대기 라인(WAIT, 미도시) 또는 그런 종류의 것을 활성 상태로 설정한다. 대기 라인이 비활성 상태로 설정될 경우에, 수단(MPU, DSP, 7a, 7b) 또는 그런 종류의 것은 데이터를 할당된 메모리(3)로 전송하는 것을 시작할 수 있다.

본 발명에 따른 방법은 종래 기술의 방법과 비교될 경우에 상당히 이러한 대기 시간을 단축한다. 본 발명은 전술된 실시예들에만 제한되지 않고, 첨부된 특허청구범위의 영역내에서 변경될 수 있다.

Claims

정보를 독출 및 기록하기 위해 정보를 저장하기 위한 메모리 셀들, 어드레스 버스(19a) 및 데이터 버스(19b)를 구비한 메모리에 어드레스를 전송하기 위한 방법에 있어서,

어드레스의 일부는 상기 어드레스 버스(19a)를 통해 전송되고, 어드레스의 일부는 상기 데이터 버스(19b)를 통해 전송되는 것을 특징으로 하는 메모리에 어드레스를 전송하기 위한 방법.
제1항에 있어서, 메모리 셀들이 행 어드레스 및 열 어드레스로 어드레스 지정되는 방법에서, 행 어드레스는 어드레스 버스(19a)를 통해 전송되고, 열 어드레스는 데이터 버스(19b)를 통해 전송되거나, 또는 열 어드레스는 어드레스 버스(19a)를 통해 전송되고, 행 어드레스는 데이터 버스(19b)를 통해 전송되는 것을 특징으로 하는 방법.
제1항 또는 제2항에 있어서, 행 어드레스 및 열 어드레스는 실질적으로 동시에 전송되는 것을 특징으로 하는 방법.
제1항, 제2항 또는 제3항에 있어서, 어드레스 정보를 어드레스 버스(19a) 및 데이터 버스(19b)로 부터 메모리(3)로 전송하기 위해 하나의 어드레스 스트로브 라인(19c)이 사용되는 것을 특징으로 하는 방법.
제1항 내지 제4항중 어느 한 항에 있어서, 사용된 메모리(3)는 동적 메모리인 것을 특징으로 하는 방법.
어드레스 버스(19a) 및 데이터 버스(19b) 뿐만 아니라 정보를 저장하기 위한 메모리 셀들을 구비하는 메모리(3)에 있어서,

메모리(3)는 어드레스를 부분적으로 상기 어드레스 버스(19a)를 통해 그리고 부분적으로 상기 데이터 버스(19b)를 통해 전송하기 위한 수단(19c,21)을 구비하는 것을 특징으로 하는 메모리.
제6항에 있어서, 메모리(3)는 메모리 셀 매트릭스(20) 및 그 메모리 셀 매트릭스의 행들에 행 어드레스를, 열들에 열 어드레스를 지정하기 위한 수단(22,23)을 구비하며,

상기 어드레스를 전송하기 위한 수단(19c,21)은,

어드레스 버스(19a)를 통해 행 어드레스를 전송하기 위한 수단(21) 및 데이터 버스(19b)를 통해 열 어드레스를 전송하기 위한 수단(22,23), 또는

어드레스 버스(19c)를 통해 열 어드레스를 전송하기 위한 수단(21) 및 데이터 버스(19b)를 통해 행 어드레스를 전송하기 위한 수단(22,23)을 구비하는 것을 특징으로 하는 메모리.
제6항 또는 제7항에 있어서, 어드레스를 전송하기 위한 수단은 행 어드레스 및 열 어드레스를 실질적으로 동시에 전송하기 위한 수단(21)을 구비하는 것을 특징으로 하는 메모리.
제6항, 제7항 또는 제8항에 있어서, 메모리는 동적 메모리인 것을 특징으로 하는 메모리.
제9항에 있어서, 메모리는 동기 동적 메모리(SDRAM)인 것을 특징으로 하는 메모리.
어드레스 버스(19a) 및 데이터 버스(19b) 뿐만 아니라 정보를 저장하기 위한 메모리 셀들을 구비하는 메모리(3)용 메모리 인터페이스에 있어서,

상기 메모리 인터페이스(19)는 어드레스를 부분적으로 상기 어드레스 버스(19a)를 통해, 부분적으로 상기 데이터 버스(19b)를 통해 메모리에 전송하기 위한 수단(19c,21)을 구비하는 것을 특징으로 하는 메모리 인터페이스.
정보를 저장하기 위한 메모리 셀들, 어드레스 버스(19a) 및 데이터 버스(19b)를 포함한 메모리(3)를 구비하는 통신 장치에 있어서,

상기 통신 장치(1)는 어드레스를 부분적으로 상기 어드레스 버스(19a)를 통해, 부분적으로 상기 데이터 버스(19b)를 통해 메모리에 전송하기 위한 수단(19c,21)을 더 포함하는 것을 특징으로 하는 통신 장치.